JPS62290176A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62290176A JPS62290176A JP13169986A JP13169986A JPS62290176A JP S62290176 A JPS62290176 A JP S62290176A JP 13169986 A JP13169986 A JP 13169986A JP 13169986 A JP13169986 A JP 13169986A JP S62290176 A JPS62290176 A JP S62290176A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明は半導体装置の製造方法に係り、特にＬ Ｄ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ／５ｏｕ
ｒｓｅ ） 構造を有するＭＯＳトランジスタの製造方
法ＶＣ関するものである。
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ／５ｏｕ
ｒｓｅ ） 構造を有するＭＯＳトランジスタの製造方
法ＶＣ関するものである。
近年、半導体装置の普市反化が進む中で、ＭＯＳトラン
ジスタにおいては短チヤネル化が図られている。し、か
じ、この知チャネル化けｌｈ）時にドレイン電界を増大
ざぜる為、ホット・キャリア効果が問題となってぐる
実際ホット・キャリアは、拡散宿位障壁をこえて基板中
に注入される為、素子特性が低下する。このようなホラ
）−キャリア効果を防ぐ為には、ドレイン電界を弱める
必要があり、その平文てとしてはソース、ドレイン領域
をＬＤＤ構造とする方法が有効である。
ジスタにおいては短チヤネル化が図られている。し、か
じ、この知チャネル化けｌｈ）時にドレイン電界を増大
ざぜる為、ホット・キャリア効果が問題となってぐる
実際ホット・キャリアは、拡散宿位障壁をこえて基板中
に注入される為、素子特性が低下する。このようなホラ
）−キャリア効果を防ぐ為には、ドレイン電界を弱める
必要があり、その平文てとしてはソース、ドレイン領域
をＬＤＤ構造とする方法が有効である。
ここでＬＤＤｍ造とは、拡散によって半導体基板内にソ
ース、ドレイン領域を形成する縁台、ゲート電極近傍で
は拡散深さを浅くした低濃度不純物領域を形成し、一方
ゲート電極と離れた領域では不純物を深く拡散させるこ
とにより高劇度不純物領域を形成するようにしたもので
ある。
ース、ドレイン領域を形成する縁台、ゲート電極近傍で
は拡散深さを浅くした低濃度不純物領域を形成し、一方
ゲート電極と離れた領域では不純物を深く拡散させるこ
とにより高劇度不純物領域を形成するようにしたもので
ある。
以下、第２図に基きＬＤＤ構造を有する従来のＭＯＳ）
ランリスタの製造方法について説明する。
ランリスタの製造方法について説明する。
まず同図（ａ）に示すように、通常のＭＯＳ）ランリス
タと同様のプロセスにより、アクティブ領域２１ａ上に
形成された５ｉ（ｈから成るゲート絶縁膜２３上に、ゲ
ート電極２４をパターニングして形成する。この後、上
記ゲート電極２４をマスクとし７てｐ＋を打ち込み、電
界緩和用のｎ−拡散領域から成る低濃度不純物領域２５
を形成する。なお、２１はｐ型のＳｉ基板から成る半導
体基板、２２は５ｉ（ｈから成るフィールド酸化膜であ
る。
タと同様のプロセスにより、アクティブ領域２１ａ上に
形成された５ｉ（ｈから成るゲート絶縁膜２３上に、ゲ
ート電極２４をパターニングして形成する。この後、上
記ゲート電極２４をマスクとし７てｐ＋を打ち込み、電
界緩和用のｎ−拡散領域から成る低濃度不純物領域２５
を形成する。なお、２１はｐ型のＳｉ基板から成る半導
体基板、２２は５ｉ（ｈから成るフィールド酸化膜であ
る。
次に同図（ｂ）のように、ＣＶＤ法を用いて全面にＣＣ
ＶＤ−８ｉｎ膜から成るサイドウオール用絶縁膜２６を
形成し、次いで同図（ｃ）Ｋ示す如＜ＲＩＥによって全
面エツチングを行うと、平坦な部分のＣＶＤ−ＳｉＯ２
膜２６膜剤６れるのでゲート電極２４の側壁部にＣＶＣ
ＶＤ−８ｉ膜が残ジ、これによりサイドウオール２６ａ
が形成される。
ＶＤ−８ｉｎ膜から成るサイドウオール用絶縁膜２６を
形成し、次いで同図（ｃ）Ｋ示す如＜ＲＩＥによって全
面エツチングを行うと、平坦な部分のＣＶＤ−ＳｉＯ２
膜２６膜剤６れるのでゲート電極２４の側壁部にＣＶＣ
ＶＤ−８ｉ膜が残ジ、これによりサイドウオール２６ａ
が形成される。
セし、て、このサイドウオール２６ａｉマスクとし７て
Ａｓ＋を打ち込み、ｎ拡散領域〃１ら成る筒濃度不純物
領域２７を形成して、同１６（ｄ）に示す如きＬＤＤ構
造のソース、ドレイン領域２８を侍る。
Ａｓ＋を打ち込み、ｎ拡散領域〃１ら成る筒濃度不純物
領域２７を形成して、同１６（ｄ）に示す如きＬＤＤ構
造のソース、ドレイン領域２８を侍る。
このようなＬＤＬ）構造にすると、ドレインの空乏層が
チャネル領域たけでなく低一度不純物領域（ｎ−拡散領
域）２５０１！Ｉにも拡がる為、ソース、ドレイン領域
２８．２８間にかかる実効的な′上圧が低下し、ドレイ
ン電界を弱めることができる（日経マイクロブ２１２１
９８５年夏号特別編集版Ｐ。
チャネル領域たけでなく低一度不純物領域（ｎ−拡散領
域）２５０１！Ｉにも拡がる為、ソース、ドレイン領域
２８．２８間にかかる実効的な′上圧が低下し、ドレイ
ン電界を弱めることができる（日経マイクロブ２１２１
９８５年夏号特別編集版Ｐ。
４３診照）。
しかしながら、上述し、た従来の製造方法においては、
以下のような問題がある。これを第３囚に基き説明する
。なお第２図との同一符号は、四−個所を示すものとす
る。
以下のような問題がある。これを第３囚に基き説明する
。なお第２図との同一符号は、四−個所を示すものとす
る。
即ち、サイドウオール用絶縁膜２６とし、て用いるＣＶ
Ｄ−８ｉｎ２膜は、ＣＶＤ法による形成の特性上、凸部
には厚目に、また凹部には着目に被着する。この為、Ｒ
ＩＥによる全面エツチングでサイドウオール２６ａを形
成する際、例えば同図（ａ）に示す如く、下地が同一材
料から成るフィールド酸化膜（Ｓｉ（ｈ ）２２である
場合などは、エツチング終点の検出が難しく、基板全面
に渡って均一なエツチング特性を得ることが困難である
という問題がある。
Ｄ−８ｉｎ２膜は、ＣＶＤ法による形成の特性上、凸部
には厚目に、また凹部には着目に被着する。この為、Ｒ
ＩＥによる全面エツチングでサイドウオール２６ａを形
成する際、例えば同図（ａ）に示す如く、下地が同一材
料から成るフィールド酸化膜（Ｓｉ（ｈ ）２２である
場合などは、エツチング終点の検出が難しく、基板全面
に渡って均一なエツチング特性を得ることが困難である
という問題がある。
またこれに起因Ｌ７て、ＳＪ ｔＮ （ｂ）に示す如く
、下地のフィールド酸化膜２２にもエツチングが及び段
差が犬きくなるので、後工程で金属配線を形成する場合
、段切れ等が発生し易くするという問題もある。
、下地のフィールド酸化膜２２にもエツチングが及び段
差が犬きくなるので、後工程で金属配線を形成する場合
、段切れ等が発生し易くするという問題もある。
従って、本発明は以上述べた問題を解消し７、サイドウ
オール用絶縁膜のエツチング終点の検出が容易なＬＤＤ
構造を有する半導体装置の製造方法を提供することを目
的とする。
オール用絶縁膜のエツチング終点の検出が容易なＬＤＤ
構造を有する半導体装置の製造方法を提供することを目
的とする。
本発明に係るＬＤＤ構造を有する半導体装置の製造方法
は、アイソレーションの行われた半導体基板上に第１の
絶に、膜、ゲート［極狗を順次形成すると共に、この２
層膜にパターニングを施し５て夫々ゲート絶縁膜及びゲ
ート電極と成し２、更にこのゲート電極全マスクとし７
てイオンインプラテーシヨンを行い異導電型の低濃度不
純物領域を形成する工性と、基板全面に第２の杷に膜及
びこれと素材の異なるエツチング終点検出用被膜、史に
サイドウオール材としての第３の絶縁膜をｊＩＩ次形酸
形成工程と、この第３の絶縁膜に全面エツチングを施し
、上記ゲート電極の側壁上部にサイドウオールを形成す
る工程と、この後このサイドウオールをマスクとし７て
上記エツチング終点検出用被膜をエツチング除去し、更
に再度上記サイドウオール〒マスクとしてイオンインプ
ラテーンヨンヲ行い異導電型の高濃度不純物領域を形成
する工程とを含み、ＬＤＤ構造のソース、ドレイン領域
を得るようにし、たものである。
は、アイソレーションの行われた半導体基板上に第１の
絶に、膜、ゲート［極狗を順次形成すると共に、この２
層膜にパターニングを施し５て夫々ゲート絶縁膜及びゲ
ート電極と成し２、更にこのゲート電極全マスクとし７
てイオンインプラテーシヨンを行い異導電型の低濃度不
純物領域を形成する工性と、基板全面に第２の杷に膜及
びこれと素材の異なるエツチング終点検出用被膜、史に
サイドウオール材としての第３の絶縁膜をｊＩＩ次形酸
形成工程と、この第３の絶縁膜に全面エツチングを施し
、上記ゲート電極の側壁上部にサイドウオールを形成す
る工程と、この後このサイドウオールをマスクとし７て
上記エツチング終点検出用被膜をエツチング除去し、更
に再度上記サイドウオール〒マスクとしてイオンインプ
ラテーンヨンヲ行い異導電型の高濃度不純物領域を形成
する工程とを含み、ＬＤＤ構造のソース、ドレイン領域
を得るようにし、たものである。
本発明は以上のように構成したので、第３の絶縁膜を全
面エツチングする際、ゲート電極の側壁上部はこの被膜
の垂直方向の膜厚が大きい為、他の平坦な部分のエツチ
ングが終丁した時点で被膜が残り、サイドウオールが形
成される。
面エツチングする際、ゲート電極の側壁上部はこの被膜
の垂直方向の膜厚が大きい為、他の平坦な部分のエツチ
ングが終丁した時点で被膜が残り、サイドウオールが形
成される。
また上記サイドウオール拐として用いる第３の絶縁膜の
下地には、これと素材の異なるエツチング終点検出用被
膜が形成されている為、エツチング選択比が大きいこと
等により第３の絶縁膜のエツチング終点の検出が容易と
なる。またこの為、下地がオーバエッチされることはな
いので、段差の拡大を回避できる。
下地には、これと素材の異なるエツチング終点検出用被
膜が形成されている為、エツチング選択比が大きいこと
等により第３の絶縁膜のエツチング終点の検出が容易と
なる。またこの為、下地がオーバエッチされることはな
いので、段差の拡大を回避できる。
更ＫＬＤＤｉ造のソース、ドレイン領域形成後、サイド
ウオールの下部にはエツチング終点検出用被膜及び第２
の絶縁膜が残ることとなるが、この第２の絶縁膜はゲー
ト電極及びこの近傍のアクティブ領域と、エツチング終
点検出用被膜との間にて連結延在し７て形成され、これ
らを電気的に絶縁し７ている。この為、エツチング終点
検出用被膜とし、て導電性材料を用いても、上記アクテ
ィブ領域への電気的影響は抑制され、例えばゲート電極
とし、て作用することは十分回避される。
ウオールの下部にはエツチング終点検出用被膜及び第２
の絶縁膜が残ることとなるが、この第２の絶縁膜はゲー
ト電極及びこの近傍のアクティブ領域と、エツチング終
点検出用被膜との間にて連結延在し７て形成され、これ
らを電気的に絶縁し７ている。この為、エツチング終点
検出用被膜とし、て導電性材料を用いても、上記アクテ
ィブ領域への電気的影響は抑制され、例えばゲート電極
とし、て作用することは十分回避される。
以下、第１図に基き本発明の一実施例を詳細に説明する
。
。
まず同図（ａ）に示す如く、族知のＬＯＣＯ３法を用い
てｐ型のＳｉ基板から成る半導体基板１１にフィールド
酸化膜（ＳｉＯｚ ） １２を形成し、これによりＳ
ｌ基板１１をアクティブ領域１１ａとフィールド領域１
１ｂとに分離する。次に、全面に第１の絶縁膜を２００
′Ａ程度、またＦ）をドープしたドープトポリシリコン
膜から成るゲート′−極材を４０ （１０Ａ程度順次形
成し２、）ぐターニングされた感光性有機膜（１示せず
）をマスクとして、上記ドープトポリシリコン膜及び第
１の絶縁膜の２層膜にエツチングを施すことによシ、ゲ
ート絶縁膜１４及びゲート絶縁膜１３を夫々形成する。
てｐ型のＳｉ基板から成る半導体基板１１にフィールド
酸化膜（ＳｉＯｚ ） １２を形成し、これによりＳ
ｌ基板１１をアクティブ領域１１ａとフィールド領域１
１ｂとに分離する。次に、全面に第１の絶縁膜を２００
′Ａ程度、またＦ）をドープしたドープトポリシリコン
膜から成るゲート′−極材を４０ （１０Ａ程度順次形
成し２、）ぐターニングされた感光性有機膜（１示せず
）をマスクとして、上記ドープトポリシリコン膜及び第
１の絶縁膜の２層膜にエツチングを施すことによシ、ゲ
ート絶縁膜１４及びゲート絶縁膜１３を夫々形成する。
次いで、このゲート電極１４をマスクとしてビを１０１
２〜１０１３ｉｏｎｓ／α２程度の添加量でイオンイン
プラテーシヨンを行い、Ｓｉ基板］、１にｎ−拡散領域
から成る異導電型の低濃度不純物領域１５を浅く形成す
る。
２〜１０１３ｉｏｎｓ／α２程度の添加量でイオンイン
プラテーシヨンを行い、Ｓｉ基板］、１にｎ−拡散領域
から成る異導電型の低濃度不純物領域１５を浅く形成す
る。
続いて同図中）に示すように、基板全回（・′こＣＶＤ
５ｉ（ｈ膜から成６第２の絶縁膜１ｆｉ’に３００ｘ程
度形成した後、ポリシリコン膜から成るエツチング終点
検出用被膜１７を５ｏｏＸ程度形成する。
５ｉ（ｈ膜から成６第２の絶縁膜１ｆｉ’に３００ｘ程
度形成した後、ポリシリコン膜から成るエツチング終点
検出用被膜１７を５ｏｏＸ程度形成する。
この後同図（ｃＪの如く、基板全面にサイドウオール材
料として用いるＣＶＤ−８ｉＯｚ膜から成る第３の絶縁
膜１８を、４０００〜５０００大程度形成する。
料として用いるＣＶＤ−８ｉＯｚ膜から成る第３の絶縁
膜１８を、４０００〜５０００大程度形成する。
次に同図（ｄ）に示す如く、エツチングガスとしてフレ
オン系ガス（ｃ２Ｆ６ 、 ＣＨＦ５等）と用い、ＲＩ
Ｅにより上記ＣＶＤ−５ｉＯｚ膜１８に全面エツチング
を施すと、平坦な部分ではＣＶＩ）−３ｔｏｗ膜１８が
エツチング除去式れ、ゲート電極１４の側壁上部には垂
直方向の厚さが厚い為に残り、サイドウオールｉｓａが
形成される。なおＣＶＤ−８ｉ０１膜１８の下地は、こ
れと素材の異なるポリシリコン膜１７であり、エツチン
グ選択比が大きいのでエツチングされない。
オン系ガス（ｃ２Ｆ６ 、 ＣＨＦ５等）と用い、ＲＩ
Ｅにより上記ＣＶＤ−５ｉＯｚ膜１８に全面エツチング
を施すと、平坦な部分ではＣＶＩ）−３ｔｏｗ膜１８が
エツチング除去式れ、ゲート電極１４の側壁上部には垂
直方向の厚さが厚い為に残り、サイドウオールｉｓａが
形成される。なおＣＶＤ−８ｉ０１膜１８の下地は、こ
れと素材の異なるポリシリコン膜１７であり、エツチン
グ選択比が大きいのでエツチングされない。
次イで同図（ｅ）の如く、上記サイドウオール１８ａを
マスクとして上記ポリシリコン膜１７をエツチング除去
し７、更に上記サイドウオール１８ａを再度マスクとし
て、Ａｓ を１０ ＝ １０ １ｏｎｓ／ｃｔｎ”
程度の添加量でイオンインプラテーシヨンを行い、Ｓｌ
基板１１に拡散深さの深いｎ拡散領域から成る異導電型
の高濃度不純物領域１９を形成する。この後、イオンイ
ンプラテーシヨンを行ったＡｓ を電気的に活性化す
る為に、例えば９５０℃、１時間程度の処理条件でアニ
ール処理を行う。
マスクとして上記ポリシリコン膜１７をエツチング除去
し７、更に上記サイドウオール１８ａを再度マスクとし
て、Ａｓ を１０ ＝ １０ １ｏｎｓ／ｃｔｎ”
程度の添加量でイオンインプラテーシヨンを行い、Ｓｌ
基板１１に拡散深さの深いｎ拡散領域から成る異導電型
の高濃度不純物領域１９を形成する。この後、イオンイ
ンプラテーシヨンを行ったＡｓ を電気的に活性化す
る為に、例えば９５０℃、１時間程度の処理条件でアニ
ール処理を行う。
このようにして、低濃度不純物領域（ｎ−拡散領域）１
５及び高濃度不純物領域（ｎ拡散領域）１９から成るＬ
ＤＤ構造のソース、ドレイン領域２０をｐ型のＳｌ基板
１１に形成する。
５及び高濃度不純物領域（ｎ拡散領域）１９から成るＬ
ＤＤ構造のソース、ドレイン領域２０をｐ型のＳｌ基板
１１に形成する。
以後は、通常のＭＯＳトランジスタと同様のプロセスを
触て半導体装置を完成する。
触て半導体装置を完成する。
以上詳細に説明したように、不発明によれば、サイドウ
オール材料として用いる第３の絶縁膜の下地として、こ
れと葉材が異なるエツチング終点検出用被膜を形成する
よりにしているので、第３の絶縁膜に全面エツチングを
施してサイドウオールを形成する際、例えばエツチング
選択比が大きくとれる等によジ第３の絶縁膜のエツチン
グ終点の検出が容易になるという効果がある。
オール材料として用いる第３の絶縁膜の下地として、こ
れと葉材が異なるエツチング終点検出用被膜を形成する
よりにしているので、第３の絶縁膜に全面エツチングを
施してサイドウオールを形成する際、例えばエツチング
選択比が大きくとれる等によジ第３の絶縁膜のエツチン
グ終点の検出が容易になるという効果がある。
また同時に、上記エツチング検出用被膜の下地ヘノオー
バーエッチを回避できるので、段差の拡大が防止される
。この為後工程において、Ａｔ等の金属配線を形成する
際、段切れ等を抑制することができるという信頼性上の
効果もめる。
バーエッチを回避できるので、段差の拡大が防止される
。この為後工程において、Ａｔ等の金属配線を形成する
際、段切れ等を抑制することができるという信頼性上の
効果もめる。
第１図は本発明の一実施例を説明する工程断面図、第２
図は従来例を説明する工程断面図、第３図は従来伸１の
欠点を説明する☆部断面図である。 １１・・・半導体基板（ｐ型−８ｉ基板）、ｌｌａ・・
・アクティブ領域、１ ｌ ｂ’・・・フィールド領域
、１３・・・ゲート絶縁膜、１４・・・ゲート電極、１
５・・・低濃度不純物領域（ｎ−拡散領域）、１６・・
・第２の絶縁膜（ｃＶＤ−３ｉＣｈ）、１７・・・エツ
チング終点検出用被膜（ポリシリコン）、１８・・・第
３の絶縁膜（ｃＶＤ −５ｉＣｈ ）、１８ａ・・・サ
イドウオール（ｃＶＤ −ＳｉＯｘ ）、１９・・・高
濃度不純物領域＋ （ｎ拡散領域）、２０・・・ソース、ドレイン領域。 特許出願人 沖電気工業株式会社 第１図 ２０ｊソース、ドシイン々吸カベ 不発明の火照り列の二禾Ｙ前面囚 第１図 ｉ皺喝お おお−お Ｓ ； ヘ ヘ
図は従来例を説明する工程断面図、第３図は従来伸１の
欠点を説明する☆部断面図である。 １１・・・半導体基板（ｐ型−８ｉ基板）、ｌｌａ・・
・アクティブ領域、１ ｌ ｂ’・・・フィールド領域
、１３・・・ゲート絶縁膜、１４・・・ゲート電極、１
５・・・低濃度不純物領域（ｎ−拡散領域）、１６・・
・第２の絶縁膜（ｃＶＤ−３ｉＣｈ）、１７・・・エツ
チング終点検出用被膜（ポリシリコン）、１８・・・第
３の絶縁膜（ｃＶＤ −５ｉＣｈ ）、１８ａ・・・サ
イドウオール（ｃＶＤ −ＳｉＯｘ ）、１９・・・高
濃度不純物領域＋ （ｎ拡散領域）、２０・・・ソース、ドレイン領域。 特許出願人 沖電気工業株式会社 第１図 ２０ｊソース、ドシイン々吸カベ 不発明の火照り列の二禾Ｙ前面囚 第１図 ｉ皺喝お おお−お Ｓ ； ヘ ヘ
Claims (1)
- （１）ＬＤＤ構造のソース、ドレイン領域を有する半導
体装置の製造方法において、 （ａ）アクティブ領域とフィールド領域とに分離された
半導体基板上に、第１の絶縁膜及びゲート電極材を順次
形成すると共に、この２層膜をパターニングして夫々ゲ
ート絶縁膜及びゲート電極を形成し、更にこのゲート電
極をマスクとしてイオンインプラテーシヨンを行い異導
電型の低濃度不純物領域を形成する工程と、 （ｂ）基板全面に第２の絶縁膜、エッチング終点検出用
被膜及び第３の絶縁膜を順次形成する工程と、 （ｃ）上記第３の絶縁膜に全面エッチングを施し、上記
ゲート電極の側壁上部にサイドウォールを形成する工程
と、 （ｄ）この後、上記サイドウォールをマスクとして上記
エッチング終点検出用被膜をエッチング除去すると共に
、再度上記サイドウォールをマスクとしてイオンインプ
ラテーシヨンを行い異導電型の高濃度不純物領域を形成
する工程 とを含み上記ＬＤＤ構造のソース、ドレイン領域を得る
ようにしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13169986A JPS62290176A (ja) | 1986-06-09 | 1986-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13169986A JPS62290176A (ja) | 1986-06-09 | 1986-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62290176A true JPS62290176A (ja) | 1987-12-17 |
Family
ID=15064132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13169986A Pending JPS62290176A (ja) | 1986-06-09 | 1986-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62290176A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087582A (en) * | 1988-08-24 | 1992-02-11 | Inmos Limited | Mosfet and fabrication method |
| US5347152A (en) * | 1989-06-30 | 1994-09-13 | Texas Instruments Incorporated | Stacked CMOS latch with cross-coupled capacitors |
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
-
1986
- 1986-06-09 JP JP13169986A patent/JPS62290176A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087582A (en) * | 1988-08-24 | 1992-02-11 | Inmos Limited | Mosfet and fabrication method |
| US5347152A (en) * | 1989-06-30 | 1994-09-13 | Texas Instruments Incorporated | Stacked CMOS latch with cross-coupled capacitors |
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
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