JP3269273B2 - セル交換装置及びセル交換システム - Google Patents
セル交換装置及びセル交換システムInfo
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- JP3269273B2 JP3269273B2 JP21024094A JP21024094A JP3269273B2 JP 3269273 B2 JP3269273 B2 JP 3269273B2 JP 21024094 A JP21024094 A JP 21024094A JP 21024094 A JP21024094 A JP 21024094A JP 3269273 B2 JP3269273 B2 JP 3269273B2
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- Japan
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- buffer memory
- buffer
- cells
- lines
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/106—ATM switching elements using space switching, e.g. crossbar or matrix
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- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/108—ATM switching elements using shared central buffer
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- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、音声、データ、画像
等のマルチメディアの種々の情報をブロック化したセル
と、高速で交換するセル交換装置及びセル交換システム
に関するものである。
等のマルチメディアの種々の情報をブロック化したセル
と、高速で交換するセル交換装置及びセル交換システム
に関するものである。
【0002】
【従来の技術】従来例1. ATM通信方式では、例えば回線信号や音声のような連
続的な信号、およびデータや動画像のようなバースト的
な信号をすべて固定の長さに分割して、それに宛先情報
等を示したヘッダを付加してパケットをつくり、同一形
式のパケットで情報を転送する。端末と伝送路とはフレ
ーム等の同期が不要となり、また、端末と伝送路との速
度とは独立でよいため、いかなる端末に対しても対応す
ることができる。しかし、高速パケットスイッチには、
ランダムにパケットが到着するため、ある瞬間には、一
つの宛先に、多数のパケットが殺到することがあり、情
報の欠落を防ぐために、パケットの待ち合わせをする必
要が生じる。
続的な信号、およびデータや動画像のようなバースト的
な信号をすべて固定の長さに分割して、それに宛先情報
等を示したヘッダを付加してパケットをつくり、同一形
式のパケットで情報を転送する。端末と伝送路とはフレ
ーム等の同期が不要となり、また、端末と伝送路との速
度とは独立でよいため、いかなる端末に対しても対応す
ることができる。しかし、高速パケットスイッチには、
ランダムにパケットが到着するため、ある瞬間には、一
つの宛先に、多数のパケットが殺到することがあり、情
報の欠落を防ぐために、パケットの待ち合わせをする必
要が生じる。
【0003】この問題に対し、例えば、文献Inter
national Conference on Co
mmunications,1987,セッション2
2、論文番号2、Jean−Pierre Coudr
euse,Michel Servel,“PRELU
DE:An Asynchronous Time−D
ivision Switched Networ
k,”のFig.5及びFig.6にはn×mの共通バ
ッファ形高速パケットスイッチが提案されている。この
文献は、回線交換データやパケット交換データを効率よ
く多重および伝送する非同期転送モード(ATM)通信
方式における高速パケットスイッチに係るものであり、
従来のデータ待ち行列装置はその制御回路16に見るこ
とができる。図29にその一例のブロック図を示す。1
1 〜1n はデータが入力されるn(n≧2)本の入線で
あり、ここに到着するパケットは固定長である。21 〜
2m はパケットが出力されるm(m≧2)本の出線であ
る。130は入力したパケットを多重するパケット多重
回路である。140は指定したアドレスにデータを書き
込むことが可能で、かつアドレスを指定することで、書
き込み順とは無関係にデータを読み出すことのできる共
通バッファメモリである。150は読み出しパケットを
分離するパケット分離回路である。160はパケットの
交換を制御する制御回路である。
national Conference on Co
mmunications,1987,セッション2
2、論文番号2、Jean−Pierre Coudr
euse,Michel Servel,“PRELU
DE:An Asynchronous Time−D
ivision Switched Networ
k,”のFig.5及びFig.6にはn×mの共通バ
ッファ形高速パケットスイッチが提案されている。この
文献は、回線交換データやパケット交換データを効率よ
く多重および伝送する非同期転送モード(ATM)通信
方式における高速パケットスイッチに係るものであり、
従来のデータ待ち行列装置はその制御回路16に見るこ
とができる。図29にその一例のブロック図を示す。1
1 〜1n はデータが入力されるn(n≧2)本の入線で
あり、ここに到着するパケットは固定長である。21 〜
2m はパケットが出力されるm(m≧2)本の出線であ
る。130は入力したパケットを多重するパケット多重
回路である。140は指定したアドレスにデータを書き
込むことが可能で、かつアドレスを指定することで、書
き込み順とは無関係にデータを読み出すことのできる共
通バッファメモリである。150は読み出しパケットを
分離するパケット分離回路である。160はパケットの
交換を制御する制御回路である。
【0004】一般に、メモリはゲートより動作速度が低
いが、この例だと、スイッチ規模が大きくなったり、収
容回線速度が大きくなったりすると、メモリが、より速
く動作する必要が出てくる。
いが、この例だと、スイッチ規模が大きくなったり、収
容回線速度が大きくなったりすると、メモリが、より速
く動作する必要が出てくる。
【0005】従来例2. 図30は例えば特開平4−211548号公報に示され
た従来のセル交換装置を示すブロック図である。
た従来のセル交換装置を示すブロック図である。
【0006】図において、11 〜1n は宛先情報として
の出線番号を含むヘッダ部とデータ部より成るセルが入
力されるn(n≧2)本の入線、21 〜2m は前記セル
がそのヘッダ部にて指定された宛先に応じて出力される
m(m≧2)本の出線である。
の出線番号を含むヘッダ部とデータ部より成るセルが入
力されるn(n≧2)本の入線、21 〜2m は前記セル
がそのヘッダ部にて指定された宛先に応じて出力される
m(m≧2)本の出線である。
【0007】10a1 〜10an は前記入線11 〜1n
の各々に対応して設けられ、入線11 〜1n より入力さ
れるセルのヘッダ部より宛先の出線21 〜2m を検出す
るヘッダ処理回路である。
の各々に対応して設けられ、入線11 〜1n より入力さ
れるセルのヘッダ部より宛先の出線21 〜2m を検出す
るヘッダ処理回路である。
【0008】また、111 〜11p は指定されたアドレ
スに前記セルを蓄積し、アドレスを指定することによっ
て書き込みの際の順序とは無関係に、蓄積されたセルを
読み出すことができるp(p≧n)個のバッファメモリ
で、1つのバッファメモリ111 〜11p に複数のセル
を蓄積できる。
スに前記セルを蓄積し、アドレスを指定することによっ
て書き込みの際の順序とは無関係に、蓄積されたセルを
読み出すことができるp(p≧n)個のバッファメモリ
で、1つのバッファメモリ111 〜11p に複数のセル
を蓄積できる。
【0009】121 〜12p はこのバッファメモリ11
1 〜11P の各々に対応して設けられ、例えばFIFO
タイプのメモリを用いて空きアドレスの管理を行い、対
応付けられたバッファメモリ111 〜11P にリードア
ドレスおよびライトアドレスを与える記憶制御回路であ
る。
1 〜11P の各々に対応して設けられ、例えばFIFO
タイプのメモリを用いて空きアドレスの管理を行い、対
応付けられたバッファメモリ111 〜11P にリードア
ドレスおよびライトアドレスを与える記憶制御回路であ
る。
【0010】13は前記ヘッダ処理回路10a1 〜10
an を所定のバッファメモリ111〜11p に選択的に
接続する入線空間スイッチであり、14はバッファメモ
リ111 〜11p を所定の出線21 〜2m に選択的に接
続する出線空間スイッチである。
an を所定のバッファメモリ111〜11p に選択的に
接続する入線空間スイッチであり、14はバッファメモ
リ111 〜11p を所定の出線21 〜2m に選択的に接
続する出線空間スイッチである。
【0011】231 〜23m は各出線21 〜2m に対応
して設けられ、出線空間スイッチ14によって所定のバ
ッファメモリ111 〜11p に接続されて、当該バッフ
ァメモリ111 〜11p より出線速度のr倍(2≦r<
出線数)の速度で読み出されるセルを蓄積し、前記出線
速度に合わせて対応付けられた出線21 〜2m に出力す
る出線速度調整バッファである。
して設けられ、出線空間スイッチ14によって所定のバ
ッファメモリ111 〜11p に接続されて、当該バッフ
ァメモリ111 〜11p より出線速度のr倍(2≦r<
出線数)の速度で読み出されるセルを蓄積し、前記出線
速度に合わせて対応付けられた出線21 〜2m に出力す
る出線速度調整バッファである。
【0012】また、15は書き込みバッファ選択回路1
6、アドレス交換回路17、アドレス待ち行列181 〜
18m 、および読み出しバッファ選択回路19を備え、
入線空間スイッチ13のスイッチングを制御して、セル
が書き込まれるバッファ111 〜11p を選択するとと
もに、書き込まれたセルのバッファメモリ111 〜11
p 上のアドレスを前記セルの宛先別に管理し、それに基
づいてセルをバッファメモリ111 〜11p より所定の
順番で、出線速度のr倍(2≦r<出線数)の速度で読
み出させ、当該セルがそのヘッダ部で指定される出線2
1 〜2m に出力されるように出線空間スイッチ14を制
御して、対応する出線速度調整バッファ231 〜23m
に書き込み、それを出線速度に合わせて読み出して、対
応する出線21 〜2m に出力させるバッファ制御回路で
ある。
6、アドレス交換回路17、アドレス待ち行列181 〜
18m 、および読み出しバッファ選択回路19を備え、
入線空間スイッチ13のスイッチングを制御して、セル
が書き込まれるバッファ111 〜11p を選択するとと
もに、書き込まれたセルのバッファメモリ111 〜11
p 上のアドレスを前記セルの宛先別に管理し、それに基
づいてセルをバッファメモリ111 〜11p より所定の
順番で、出線速度のr倍(2≦r<出線数)の速度で読
み出させ、当該セルがそのヘッダ部で指定される出線2
1 〜2m に出力されるように出線空間スイッチ14を制
御して、対応する出線速度調整バッファ231 〜23m
に書き込み、それを出線速度に合わせて読み出して、対
応する出線21 〜2m に出力させるバッファ制御回路で
ある。
【0013】また、前記バッファ制御回路15内におい
て、16は入線11 〜1n にセルが到着すると、その入
線11 〜1n に対応付けられたヘッダ処理回路10a1
〜10an によって検出された当該セルの出線番号をう
け、そのセルを蓄積するバッファメモリ111 〜11p
を選択してそれを当該するヘッダ処理回路10a1 〜1
0an に接続するため、前記入線空間スイッチ13のス
イッチングを制御する書き込みバッファ選択回路であ
る。
て、16は入線11 〜1n にセルが到着すると、その入
線11 〜1n に対応付けられたヘッダ処理回路10a1
〜10an によって検出された当該セルの出線番号をう
け、そのセルを蓄積するバッファメモリ111 〜11p
を選択してそれを当該するヘッダ処理回路10a1 〜1
0an に接続するため、前記入線空間スイッチ13のス
イッチングを制御する書き込みバッファ選択回路であ
る。
【0014】17はこのバッファ選択回路16の検出し
た出線番号を参照して到着したセルを宛先の出線21 〜
2m 別に分け、当該セルが書き込まれたバッファメモリ
111 〜11p 上のライトアドレスを、そのバッファメ
モリ111 〜11p に対応する記憶制御回路121 〜1
2p より得て、それを後述するアドレス待ち行列に書き
込むアドレス交換回路である。
た出線番号を参照して到着したセルを宛先の出線21 〜
2m 別に分け、当該セルが書き込まれたバッファメモリ
111 〜11p 上のライトアドレスを、そのバッファメ
モリ111 〜11p に対応する記憶制御回路121 〜1
2p より得て、それを後述するアドレス待ち行列に書き
込むアドレス交換回路である。
【0015】181 〜18m はそのアドレス待ち行列で
あり、FIFOタイプのメモリによって構成されて、前
記出線21 〜2m の各々に対応して設けている。このア
ドレス待ち行列181 〜18m には、それが対応付けら
れた出線21 〜2m 毎に、当該出線21 〜2m を宛先と
するセルが蓄積されたバッファメモリ111 〜11p上
のライトアドレスが、到着した順番に前記アドレス交換
回路17によって書き込まれる。
あり、FIFOタイプのメモリによって構成されて、前
記出線21 〜2m の各々に対応して設けている。このア
ドレス待ち行列181 〜18m には、それが対応付けら
れた出線21 〜2m 毎に、当該出線21 〜2m を宛先と
するセルが蓄積されたバッファメモリ111 〜11p上
のライトアドレスが、到着した順番に前記アドレス交換
回路17によって書き込まれる。
【0016】19はこのアドレス待ち行列181 〜18
m を参照してバッファメモリ111〜11p から読み出
すセルを決定し、そのアドレス待ち行列181 〜18m
から読み出したアドレスをリードアドレスとして、該当
するバッファメモリ111 〜11p に対応付けられた記
憶制御回路121 〜12p へ送るとともに、出線空間ス
イッチ14のスイッチングを制御して、前記バッファメ
モリ111 〜11p を該当する出線21 〜2m に接続す
る読み出しバッファ選択回路である。
m を参照してバッファメモリ111〜11p から読み出
すセルを決定し、そのアドレス待ち行列181 〜18m
から読み出したアドレスをリードアドレスとして、該当
するバッファメモリ111 〜11p に対応付けられた記
憶制御回路121 〜12p へ送るとともに、出線空間ス
イッチ14のスイッチングを制御して、前記バッファメ
モリ111 〜11p を該当する出線21 〜2m に接続す
る読み出しバッファ選択回路である。
【0017】次に動作について説明する。ここで、図3
1〜図33はその各部の信号のタイミングを示すタイム
チャートで、入線11 〜1n の本数nおよび出線21 〜
2mの本数mがそれぞれ4本で、バッファメモリ111
〜11p の個数pが10個である場合の制御の流れを示
している。
1〜図33はその各部の信号のタイミングを示すタイム
チャートで、入線11 〜1n の本数nおよび出線21 〜
2mの本数mがそれぞれ4本で、バッファメモリ111
〜11p の個数pが10個である場合の制御の流れを示
している。
【0018】また、ここで扱われるセルは固定長でラン
ダムに入力されるものであり、入線11 〜1n に入力さ
れる前にセル入力位相が調整されて、全線からのセル入
力は同一の位相で供給されるものとする。
ダムに入力されるものであり、入線11 〜1n に入力さ
れる前にセル入力位相が調整されて、全線からのセル入
力は同一の位相で供給されるものとする。
【0019】図において(イ)〜(ニ)は入線11 〜1
4 に入力されるセルの一例を、(ホ)〜(カ)はその場
合のバッファメモリ111 〜1110のセルの蓄積の一例
を、(ヨ)〜(ソ)は出線21 〜24 から出力されるセ
ルの一例を示している。ここで、全ての回路は同期して
いて、1タイムスロットで1セルの入力および出力がで
きるものとする。
4 に入力されるセルの一例を、(ホ)〜(カ)はその場
合のバッファメモリ111 〜1110のセルの蓄積の一例
を、(ヨ)〜(ソ)は出線21 〜24 から出力されるセ
ルの一例を示している。ここで、全ての回路は同期して
いて、1タイムスロットで1セルの入力および出力がで
きるものとする。
【0020】入線11 〜14 にセルが入力されると、各
入線11 〜14 に対応して設けたヘッダ処理回路10a
1 〜10a4 は、入力されたセルのヘッダ部より出線番
号を検出する。バッファ制御回路15の書き込みバッフ
ァ選択回路16は、このヘッダ処理回路10a1 〜10
a4 を参照して、入線空間スイッチ13に、セルの到着
した入線11 〜14 とセルを記憶するため選択されたバ
ッファメモリ111 〜1110とを個々に接続するように
指示する。
入線11 〜14 に対応して設けたヘッダ処理回路10a
1 〜10a4 は、入力されたセルのヘッダ部より出線番
号を検出する。バッファ制御回路15の書き込みバッフ
ァ選択回路16は、このヘッダ処理回路10a1 〜10
a4 を参照して、入線空間スイッチ13に、セルの到着
した入線11 〜14 とセルを記憶するため選択されたバ
ッファメモリ111 〜1110とを個々に接続するように
指示する。
【0021】ここで、入線空間スイッチ13の接続の仕
方は種々考えられるが、セルがバッファメモリ111 〜
1110に記憶され、後に読み出される時に同じバッファ
メモリ111 〜1110内に、読み出したいセルが2個以
上あることは望ましくないため、これを防ぐようにセル
を多数のバッファメモリ111 〜1110に分散させる方
法がよい。
方は種々考えられるが、セルがバッファメモリ111 〜
1110に記憶され、後に読み出される時に同じバッファ
メモリ111 〜1110内に、読み出したいセルが2個以
上あることは望ましくないため、これを防ぐようにセル
を多数のバッファメモリ111 〜1110に分散させる方
法がよい。
【0022】そのためには、バッファメモリ111 〜1
110は入線11 〜14 と同じ数だけでは不十分で、上記
問題を解決するためには、なるべく多くのバッファメモ
リ111 〜1110がある方が制御が簡単になる。あるい
はそれとは別に、上記より簡単な制御例として、セル保
留残留が最も少ないバッファメモリ111 〜1110を選
んでセルを書き込む方法も考えられる。即ち、同時にx
個のセルが到着した時には、セル残量の最も少ないx個
のバッファメモリ111 〜1110を選択して、入線11
〜14 と選択されたバッファメモリ111 〜1110とを
空間的に接続する方法である。
110は入線11 〜14 と同じ数だけでは不十分で、上記
問題を解決するためには、なるべく多くのバッファメモ
リ111 〜1110がある方が制御が簡単になる。あるい
はそれとは別に、上記より簡単な制御例として、セル保
留残留が最も少ないバッファメモリ111 〜1110を選
んでセルを書き込む方法も考えられる。即ち、同時にx
個のセルが到着した時には、セル残量の最も少ないx個
のバッファメモリ111 〜1110を選択して、入線11
〜14 と選択されたバッファメモリ111 〜1110とを
空間的に接続する方法である。
【0023】この例では、更に簡単な制御例としてバッ
ファメモリ111 〜1110を順に選び、到着したセルを
書き込んでいく方法を示している。すなわち、バッファ
メモリ111 ,112 ,113 …1110の順に選ばれ、
到着したセルを書き込んでいくものである。
ファメモリ111 〜1110を順に選び、到着したセルを
書き込んでいく方法を示している。すなわち、バッファ
メモリ111 ,112 ,113 …1110の順に選ばれ、
到着したセルを書き込んでいくものである。
【0024】タイムスロット1では、入線11 から信号
fの第1番目のF1セル(以下、信号fの1番目のセル
ということでセル呼称をF1セルという。他のセルにつ
ても同様。)、入線12 から信号gのG1セル、入線1
4 より信号iのI1セルが入力される。それぞれのセル
のヘッダ部には、宛先の出線番号、すなわち、F1セル
には出線21 を指定するO1 がセルG1 には出線24 を
指定するO4 が、I1セルには出線23 を指定するO3
がそれぞれ記されている。
fの第1番目のF1セル(以下、信号fの1番目のセル
ということでセル呼称をF1セルという。他のセルにつ
ても同様。)、入線12 から信号gのG1セル、入線1
4 より信号iのI1セルが入力される。それぞれのセル
のヘッダ部には、宛先の出線番号、すなわち、F1セル
には出線21 を指定するO1 がセルG1 には出線24 を
指定するO4 が、I1セルには出線23 を指定するO3
がそれぞれ記されている。
【0025】タイムスロット2では、入線空間スイッチ
13が、入線11 とバッファメモリ111 、入線12 と
バッファメモリ112 、入線14 とバッファメモリ11
3 をそれぞれ接続する。従って、これらのセルはタイム
ロット2において、バッファメモリ111 〜113 の記
憶制御回路121 〜123 によって指定されたアドレス
に蓄積される。
13が、入線11 とバッファメモリ111 、入線12 と
バッファメモリ112 、入線14 とバッファメモリ11
3 をそれぞれ接続する。従って、これらのセルはタイム
ロット2において、バッファメモリ111 〜113 の記
憶制御回路121 〜123 によって指定されたアドレス
に蓄積される。
【0026】この時、各記憶制御回路121 〜12P か
らは各バッファメモリ111 〜113 のライトアドレス
がアドレス交換回路17に送られる。このライトアドレ
スは各記憶制御回路121 〜123 が空きアドレスとし
てそれぞれ管理しているアドレスの中から選ばれる。
らは各バッファメモリ111 〜113 のライトアドレス
がアドレス交換回路17に送られる。このライトアドレ
スは各記憶制御回路121 〜123 が空きアドレスとし
てそれぞれ管理しているアドレスの中から選ばれる。
【0027】アドレス交換回路17は書き込みバッファ
選択回路16を参照しながら入力された各セルを宛先出
線別に分け、バッファメモリ111 のライトアドレスを
アドレス待ち行列181 に、バッファメモリ112 のラ
インアドレスをアドレス待ち行列184 に、バッファメ
モリ113 のライトアドレスをアドレス待ち行列183
の最後尾にそれぞれ書き込む。
選択回路16を参照しながら入力された各セルを宛先出
線別に分け、バッファメモリ111 のライトアドレスを
アドレス待ち行列181 に、バッファメモリ112 のラ
インアドレスをアドレス待ち行列184 に、バッファメ
モリ113 のライトアドレスをアドレス待ち行列183
の最後尾にそれぞれ書き込む。
【0028】次に、タイムスロット3において、読み出
しバッファ選択回路19はこれらアドレス待ち行列18
1 〜184 よりそこに格納されているアドレスを取出し
て、該当するバッファメモリ111 〜113 に対応した
記憶制御回路121 〜123へ送るとともに、出線空間
スイッチ14にバッファメモリ111 〜113 と出線2
1 ,23 および24 とを個々に接続するように指示す
る。これによって、出線空間スイッチ14はこのタイム
スロット3にてバッファメモリ111 と出線21、バッ
ファメモリ112 と出線24 、バッファメモリ113 と
出線23 をそれぞれ接続する。
しバッファ選択回路19はこれらアドレス待ち行列18
1 〜184 よりそこに格納されているアドレスを取出し
て、該当するバッファメモリ111 〜113 に対応した
記憶制御回路121 〜123へ送るとともに、出線空間
スイッチ14にバッファメモリ111 〜113 と出線2
1 ,23 および24 とを個々に接続するように指示す
る。これによって、出線空間スイッチ14はこのタイム
スロット3にてバッファメモリ111 と出線21、バッ
ファメモリ112 と出線24 、バッファメモリ113 と
出線23 をそれぞれ接続する。
【0029】各記憶制御回路121 〜123 は受け取っ
たアドレスを対応付けられたバッファメモリ111 〜1
13 にリードアドレスとして送り、以後、そのアドレス
を空きアドレスとして管理する。各バッファメモリ11
1 〜113 から読み出されたセルは、それぞれのヘッダ
部で指定された宛先の出線21 ,24 および23 に出力
される。
たアドレスを対応付けられたバッファメモリ111 〜1
13 にリードアドレスとして送り、以後、そのアドレス
を空きアドレスとして管理する。各バッファメモリ11
1 〜113 から読み出されたセルは、それぞれのヘッダ
部で指定された宛先の出線21 ,24 および23 に出力
される。
【0030】上記の例では入力したセルの宛先出線がす
べて異なっていたが、タイムスロット2で入力したセル
は同一宛先出線のものが存在している。タイムスロット
2で入力したF2セル、G2セル、H1セルは、同様に
してバッファメモリ114 ,115 および116 にそれ
ぞれ書き込まれるが、この三つのセルのヘッダ部には、
すべて同一の出線24 を指定するO4 が記されている。
べて異なっていたが、タイムスロット2で入力したセル
は同一宛先出線のものが存在している。タイムスロット
2で入力したF2セル、G2セル、H1セルは、同様に
してバッファメモリ114 ,115 および116 にそれ
ぞれ書き込まれるが、この三つのセルのヘッダ部には、
すべて同一の出線24 を指定するO4 が記されている。
【0031】ここで、図31〜図33の例では入線の若
番順の優先を付けてあり、セルの待ち合わせを行い、タ
イムスロット4,5,6でバッファメモリ114 ,11
5 ,116 の順にF2,G2,H1セルを読み出し、そ
れを出線24 に送出している。以下この手順でセルの交
換が実行される。
番順の優先を付けてあり、セルの待ち合わせを行い、タ
イムスロット4,5,6でバッファメモリ114 ,11
5 ,116 の順にF2,G2,H1セルを読み出し、そ
れを出線24 に送出している。以下この手順でセルの交
換が実行される。
【0032】タイムスロット8では、バッファメモリ1
13 内にI2セルとH6セルとが記憶されている。ここ
で、これら両セルではそれぞれの宛先が、I2セルは出
線22 、H6セルは出線23 と互いに異なってはいる
が、それらを出線21 〜24 の出線速度と同一の速度で
読み出そうとしても、同一のバッファメモリ113 に蓄
積されているために、同時に取出すことはできない。
13 内にI2セルとH6セルとが記憶されている。ここ
で、これら両セルではそれぞれの宛先が、I2セルは出
線22 、H6セルは出線23 と互いに異なってはいる
が、それらを出線21 〜24 の出線速度と同一の速度で
読み出そうとしても、同一のバッファメモリ113 に蓄
積されているために、同時に取出すことはできない。
【0033】図34〜図35は図31〜図33のタイム
スロット6〜13の部分を拡大して示すタイムチャート
である。図34〜図35ではバッファメモリ111 〜1
110の読み出しを出線21 〜24 の出線速度の3倍の速
度で行う場合について示している。図中(ホ)〜(カ)
はバッファメモリ111 〜1110のセルの蓄積例を、
(ツ)〜(ラ)は出線速度調整バッファ231 〜234
へのセルの書き込み状態を、(ヨ)〜(ソ)は出線21
〜24 から出力されるセルの一例をそれぞれ示してい
る。
スロット6〜13の部分を拡大して示すタイムチャート
である。図34〜図35ではバッファメモリ111 〜1
110の読み出しを出線21 〜24 の出線速度の3倍の速
度で行う場合について示している。図中(ホ)〜(カ)
はバッファメモリ111 〜1110のセルの蓄積例を、
(ツ)〜(ラ)は出線速度調整バッファ231 〜234
へのセルの書き込み状態を、(ヨ)〜(ソ)は出線21
〜24 から出力されるセルの一例をそれぞれ示してい
る。
【0034】ここで、前記タイムスロット8でバッファ
メモリ113 内のI2セルとH6セルとは異なる宛先へ
向かうセルであり、バッファメモリ113 より出線速度
の3倍の速度で読み出せば、両方のセルを該当する出線
22 と23 へ同時に出力することができる。即ち、バッ
ファメモリ111 〜1110から出線速度の3倍の速度で
読み出せば、同一のバッファメモリ111 〜1110内に
3個まで、同一タイムスロットで読み出したセルの重複
を許容できることになる。
メモリ113 内のI2セルとH6セルとは異なる宛先へ
向かうセルであり、バッファメモリ113 より出線速度
の3倍の速度で読み出せば、両方のセルを該当する出線
22 と23 へ同時に出力することができる。即ち、バッ
ファメモリ111 〜1110から出線速度の3倍の速度で
読み出せば、同一のバッファメモリ111 〜1110内に
3個まで、同一タイムスロットで読み出したセルの重複
を許容できることになる。
【0035】このようなことは、他のタイムスロット
9,10,15でも起こっているが、いずれも衝突によ
ってセルが待ち合わせを行うようなことはない。
9,10,15でも起こっているが、いずれも衝突によ
ってセルが待ち合わせを行うようなことはない。
【0036】なお、バッファメモリ111 〜1110の読
み出し速度を出線速度の3倍とした場合について説明し
たが、一般には2以上、出線数未満のr倍としてよい。
また、各バッファメモリ111 〜1110としてデュアル
ポートメモリの使用を想定したが、倍速以上で動作可能
なシングルポートメモリでも実現可能である。
み出し速度を出線速度の3倍とした場合について説明し
たが、一般には2以上、出線数未満のr倍としてよい。
また、各バッファメモリ111 〜1110としてデュアル
ポートメモリの使用を想定したが、倍速以上で動作可能
なシングルポートメモリでも実現可能である。
【0037】さらに、1タイムスロットで同一のバッフ
ァメモリ111 〜11p から読み出そうとするセルの個
数が前記rを越えた場合、出線21 〜2m 対応に、固定
的あるいは乱数によって毎度変わるような優先順位を付
けてr個のセルのみを取り出し、他のセルを待ち合わせ
れば衝突をさけることができる。
ァメモリ111 〜11p から読み出そうとするセルの個
数が前記rを越えた場合、出線21 〜2m 対応に、固定
的あるいは乱数によって毎度変わるような優先順位を付
けてr個のセルのみを取り出し、他のセルを待ち合わせ
れば衝突をさけることができる。
【0038】従来例3. 次に他の従来例を図について説明する。図36は従来の
セル交換装置の構成を示すブロック図であり、前述した
従来例2によるセル交換装置と同一または相当部分には
同一符号を付して説明を省略する。
セル交換装置の構成を示すブロック図であり、前述した
従来例2によるセル交換装置と同一または相当部分には
同一符号を付して説明を省略する。
【0039】図において、241 〜24n は各入線11
〜1n に対応して設けられ、対応付けられたヘッダ処理
回路10a1 〜10an より出力されるセルを蓄積し、
それを入線速度のw倍(2≦w<入線数)の速度で読み
出して入線空間スイッチ13によって接続された所定の
バッファ111 〜11p に送出する入線速度調整バッフ
ァである。
〜1n に対応して設けられ、対応付けられたヘッダ処理
回路10a1 〜10an より出力されるセルを蓄積し、
それを入線速度のw倍(2≦w<入線数)の速度で読み
出して入線空間スイッチ13によって接続された所定の
バッファ111 〜11p に送出する入線速度調整バッフ
ァである。
【0040】また、15は書き込みバッファ選択回路1
6、アドレス交換回路17、アドレス待ち行列181 〜
18m 、および読み出しバッファ選択回路19を備え、
入線速度調整バッファ241 〜24n に蓄積されたセル
を入線速度のw倍(2≦w<入線数)の速度で読み出
し、入線空間スイッチ13を制御してセルが書き込まれ
るバッファメモリ111 〜11p を選択して、そのセル
を当該バッファメモリ111 〜11p に前記入線速度の
w倍の速度で書き込ませるとともに、書き込まれたセル
のバッファメモリ111 〜11p 内のアドレスをセルの
宛先別に管理し、それに基づいて出線空間スイッチ14
を制御して、セルをそのヘッダ部で指定される出線21
〜2m に、所定の順番で出力させるバッファ制御回路で
ある。
6、アドレス交換回路17、アドレス待ち行列181 〜
18m 、および読み出しバッファ選択回路19を備え、
入線速度調整バッファ241 〜24n に蓄積されたセル
を入線速度のw倍(2≦w<入線数)の速度で読み出
し、入線空間スイッチ13を制御してセルが書き込まれ
るバッファメモリ111 〜11p を選択して、そのセル
を当該バッファメモリ111 〜11p に前記入線速度の
w倍の速度で書き込ませるとともに、書き込まれたセル
のバッファメモリ111 〜11p 内のアドレスをセルの
宛先別に管理し、それに基づいて出線空間スイッチ14
を制御して、セルをそのヘッダ部で指定される出線21
〜2m に、所定の順番で出力させるバッファ制御回路で
ある。
【0041】次に動作について説明する。ここで、図3
7〜図38はその各部の信号のタイミングを示すタイム
チャートであって、従来例2の場合と同様に、入線11
〜1n の本数nおよび出線21 から2m の本数mがそれ
ぞれ4本で、バッファメモリ111 〜11p の個数pが
10個である場合の制御の流れを示し、その(イ)〜
(ソ)はそれぞれ図31〜図33のそれらと同一であ
る。
7〜図38はその各部の信号のタイミングを示すタイム
チャートであって、従来例2の場合と同様に、入線11
〜1n の本数nおよび出線21 から2m の本数mがそれ
ぞれ4本で、バッファメモリ111 〜11p の個数pが
10個である場合の制御の流れを示し、その(イ)〜
(ソ)はそれぞれ図31〜図33のそれらと同一であ
る。
【0042】また、バッファメモリ111 〜11p の容
量はそれぞれ2セル分であり、ここで扱われるセルは固
定長でランダムに入力されるもので、入線11 〜1n に
入力される前にセル入力位相が調整され、全線からのセ
ル入力は同一の位相で供給されるものとする。
量はそれぞれ2セル分であり、ここで扱われるセルは固
定長でランダムに入力されるもので、入線11 〜1n に
入力される前にセル入力位相が調整され、全線からのセ
ル入力は同一の位相で供給されるものとする。
【0043】入線11 〜14 にセルが入力されると、各
入線11 〜14 に対応のヘッダ処理回路101 〜104
はそのヘッダ部より出線番号を検出し、当該セルを対応
する入線速度調整バッファ241 〜244 に書き込む。
入線11 〜14 に対応のヘッダ処理回路101 〜104
はそのヘッダ部より出線番号を検出し、当該セルを対応
する入線速度調整バッファ241 〜244 に書き込む。
【0044】一方、バッファ制御回路15内の書き込み
バッファ選択回路16は、このヘッダ処理回路101 〜
104 を参照して、入線空間スイッチ13に、セルの書
き込まれた入線速度調整バッファ241 〜244 と、そ
のセルを記憶するために選択されたバッファメモリ11
1 〜1110とを個々に接続するように指示する。
バッファ選択回路16は、このヘッダ処理回路101 〜
104 を参照して、入線空間スイッチ13に、セルの書
き込まれた入線速度調整バッファ241 〜244 と、そ
のセルを記憶するために選択されたバッファメモリ11
1 〜1110とを個々に接続するように指示する。
【0045】なお、この入線速度調整バッファ241 〜
244 の読み出し速度、即ちバッファメモリ111 〜1
110の書き込み速度は、入線11 〜14 の入線速度の2
倍とし、1タイムスロット内で、同一のバッファメモリ
111 〜1110に2個のセルを書き込めるものとする。
244 の読み出し速度、即ちバッファメモリ111 〜1
110の書き込み速度は、入線11 〜14 の入線速度の2
倍とし、1タイムスロット内で、同一のバッファメモリ
111 〜1110に2個のセルを書き込めるものとする。
【0046】ここで、バッファメモリ111 ,112 ,
113 ,…,1110の順に選択し、到達したセルを順番
に書き込んでゆくものとした場合、あるタイムスロット
で書き込むべきバッファメモリ111 〜1110の中に、
容量がすでに一杯になったものがあれば、それをとばし
て次のバッファメモリ111 〜1110に書き込むものと
する。
113 ,…,1110の順に選択し、到達したセルを順番
に書き込んでゆくものとした場合、あるタイムスロット
で書き込むべきバッファメモリ111 〜1110の中に、
容量がすでに一杯になったものがあれば、それをとばし
て次のバッファメモリ111 〜1110に書き込むものと
する。
【0047】また、セルの書き込みはなるべく異なるバ
ッファメモリ111 〜1110に分散させるのが好ましい
が、この例ではバッファメモリ111 〜1110の書き込
み速度を入線速度の2倍としているため、セル廃棄が起
こる状況がやむをえない場合には、1つのバッファメモ
リ111 〜1110に1タイムスロットで複数(2個)を
セルの書き込みを許容して、セル廃棄が少なくなるよう
にしている。
ッファメモリ111 〜1110に分散させるのが好ましい
が、この例ではバッファメモリ111 〜1110の書き込
み速度を入線速度の2倍としているため、セル廃棄が起
こる状況がやむをえない場合には、1つのバッファメモ
リ111 〜1110に1タイムスロットで複数(2個)を
セルの書き込みを許容して、セル廃棄が少なくなるよう
にしている。
【0048】即ち、図37〜図39のタイムスロット1
1で入力されたF10セル、H10セル、I8セルは、
当該タイムスロット11での空きバッファメモリ116
の2セル分と117 の1セル分だけであるため、それぞ
れを互いに異なったところに書き込むことはできない。
1で入力されたF10セル、H10セル、I8セルは、
当該タイムスロット11での空きバッファメモリ116
の2セル分と117 の1セル分だけであるため、それぞ
れを互いに異なったところに書き込むことはできない。
【0049】従って、バッファメモリ111 〜1110へ
の書き込み速度が入線速度の2倍であることを利用し
て、バッファメモリ116 にF10セルとH10セルの
2つを書き込んで、セルの廃棄を防止している。これら
3つのセルを書き込み終わった状態を図37〜図39の
(ヌ),(ル)中に実線で囲んで示している。
の書き込み速度が入線速度の2倍であることを利用し
て、バッファメモリ116 にF10セルとH10セルの
2つを書き込んで、セルの廃棄を防止している。これら
3つのセルを書き込み終わった状態を図37〜図39の
(ヌ),(ル)中に実線で囲んで示している。
【0050】以下、基本的なセルの交換手順は従来例2
の場合と同様に進行する。
の場合と同様に進行する。
【0051】以上、バッファメモリ111 〜1110への
書き込み速度を入線速度の2倍とした場合を説明した
が、一般的には2以上、入線数未満のw倍としてよい。
また、各バッファメモリ111 〜1110としてデュアル
ポートメモリの使用を想定したが、倍速以上で動作可能
なシングルポートメモリでも実現可能である。
書き込み速度を入線速度の2倍とした場合を説明した
が、一般的には2以上、入線数未満のw倍としてよい。
また、各バッファメモリ111 〜1110としてデュアル
ポートメモリの使用を想定したが、倍速以上で動作可能
なシングルポートメモリでも実現可能である。
【0052】
【発明が解決しようとする課題】従来例1に示したよう
に、n×mの共通バッファ形スイッチにおいて、n又は
mが大きくなると共通バッファメモリ(SBM)のサイ
ズは出線数mに応じて増加する。加えて、アクセス回数
がn+mに比例するので、SBMには、より高速なメモ
リを採用しなければならない。従来のSBMを一つしか
持たないスイッチでは、n×mの規模を実現するために
は、SBMは(n+m)に比例したアクセス速度が必要
になり、入線数nの増加と共にメモリの動作速度がネッ
クとなる。
に、n×mの共通バッファ形スイッチにおいて、n又は
mが大きくなると共通バッファメモリ(SBM)のサイ
ズは出線数mに応じて増加する。加えて、アクセス回数
がn+mに比例するので、SBMには、より高速なメモ
リを採用しなければならない。従来のSBMを一つしか
持たないスイッチでは、n×mの規模を実現するために
は、SBMは(n+m)に比例したアクセス速度が必要
になり、入線数nの増加と共にメモリの動作速度がネッ
クとなる。
【0053】従来例1のように、共通バッファメモリを
1つしか持たないスイッチに対して従来例2及び従来例
3に示したように、複数のバッファメモリを備えたスイ
ッチにおいては、共通バッファメモリを1つしか持たな
いスイッチに比べて、前述したような高速アクセスが可
能なメモリを採用しなければならないという問題点は緩
和される。また、従来例2においては、読み出し速度を
増加させることにより、さらにスイッチの機能を向上さ
せる例が記載されている。また、従来例3に述べたよう
に、各個に速度を増加させることにより、スイッチの能
力を向上させる場合が示されている。しかし、従来例2
および従来例3はセルの読み出し速度および書き込み速
度を増加させることによりスイッチの処理能力を向上さ
せるという記載に留まり、セルの読み出しと書き込みを
具体的にどのように行うかという詳細については考慮さ
れていなかった。
1つしか持たないスイッチに対して従来例2及び従来例
3に示したように、複数のバッファメモリを備えたスイ
ッチにおいては、共通バッファメモリを1つしか持たな
いスイッチに比べて、前述したような高速アクセスが可
能なメモリを採用しなければならないという問題点は緩
和される。また、従来例2においては、読み出し速度を
増加させることにより、さらにスイッチの機能を向上さ
せる例が記載されている。また、従来例3に述べたよう
に、各個に速度を増加させることにより、スイッチの能
力を向上させる場合が示されている。しかし、従来例2
および従来例3はセルの読み出し速度および書き込み速
度を増加させることによりスイッチの処理能力を向上さ
せるという記載に留まり、セルの読み出しと書き込みを
具体的にどのように行うかという詳細については考慮さ
れていなかった。
【0054】この発明は以上のような問題点を解決する
ためになされたものであり、バッファメモリのアクセス
の速度をあげることなく、入線数や出線数を増加させる
セル交換装置を得ることを目的とする。
ためになされたものであり、バッファメモリのアクセス
の速度をあげることなく、入線数や出線数を増加させる
セル交換装置を得ることを目的とする。
【0055】特に入線数を飛躍的に増加させることが出
来るセル交換装置を得ることを目的とする。
来るセル交換装置を得ることを目的とする。
【0056】また、到着したセルの書き込みを優先して
バッファメモリに書き込み、セルの廃棄率を下げること
が出来るセル交換装置を得ることを目的とする。
バッファメモリに書き込み、セルの廃棄率を下げること
が出来るセル交換装置を得ることを目的とする。
【0057】さらには前述したようなセル交換装置を用
いて、大規模なスイッチでありながら、適用するシステ
ムに合わせてビルディングブロック的にスイッチの規模
を変化させることが出来るセル交換システムを得ること
を目的とする。
いて、大規模なスイッチでありながら、適用するシステ
ムに合わせてビルディングブロック的にスイッチの規模
を変化させることが出来るセル交換システムを得ること
を目的とする。
【0058】特に入線数が大規模なスイッチを可能とす
るセル交換システムを提供することを目的とする。
るセル交換システムを提供することを目的とする。
【0059】さらに前述したような、セル交換装置を単
位として並列的に接続するという単純な構成により、セ
ル交換システムを得ることを目的とする。
位として並列的に接続するという単純な構成により、セ
ル交換システムを得ることを目的とする。
【0060】
【課題を解決するための手段】この発明に係るセル交換
装置は、データ部とその宛先情報を含むヘッダ部より成
るセルが所定のセル時間毎に入力される複数の入線と、
前記セルがそのヘッダ部にて指定された宛先に応じて上
記所定のセル時間毎に出力される複数の出線と、前記入
線の各々に対応して設けられ、前記入線より入力された
前記セルのヘッダ部より宛先の出線を検出するヘッダ処
理回路と、アドレスを指定することによって前記セルが
書き込まれ、また、アドレスを指定することによって、
前記書き込みの順序とは関係なく前記セルの読み出しが
可能な複数のバッファメモリと、前記ヘッダ処理回路を
所定の前記バッファメモリに選択的に接続する入線空間
スイッチと、前記バッファメモリを所定の出線に選択的
に接続する出線空間スイッチと、1セル時間を出線数以
上のアクセス区間に分割し、ひとつのアクセス区間内に
おいて、所定の出線を宛先とする読み出しセルをひとつ
のバッファメモリから読み出すとともに、前記入線より
入力された書き込みセルを、前記読み出しセ ルを読み出
すバッファメモリ以外の複数の前記バッファメモリに書
き込むように、複数の前記バッファメモリへの前記セル
の読み出し及び書き込みのスケジュールをアクセス区間
毎に作成し、このスケジュールに基づいて前記バッファ
メモリと前記入線空間スイッチと前記出線空間スイッチ
を制御し、前記セルをそのヘッダ部で指定される前記出
線に出力させるバッファ制御回路とを備えたものであ
る。
装置は、データ部とその宛先情報を含むヘッダ部より成
るセルが所定のセル時間毎に入力される複数の入線と、
前記セルがそのヘッダ部にて指定された宛先に応じて上
記所定のセル時間毎に出力される複数の出線と、前記入
線の各々に対応して設けられ、前記入線より入力された
前記セルのヘッダ部より宛先の出線を検出するヘッダ処
理回路と、アドレスを指定することによって前記セルが
書き込まれ、また、アドレスを指定することによって、
前記書き込みの順序とは関係なく前記セルの読み出しが
可能な複数のバッファメモリと、前記ヘッダ処理回路を
所定の前記バッファメモリに選択的に接続する入線空間
スイッチと、前記バッファメモリを所定の出線に選択的
に接続する出線空間スイッチと、1セル時間を出線数以
上のアクセス区間に分割し、ひとつのアクセス区間内に
おいて、所定の出線を宛先とする読み出しセルをひとつ
のバッファメモリから読み出すとともに、前記入線より
入力された書き込みセルを、前記読み出しセ ルを読み出
すバッファメモリ以外の複数の前記バッファメモリに書
き込むように、複数の前記バッファメモリへの前記セル
の読み出し及び書き込みのスケジュールをアクセス区間
毎に作成し、このスケジュールに基づいて前記バッファ
メモリと前記入線空間スイッチと前記出線空間スイッチ
を制御し、前記セルをそのヘッダ部で指定される前記出
線に出力させるバッファ制御回路とを備えたものであ
る。
【0061】この発明に係るセル交換装置は、データ部
とその宛先情報を含むヘッダ部より成るセルが所定のセ
ル時間毎に入力される複数の入線と、前記セルがそのヘ
ッダ部にて指定された宛先に応じて上記所定のセル時間
毎に出力される複数の出線と、前記入線の各々に対応し
て設けられ、前記入線より入力された前記セルのヘッダ
部より宛先の出線を検出するヘッダ処理回路と、アドレ
スを指定することによって前記セルが書き込まれ、ま
た、アドレスを指定することによって、前記書き込みの
順序とは関係なく前記セルの読み出しが可能な複数のバ
ッファメモリと、前記ヘッダ処理回路を所定の前記バッ
ファメモリに選択的に接続する入線空間スイッチと、前
記バッファメモリを所定の出線に選択的に接続する出線
空間スイッチと、1セル時間を出線数よりも大きい数の
アクセス区間に分割し、出線数と同じ数の読み出し専用
アクセス区間のひとつのアクセス区間内において、所定
の出線を宛先とする読み出しセルをひとつのバッファメ
モリから読み出すとともに、その他の書き込み専用アク
セス区間のひとつのアクセス区間内において、前記入線
より入力された書き込みセルを複数の前記バッファメモ
リに書き込むように、複数の前記バッファメモリへの前
記セルの読み出し及び書き込みのスケジュールをアクセ
ス区間毎に作成し、このスケジュールに基づいて前記バ
ッファメモリと前記入線空間スイッチと前記出線空間ス
イッチとを制御して、前記セルをそのヘッダ部で指定さ
れる前記出線に出力させるバッファ制御回路を備えたも
のである。
とその宛先情報を含むヘッダ部より成るセルが所定のセ
ル時間毎に入力される複数の入線と、前記セルがそのヘ
ッダ部にて指定された宛先に応じて上記所定のセル時間
毎に出力される複数の出線と、前記入線の各々に対応し
て設けられ、前記入線より入力された前記セルのヘッダ
部より宛先の出線を検出するヘッダ処理回路と、アドレ
スを指定することによって前記セルが書き込まれ、ま
た、アドレスを指定することによって、前記書き込みの
順序とは関係なく前記セルの読み出しが可能な複数のバ
ッファメモリと、前記ヘッダ処理回路を所定の前記バッ
ファメモリに選択的に接続する入線空間スイッチと、前
記バッファメモリを所定の出線に選択的に接続する出線
空間スイッチと、1セル時間を出線数よりも大きい数の
アクセス区間に分割し、出線数と同じ数の読み出し専用
アクセス区間のひとつのアクセス区間内において、所定
の出線を宛先とする読み出しセルをひとつのバッファメ
モリから読み出すとともに、その他の書き込み専用アク
セス区間のひとつのアクセス区間内において、前記入線
より入力された書き込みセルを複数の前記バッファメモ
リに書き込むように、複数の前記バッファメモリへの前
記セルの読み出し及び書き込みのスケジュールをアクセ
ス区間毎に作成し、このスケジュールに基づいて前記バ
ッファメモリと前記入線空間スイッチと前記出線空間ス
イッチとを制御して、前記セルをそのヘッダ部で指定さ
れる前記出線に出力させるバッファ制御回路を備えたも
のである。
【0062】また、この発明に係るセル交換装置は、入
線は(バッファメモリの数−1)×出線数以下の本数設
けられているものである。
線は(バッファメモリの数−1)×出線数以下の本数設
けられているものである。
【0063】また、この発明に係るセル交換装置は、書
き込み専用アクセス区間は(入線数÷バッファメモリの
数)+1設けられたものである。
き込み専用アクセス区間は(入線数÷バッファメモリの
数)+1設けられたものである。
【0064】また、この発明に係るセル交換装置は、複
数ポートからアクセス可能な記憶デバイスを備えている
バッファメモリを設けたものである。
数ポートからアクセス可能な記憶デバイスを備えている
バッファメモリを設けたものである。
【0065】この発明に係るセル交換システムは、デー
タ部とその宛先情報を含むヘッダ部より成るセルが入力
される複数の入線と、前記セルがヘッダ部にて指定され
た宛先に応じて出力される複数の出線と、前記入線の各
々に対応して設けられ、前記入線より入力された前記セ
ルのヘッダ部より宛先の出線を検出するヘッダ処理回路
と、アドレスを指定することによって前記セルが書き込
まれ、また、アドレスを指定することによって、前記書
き込みの順序とは関係なく前記セルの読み出しが可能な
複数のバッファメモリと、前記ヘッダ処理回路を所定の
前記バッファメモリに選択的に接続する入線空間スイッ
チと、前記バッファメモリを所定の出線に選択的に接続
する出線空間スイッチと、1セル時間を出線数以上のア
クセス区間に分割し、ひとつのアクセス区間内におい
て、所定の出線を宛先とする読み出しセルをひとつのバ
ッファメモリから読み出すとともに、前記入線より入力
された書き込みセルを、前記読み出しセルを読み出すバ
ッファメモリ以外の複数の前記バッファメモリに書き込
むように、複数の前記バッファメモリへの前記セルの読
み出し及び書き込みのスケジュールをアクセス区間毎に
作成し、このスケジュールに基づいて前記バッファメモ
リと前記入線空間スイッチと前記出線空間スイッチを制
御して、前記セルをそのヘッダ部で指定される前記出線
に出力させるバッファ制御回路とを備えたセル交換装置
を複数個並列に配置し、全入線数≦(各セル交換装置の
バッファメモリの数−1)×各セル交換装置の出線数と
いう関係で規定された全入線を各セル交換装置に分割し
て各セル交換装置に分岐接続したものである。
タ部とその宛先情報を含むヘッダ部より成るセルが入力
される複数の入線と、前記セルがヘッダ部にて指定され
た宛先に応じて出力される複数の出線と、前記入線の各
々に対応して設けられ、前記入線より入力された前記セ
ルのヘッダ部より宛先の出線を検出するヘッダ処理回路
と、アドレスを指定することによって前記セルが書き込
まれ、また、アドレスを指定することによって、前記書
き込みの順序とは関係なく前記セルの読み出しが可能な
複数のバッファメモリと、前記ヘッダ処理回路を所定の
前記バッファメモリに選択的に接続する入線空間スイッ
チと、前記バッファメモリを所定の出線に選択的に接続
する出線空間スイッチと、1セル時間を出線数以上のア
クセス区間に分割し、ひとつのアクセス区間内におい
て、所定の出線を宛先とする読み出しセルをひとつのバ
ッファメモリから読み出すとともに、前記入線より入力
された書き込みセルを、前記読み出しセルを読み出すバ
ッファメモリ以外の複数の前記バッファメモリに書き込
むように、複数の前記バッファメモリへの前記セルの読
み出し及び書き込みのスケジュールをアクセス区間毎に
作成し、このスケジュールに基づいて前記バッファメモ
リと前記入線空間スイッチと前記出線空間スイッチを制
御して、前記セルをそのヘッダ部で指定される前記出線
に出力させるバッファ制御回路とを備えたセル交換装置
を複数個並列に配置し、全入線数≦(各セル交換装置の
バッファメモリの数−1)×各セル交換装置の出線数と
いう関係で規定された全入線を各セル交換装置に分割し
て各セル交換装置に分岐接続したものである。
【0066】この発明に係るセル交換システムは、デー
タ部とその宛先情報を含むヘッダ部より成るセルが入力
される複数の入線と、前記セルがヘッダ部にて指定され
た宛先に応じて出力される複数の出線と、前記入線の各
々に対応して設けられ、前記入線より入力された前記セ
ルのヘッダ部より宛先の出線を検出するヘッダ処理回路
と、アドレスを指定することによって前記セルが書き込
まれ、また、アドレスを指定することによって、前記書
き込みの順序とは関係なく前記セルの読み出しが可能な
複数のバッファメモリと、前記ヘッダ処理回路を所定の
前記バッファメモリに選択的に接続する入線空間スイッ
チと、前記バッファメモリを所定の出線に選択的に接続
する出線空間スイッチと、1セル時間を出線数よりも大
きい数のアクセス区間に分割し、出線数と同じ数の読み
出し専用アクセス区間のひとつのアクセス区間内におい
て、所定の出線を宛先とする読み出しセルをひとつのバ
ッファメモリから読み出すとともに、(入線数÷バッフ
ァメモリの数)+1だけ設けられた書き込み専用アクセ
ス区間のひとつのアクセス区間内において、前記入線よ
り入力された書き込みセルを複数の前記バッファメモリ
に書き込むように、複数の前記バッファメモリへの前記
セルの読み出し及び書き込みのスケジュールをアクセス
区間毎に作成し、このスケジュールに基づいて前記バッ
ファメモリと前記入線空間スイッチと前記出線空間スイ
ッチとを制御して、前記セルをそのヘッダ部で指定され
る前記出線に出力させるバッファ制御回路とを備えたセ
ル交換装置を複数個並列に配置して複数の前記入線を分
岐接続したものである。
タ部とその宛先情報を含むヘッダ部より成るセルが入力
される複数の入線と、前記セルがヘッダ部にて指定され
た宛先に応じて出力される複数の出線と、前記入線の各
々に対応して設けられ、前記入線より入力された前記セ
ルのヘッダ部より宛先の出線を検出するヘッダ処理回路
と、アドレスを指定することによって前記セルが書き込
まれ、また、アドレスを指定することによって、前記書
き込みの順序とは関係なく前記セルの読み出しが可能な
複数のバッファメモリと、前記ヘッダ処理回路を所定の
前記バッファメモリに選択的に接続する入線空間スイッ
チと、前記バッファメモリを所定の出線に選択的に接続
する出線空間スイッチと、1セル時間を出線数よりも大
きい数のアクセス区間に分割し、出線数と同じ数の読み
出し専用アクセス区間のひとつのアクセス区間内におい
て、所定の出線を宛先とする読み出しセルをひとつのバ
ッファメモリから読み出すとともに、(入線数÷バッフ
ァメモリの数)+1だけ設けられた書き込み専用アクセ
ス区間のひとつのアクセス区間内において、前記入線よ
り入力された書き込みセルを複数の前記バッファメモリ
に書き込むように、複数の前記バッファメモリへの前記
セルの読み出し及び書き込みのスケジュールをアクセス
区間毎に作成し、このスケジュールに基づいて前記バッ
ファメモリと前記入線空間スイッチと前記出線空間スイ
ッチとを制御して、前記セルをそのヘッダ部で指定され
る前記出線に出力させるバッファ制御回路とを備えたセ
ル交換装置を複数個並列に配置して複数の前記入線を分
岐接続したものである。
【0067】
【作用】第1の発明におけるセル交換装置は、セルの読
み出しおよび書き込みの両方の場合に対してバッファ制
御回路がバッファメモリに対して高速にアクセスする。
従って、セルはバッファメモリに対して、書き込む場
合、あるいは読み出す場合のいずれにおいても高速にア
クセスされる。
み出しおよび書き込みの両方の場合に対してバッファ制
御回路がバッファメモリに対して高速にアクセスする。
従って、セルはバッファメモリに対して、書き込む場
合、あるいは読み出す場合のいずれにおいても高速にア
クセスされる。
【0068】バッファ制御回路は、1つのアクセス区間
で少なくとも2個以上のバッファメモリを同時にアクセ
スするので、バッファメモリのアクセスが更に効率良く
行える。
で少なくとも2個以上のバッファメモリを同時にアクセ
スするので、バッファメモリのアクセスが更に効率良く
行える。
【0069】またバッファ制御回路は、あるアクセス区
間において、同一のバッファメモリに対してセルの読み
出しと、書き込みが重ならないようにするので、同一の
バッファメモリに対するセルの衝突が防止でき、セルが
スイッチ内で失われてしまうことを防止できる。
間において、同一のバッファメモリに対してセルの読み
出しと、書き込みが重ならないようにするので、同一の
バッファメモリに対するセルの衝突が防止でき、セルが
スイッチ内で失われてしまうことを防止できる。
【0070】またバッファ制御回路は、あるアクセス区
間に同一のバッファメモリに対して、セルの読み出しと
セルの書き込みが重なるような場合には、セルの書き込
みを優先し、セルの読み出しを待たせるように制御する
ので、セルの書き込みが待たされることがなくなり、セ
ルの廃棄率を下げることができる。
間に同一のバッファメモリに対して、セルの読み出しと
セルの書き込みが重なるような場合には、セルの書き込
みを優先し、セルの読み出しを待たせるように制御する
ので、セルの書き込みが待たされることがなくなり、セ
ルの廃棄率を下げることができる。
【0071】またバッファ制御回路は、1セル時間を出
線数以上の数のアクセス区間に分割するので、1セル時
間にすべての出線に対してセルが出力可能になる。
線数以上の数のアクセス区間に分割するので、1セル時
間にすべての出線に対してセルが出力可能になる。
【0072】またバッファ制御回路は、各アクセス区間
に順番にセルの読み出しを割り当てるので、同一のアク
セス区間において、他のバッファメモリに対しては書き
込み処理を行うことが可能になる。
に順番にセルの読み出しを割り当てるので、同一のアク
セス区間において、他のバッファメモリに対しては書き
込み処理を行うことが可能になる。
【0073】またバッファ制御回路は、1セル時間を出
線数よりも大きい数のアクセス区間に分割し、出線数と
同じ数のアクセス区間を用いてセルを読み出し、その他
のアクセス区間を用いてセルの書き込みを行うようにし
たので、セルの書き込みのためのアクセス区間が必ず存
在する。
線数よりも大きい数のアクセス区間に分割し、出線数と
同じ数のアクセス区間を用いてセルを読み出し、その他
のアクセス区間を用いてセルの書き込みを行うようにし
たので、セルの書き込みのためのアクセス区間が必ず存
在する。
【0074】またバッファメモリを、複数ポートからア
クセス可能なメモリで構成することにより、同一のバッ
ファメモリに対して読み出しおよび書き込みを同時に行
うことができ、さらに、メモリのアクセス効率が向上す
る。
クセス可能なメモリで構成することにより、同一のバッ
ファメモリに対して読み出しおよび書き込みを同時に行
うことができ、さらに、メモリのアクセス効率が向上す
る。
【0075】またこの発明におけるセル交換システム
は、前述しようなセル交換装置を複数個並列に配置する
ことにより、システムを構成するので、単純な構成によ
り、大規模なセル交換システムを構築できる。
は、前述しようなセル交換装置を複数個並列に配置する
ことにより、システムを構成するので、単純な構成によ
り、大規模なセル交換システムを構築できる。
【0076】また、1セル時間を複数のアクセス区間に
分割し、各アクセス区間において、バッファメモリへの
セルの書き込みと読み出しを並行して行うことにより、
セル交換装置が接続できる入線数を飛躍的に増大させ
る。従って、入線数が出線数に比べて飛躍的に大きなセ
ル交換装置を並列接続することにより大規模なセル変換
システムを構築することができる。
分割し、各アクセス区間において、バッファメモリへの
セルの書き込みと読み出しを並行して行うことにより、
セル交換装置が接続できる入線数を飛躍的に増大させ
る。従って、入線数が出線数に比べて飛躍的に大きなセ
ル交換装置を並列接続することにより大規模なセル変換
システムを構築することができる。
【0077】
【実施例】実施例1. 図1は、この発明にかかるセル交換装置の一実施例を示
す図である。前述した従来例によるセル交換装置と同一
または相当部分には同一符号を付して説明を省略する。
す図である。前述した従来例によるセル交換装置と同一
または相当部分には同一符号を付して説明を省略する。
【0078】図において、231 〜23m は各出線に対
応して設けられ、出線空間スイッチ14によって、所定
のバッファメモリに接続されてバッファメモリより出線
速度のr倍(2以上)の速度で読み出されるセルを蓄積
し、出線速度に合わせて対応づけられた出線に出力する
出線速度調整バッファである。
応して設けられ、出線空間スイッチ14によって、所定
のバッファメモリに接続されてバッファメモリより出線
速度のr倍(2以上)の速度で読み出されるセルを蓄積
し、出線速度に合わせて対応づけられた出線に出力する
出線速度調整バッファである。
【0079】241 〜24n は各入線に対応して設けら
れ、対応づけられたヘッダー処理回路より出力されるセ
ルを蓄積し、その入線速度のw倍(2以上)の速度で読
み出して入線空間スイッチ13によって接続された所定
のバッファに送出する入線速度調整バッファである。
れ、対応づけられたヘッダー処理回路より出力されるセ
ルを蓄積し、その入線速度のw倍(2以上)の速度で読
み出して入線空間スイッチ13によって接続された所定
のバッファに送出する入線速度調整バッファである。
【0080】100は書き込みバッファ選択回路16、
読み出しバッファ選択回路19、スケジュール制御部1
01を備えたアクセス制御部である。アクセス制御部1
00はスケジュール制御部101を用いて書き込みバッ
ファ選択回路16と読み出しバッファ選択回路19を制
御する。
読み出しバッファ選択回路19、スケジュール制御部1
01を備えたアクセス制御部である。アクセス制御部1
00はスケジュール制御部101を用いて書き込みバッ
ファ選択回路16と読み出しバッファ選択回路19を制
御する。
【0081】図2はスケジュール制御部101のブロッ
ク図である。スケジュール制御部は、スケジューラ10
2とスコアボード103を有している。スケジュール制
御部101は、書き込みバッファ選択回路16から入力
したセルを書き込むべき書き込みバッファの情報(以
下、W1 、W2 、W3 、・・・という)を入力する。ま
た、スケジュール制御部101は、読み出しバッファ選
択回路19からセルを読み出すべき読み出しバッファの
情報(以下、R1 、R2 、R3 ・・・という)を入力す
る。スケジューラ102はこれらの入力した書き込みバ
ッファと読み出しバッファの情報を用いてスコアボート
103を用いてスケジュールを作成する。スコアボード
103の内容が確定すると、この確定されたスケジュー
ルに基づいてスケジュール制御部は書き込みバッファ選
択回路16に対して、セルを書き込むべきバッファを連
絡する。同様に読み出しバッファ選択回路19に対して
セルを読み出すバッファを連絡する。
ク図である。スケジュール制御部は、スケジューラ10
2とスコアボード103を有している。スケジュール制
御部101は、書き込みバッファ選択回路16から入力
したセルを書き込むべき書き込みバッファの情報(以
下、W1 、W2 、W3 、・・・という)を入力する。ま
た、スケジュール制御部101は、読み出しバッファ選
択回路19からセルを読み出すべき読み出しバッファの
情報(以下、R1 、R2 、R3 ・・・という)を入力す
る。スケジューラ102はこれらの入力した書き込みバ
ッファと読み出しバッファの情報を用いてスコアボート
103を用いてスケジュールを作成する。スコアボード
103の内容が確定すると、この確定されたスケジュー
ルに基づいてスケジュール制御部は書き込みバッファ選
択回路16に対して、セルを書き込むべきバッファを連
絡する。同様に読み出しバッファ選択回路19に対して
セルを読み出すバッファを連絡する。
【0082】図3はスコアボード103の一例を示す図
である。この例においては、バッファメモリの数pが5
個ある場合を示している。また出線数mを8本とし、1
セル時間を出線に対して1つのセルを出力する出力時間
とし、1セル時間(従来の1タイムスロットに相当する
時間)を出線数m(=8)と同じ数の8個のアクセス区
間に分割した場合を示している。したがって、分割数x
と出線数は一致する。スコアボードはバッファメモリの
数p×1セル時間の分割数xというマトリクスから構成
される。すなわち、スコアボードはp行m列(p行x
列)の欄から構成される。
である。この例においては、バッファメモリの数pが5
個ある場合を示している。また出線数mを8本とし、1
セル時間を出線に対して1つのセルを出力する出力時間
とし、1セル時間(従来の1タイムスロットに相当する
時間)を出線数m(=8)と同じ数の8個のアクセス区
間に分割した場合を示している。したがって、分割数x
と出線数は一致する。スコアボードはバッファメモリの
数p×1セル時間の分割数xというマトリクスから構成
される。すなわち、スコアボードはp行m列(p行x
列)の欄から構成される。
【0083】図4はアドレス待ち行列の一例を示す図で
ある。この例においても、出線数が8本の場合を示して
いる。従って、アドレス待ち行列には181 〜188 ま
での8個のアドレス待ち行列が存在している。このアド
レス待ち行列の先頭にある情報が次にそれぞれの出線に
出力されるべきセルを読み出すためのアドレス情報であ
る。アドレス待ち行列181 〜188 の先頭にある情報
R1 〜R8 が読み出しバッファ選択回路19に入力され
ると、スケジュール制御部101は、図3に示すよう
に、各列に順番にR1 〜R8 の情報を割り当てる。例え
ば、R1 が出線21 に出力するセルのアドレスであっ
て、そのアドレスがメモリバッファ4のものである場合
には、図3の第1列目に示すように、R1 は1列目第4
行に割り当てられる。同様にR2 が出線22 に出力され
るセルのアドレス情報であって、そのセルがバッファメ
モリ115 に記憶されている場合には、R2 は第2列第
5行に割当られる。同様にしてR3 〜R8 の情報が各列
各行に割当られる。
ある。この例においても、出線数が8本の場合を示して
いる。従って、アドレス待ち行列には181 〜188 ま
での8個のアドレス待ち行列が存在している。このアド
レス待ち行列の先頭にある情報が次にそれぞれの出線に
出力されるべきセルを読み出すためのアドレス情報であ
る。アドレス待ち行列181 〜188 の先頭にある情報
R1 〜R8 が読み出しバッファ選択回路19に入力され
ると、スケジュール制御部101は、図3に示すよう
に、各列に順番にR1 〜R8 の情報を割り当てる。例え
ば、R1 が出線21 に出力するセルのアドレスであっ
て、そのアドレスがメモリバッファ4のものである場合
には、図3の第1列目に示すように、R1 は1列目第4
行に割り当てられる。同様にR2 が出線22 に出力され
るセルのアドレス情報であって、そのセルがバッファメ
モリ115 に記憶されている場合には、R2 は第2列第
5行に割当られる。同様にしてR3 〜R8 の情報が各列
各行に割当られる。
【0084】一方、書き込みバッファ選択回路16に入
力された到着セルの情報は、スケジュール制御部101
に入力される。スケジュール制御部はこの到着したセル
を書き込むためのスケジュールを行う。例えば、図3に
示すようにスケジュール制御部はR1 〜R8 がすでに割
当られた欄以外の欄にこれらの書き込み情報をスケジュ
ールする。図3においては、W1 〜W32までの書き込み
情報を割り当てることができる。図3は、W1〜 W32ま
で32個の書き込みが常にスケジュールされることを意
味しているのではなく、W1〜 W32までの最大32個の
書き込みがスケジュール可能であることを示している。
このようにスケジューラは書き込みと読み出しが重なら
ないように、アクセスをスケジュールする。
力された到着セルの情報は、スケジュール制御部101
に入力される。スケジュール制御部はこの到着したセル
を書き込むためのスケジュールを行う。例えば、図3に
示すようにスケジュール制御部はR1 〜R8 がすでに割
当られた欄以外の欄にこれらの書き込み情報をスケジュ
ールする。図3においては、W1 〜W32までの書き込み
情報を割り当てることができる。図3は、W1〜 W32ま
で32個の書き込みが常にスケジュールされることを意
味しているのではなく、W1〜 W32までの最大32個の
書き込みがスケジュール可能であることを示している。
このようにスケジューラは書き込みと読み出しが重なら
ないように、アクセスをスケジュールする。
【0085】図5はスケジュール制御部101に入出力
される信号のタイミングチャート図である。また、図6
はスケジューラ102の動作を示すフローチャート図で
ある。スケジュール制御部は図5に示すように読み出し
バッファの情報(R1 、R2、R3 ・・・)と書き込み
バッファの情報(W1 、W2 、W3 ・・・)をそれぞれ
書き込みバッファ選択回路16および読み出しバッファ
選択回路19から入力する。この入力は1セル時間の最
終段階で行われる。図5においては、T0 において行わ
れる。このT0 の区間において、スケジューラは図6に
示すようなフローチャートに基づいてスケジューリング
を行う。まず、S1において、p行m列のスコアボード
の各欄の値をゼロ又はスペースでイニシャライズする。
次にS2においてアドレス待ち行列から入力したm本の
出線宛のセルのアドレス情報R1〜R8 を取得する。次
にS3において、取得したアドレス情報R1 〜R8 をス
コアボード内の各列に順番に分散して配置する。次にS
4において、書き込みバッファ選択回路16に入力され
たセルの書き込み情報(W1 、W2 、W3 ・・・)をス
コアボードの未配置欄に割当る。さらにS5においてス
コアボードの一列目〜m列目まで各バッファメモリに割
り当てられたアクセスを書き込みバッファ選択回路16
及び読み出しバッファ選択回路19に各アクセス区間に
対して一列づつ順に出力する。
される信号のタイミングチャート図である。また、図6
はスケジューラ102の動作を示すフローチャート図で
ある。スケジュール制御部は図5に示すように読み出し
バッファの情報(R1 、R2、R3 ・・・)と書き込み
バッファの情報(W1 、W2 、W3 ・・・)をそれぞれ
書き込みバッファ選択回路16および読み出しバッファ
選択回路19から入力する。この入力は1セル時間の最
終段階で行われる。図5においては、T0 において行わ
れる。このT0 の区間において、スケジューラは図6に
示すようなフローチャートに基づいてスケジューリング
を行う。まず、S1において、p行m列のスコアボード
の各欄の値をゼロ又はスペースでイニシャライズする。
次にS2においてアドレス待ち行列から入力したm本の
出線宛のセルのアドレス情報R1〜R8 を取得する。次
にS3において、取得したアドレス情報R1 〜R8 をス
コアボード内の各列に順番に分散して配置する。次にS
4において、書き込みバッファ選択回路16に入力され
たセルの書き込み情報(W1 、W2 、W3 ・・・)をス
コアボードの未配置欄に割当る。さらにS5においてス
コアボードの一列目〜m列目まで各バッファメモリに割
り当てられたアクセスを書き込みバッファ選択回路16
及び読み出しバッファ選択回路19に各アクセス区間に
対して一列づつ順に出力する。
【0086】上記S5の動作は図5に示すアクセス区間
T1 〜T8 において実行される。読み出しバッファ選択
回路19に対しては、T1 〜T8 のそれぞれの区間にお
いて、R1 〜R8 の情報が順番に出力される。また、書
き込みバッファ選択回路16に対しては、T1 〜T8 の
それぞれの区間に対して、W1 〜W32までの書き込み情
報が各列ごとに順番に出力される。例えば、T1 のアク
セス区間に注目してみれば、図3に示すようにバッファ
メモリ#1〜3および#5に対しては、セルの書き込み
が行われる。一方、バッファメモリ#4に対しては、セ
ルの読み出しが行われる。
T1 〜T8 において実行される。読み出しバッファ選択
回路19に対しては、T1 〜T8 のそれぞれの区間にお
いて、R1 〜R8 の情報が順番に出力される。また、書
き込みバッファ選択回路16に対しては、T1 〜T8 の
それぞれの区間に対して、W1 〜W32までの書き込み情
報が各列ごとに順番に出力される。例えば、T1 のアク
セス区間に注目してみれば、図3に示すようにバッファ
メモリ#1〜3および#5に対しては、セルの書き込み
が行われる。一方、バッファメモリ#4に対しては、セ
ルの読み出しが行われる。
【0087】このようにこの実施例が特徴とする点は、
一つのセル時間を複数のアクセス区間に分割し、一つの
アクセス区間において、複数のバッファメモリに同時に
アクセスを行っている点である。特にスケジューラ10
2は、ひとつのバッファメモリに対して読み出しと書き
込みがぶつからないようにスコアボード103を用いて
スケジューリングを行っている。
一つのセル時間を複数のアクセス区間に分割し、一つの
アクセス区間において、複数のバッファメモリに同時に
アクセスを行っている点である。特にスケジューラ10
2は、ひとつのバッファメモリに対して読み出しと書き
込みがぶつからないようにスコアボード103を用いて
スケジューリングを行っている。
【0088】図7は図3に示したスコアボード103の
一般的な形を示した図である。このスコアボードは1セ
ル時間を出線数mで分割したものである。従って、スコ
アボードのマトリックスを構成している欄はp×m個で
ある。このp×m個のうち、m個はセルの読み出しため
に使われてしまう。従って、書き込みに用いることがで
きる数はp×m−m=(p−1)mとなる。従って入線
数nを最大(p−1)mとした場合であったも、このセ
ル交換装置は正しくセルの交換を行うことが可能にな
る。図3に示す具体例について計算すると出線数m=
8、バッファメモリ数p=5とすると、(5−1)×8
=32となり、入線数n=32となる。従って、このセ
ル交換装置は最大入線数32及び出線数8のセル交換を
行うことが可能になる。すなわち、出線数に比べて入線
数が飛躍的に多いことになる。従って、前述したように
スケジュール制御部101がスコアボード103を用い
てセルの読み出しと書き込みのスケジューリングを行う
ことにより、従来のセル交換装置に比べて入線数が飛躍
的に多い場合のセル交換装置を実現することが可能にな
る。このようなセル交換装置を一つの単位として、複数
組み合わせることにより、大規模なセル交換システムを
構築することが可能となる。このセル交換システムにつ
いては後述する。
一般的な形を示した図である。このスコアボードは1セ
ル時間を出線数mで分割したものである。従って、スコ
アボードのマトリックスを構成している欄はp×m個で
ある。このp×m個のうち、m個はセルの読み出しため
に使われてしまう。従って、書き込みに用いることがで
きる数はp×m−m=(p−1)mとなる。従って入線
数nを最大(p−1)mとした場合であったも、このセ
ル交換装置は正しくセルの交換を行うことが可能にな
る。図3に示す具体例について計算すると出線数m=
8、バッファメモリ数p=5とすると、(5−1)×8
=32となり、入線数n=32となる。従って、このセ
ル交換装置は最大入線数32及び出線数8のセル交換を
行うことが可能になる。すなわち、出線数に比べて入線
数が飛躍的に多いことになる。従って、前述したように
スケジュール制御部101がスコアボード103を用い
てセルの読み出しと書き込みのスケジューリングを行う
ことにより、従来のセル交換装置に比べて入線数が飛躍
的に多い場合のセル交換装置を実現することが可能にな
る。このようなセル交換装置を一つの単位として、複数
組み合わせることにより、大規模なセル交換システムを
構築することが可能となる。このセル交換システムにつ
いては後述する。
【0089】図7に示す例においては、R1 〜Rm およ
びW1 〜Wn まですべての読み出しアクセスと書き込み
アクセスが現実に読み出しあるいは書き込みを行なうこ
とを前提にして説明したがR1 〜Rm およびW1 〜Wn
の中には、実際に読み書きを伴わず、単にアイドルの状
態が存在してもかまわない。スケジューラ102はR1
〜Rm およびW1 〜Wn の中に実際には、読み書きを行
わないアイドルが存在していても図7に示すように無条
件にこれらをスコアボードに割り当ててしまっても構わ
ないし、あるいはアイドルであることを判断した場合に
は、これらをスコアボードに配置せずに、他の読み出し
あるいは書き込みのためにより効果的なスケジューリン
グを行ってもかまわない。
びW1 〜Wn まですべての読み出しアクセスと書き込み
アクセスが現実に読み出しあるいは書き込みを行なうこ
とを前提にして説明したがR1 〜Rm およびW1 〜Wn
の中には、実際に読み書きを伴わず、単にアイドルの状
態が存在してもかまわない。スケジューラ102はR1
〜Rm およびW1 〜Wn の中に実際には、読み書きを行
わないアイドルが存在していても図7に示すように無条
件にこれらをスコアボードに割り当ててしまっても構わ
ないし、あるいはアイドルであることを判断した場合に
は、これらをスコアボードに配置せずに、他の読み出し
あるいは書き込みのためにより効果的なスケジューリン
グを行ってもかまわない。
【0090】図4に示したようにR1 〜R8 は必ず出線
に対応しているものである。従って、スケジューラは、
1セル時間の間に一つ出線に対して最大ひとつのセルし
か読み出さない。一方、セルの書き込みは一つのバッフ
ァメモリに対して一つの書き込みしか発生しないという
ことは保証されていない。例えば、図7に示すW1 とW
2 が入線11 と入線12 から入力されたセルの書き込み
情報であり、それらが書き込みバッファ選択回路16に
より共にバッファメモリ111 に記憶されなければなら
ないと指定されてしまう場合が発生する。この場合に
は、図7に示すようにW1 とW2 は同一の列に割当られ
ることはなく、W1 とW2 は異なる列に割当られなけれ
ばならない。このようにスケジューラ102はセルの書
き込み情報の内容を判断した上でスコアボード103の
割当を行う。このように、書き込む情報W1 〜Wn が規
則正しく空いている所に順番に割当られない場合が存在
する場合にはスコアボードの全部の空欄が埋まるわけで
はなく、読み書きをしない場合も発生する。
に対応しているものである。従って、スケジューラは、
1セル時間の間に一つ出線に対して最大ひとつのセルし
か読み出さない。一方、セルの書き込みは一つのバッフ
ァメモリに対して一つの書き込みしか発生しないという
ことは保証されていない。例えば、図7に示すW1 とW
2 が入線11 と入線12 から入力されたセルの書き込み
情報であり、それらが書き込みバッファ選択回路16に
より共にバッファメモリ111 に記憶されなければなら
ないと指定されてしまう場合が発生する。この場合に
は、図7に示すようにW1 とW2 は同一の列に割当られ
ることはなく、W1 とW2 は異なる列に割当られなけれ
ばならない。このようにスケジューラ102はセルの書
き込み情報の内容を判断した上でスコアボード103の
割当を行う。このように、書き込む情報W1 〜Wn が規
則正しく空いている所に順番に割当られない場合が存在
する場合にはスコアボードの全部の空欄が埋まるわけで
はなく、読み書きをしない場合も発生する。
【0091】図8はスコアボード103の全ての欄が埋
まらなかった場合の一例を示している。空欄はそのアク
セス区間においては、バッファメモリにアクセスを行わ
ないことを示している。図8に示すような場合は、入線
に到着したセルを全ていずれかのバッファメモリに書き
込めない場合を示している。このように到着したセルが
バッファメモリに書き込めない場合には、そのセルは廃
棄される。
まらなかった場合の一例を示している。空欄はそのアク
セス区間においては、バッファメモリにアクセスを行わ
ないことを示している。図8に示すような場合は、入線
に到着したセルを全ていずれかのバッファメモリに書き
込めない場合を示している。このように到着したセルが
バッファメモリに書き込めない場合には、そのセルは廃
棄される。
【0092】図9は、1セル時間を出線数よりも大きな
数で分割した場合を示している。この例では、m+2に
分割した場合を示している。先頭の二つのアクセス区間
は書き込み専用の区間とし、残りのm回のアクセス区間
を読み出し専用の区間としている。スケジューラ102
は書き込みバッファ選択回路16からセルを書き込むた
めの情報W1 〜Wn を先に書き込み専用区間に割当る。
次に読み出しバッファ専用回路19からセルを読み出す
ための情報R1 〜Rm を残りの読み出し専用区間に割当
る。このようにスコアボードを書き込み専用区間と、読
み出し専用区間に分割することによりセルの書き込みが
保証される。一方、セルの読み出しも保証される。たと
えば、書き込み専用区間の数として(n÷p)の商(た
だし割り切れないときは(n÷p)の商+1)だけ設け
る。もし、書き込みバッファ選択回路16がバッファメ
モリをサイクリックに順番に選択するのであれば、セル
を書き込むバッファメモリは必ず順番に選択されるた
め、図9に示すようにW1 〜Wn が順に配置される。こ
のため、(n÷p)の商+1のアクセス区間が確保され
ていれば十分である。図9に示すように、到着したセル
を1セル時間の書き込み専用区間を用いてバッファメモ
リにまとめて書き込み、次に出線に対して順番にバッフ
ァメモリから読み出すようにすることにより、バッファ
メモリが一杯にならないかぎり、到着したセルを必ずバ
ッファメモリに書き込むことが出来る。そして同時に出
線には読み出そうとするセルを必ず読み出すことができ
る。
数で分割した場合を示している。この例では、m+2に
分割した場合を示している。先頭の二つのアクセス区間
は書き込み専用の区間とし、残りのm回のアクセス区間
を読み出し専用の区間としている。スケジューラ102
は書き込みバッファ選択回路16からセルを書き込むた
めの情報W1 〜Wn を先に書き込み専用区間に割当る。
次に読み出しバッファ専用回路19からセルを読み出す
ための情報R1 〜Rm を残りの読み出し専用区間に割当
る。このようにスコアボードを書き込み専用区間と、読
み出し専用区間に分割することによりセルの書き込みが
保証される。一方、セルの読み出しも保証される。たと
えば、書き込み専用区間の数として(n÷p)の商(た
だし割り切れないときは(n÷p)の商+1)だけ設け
る。もし、書き込みバッファ選択回路16がバッファメ
モリをサイクリックに順番に選択するのであれば、セル
を書き込むバッファメモリは必ず順番に選択されるた
め、図9に示すようにW1 〜Wn が順に配置される。こ
のため、(n÷p)の商+1のアクセス区間が確保され
ていれば十分である。図9に示すように、到着したセル
を1セル時間の書き込み専用区間を用いてバッファメモ
リにまとめて書き込み、次に出線に対して順番にバッフ
ァメモリから読み出すようにすることにより、バッファ
メモリが一杯にならないかぎり、到着したセルを必ずバ
ッファメモリに書き込むことが出来る。そして同時に出
線には読み出そうとするセルを必ず読み出すことができ
る。
【0093】前述した例においては、1セル時間の分割
数が出線数と等しいか、出線数以上の場合であったが、
図10に示すように1セル時間の分割数が出線数より小
さい場合であってもかまわない。図10は出線数mが8
であるのに対して、分割数xが4の場合を示している。
前述した例においては、分割数xが出線数m以上であっ
たため、セルの読み出しが必ずすべての出線に対して行
われるということが保証されていたが、図10示すよう
に1セル時間の分割数が出線数より少ない場合には、必
ずしもすべての出線に対してセルが出力できるとは限ら
ない。例えば1つのバッファメモリに対して5つ以上の
セルを読み出すような場合には、この4つのアクセス区
間では足りないため、セルの読み出しが次のセル時間ま
で待たされてしまう。
数が出線数と等しいか、出線数以上の場合であったが、
図10に示すように1セル時間の分割数が出線数より小
さい場合であってもかまわない。図10は出線数mが8
であるのに対して、分割数xが4の場合を示している。
前述した例においては、分割数xが出線数m以上であっ
たため、セルの読み出しが必ずすべての出線に対して行
われるということが保証されていたが、図10示すよう
に1セル時間の分割数が出線数より少ない場合には、必
ずしもすべての出線に対してセルが出力できるとは限ら
ない。例えば1つのバッファメモリに対して5つ以上の
セルを読み出すような場合には、この4つのアクセス区
間では足りないため、セルの読み出しが次のセル時間ま
で待たされてしまう。
【0094】例えば図10においては、1つのバッファ
メモリに対してR1 〜R5 の読み出しが発生した場合を
示している。R1 〜R4 はそれぞれのアクセス区間に割
り当てることができるが、R5 は次のセル時間で読み出
すことになる。しかしこのように、1セル時間において
全ての出線に対するセルの読み出しが保証されないよう
な場合があっても、前述したような1つのアクセス区間
において2つ以上のバッファメモリに対して、読み出し
あるいは書き込みというアクセスを行うことにより、バ
ッファメモリの効率のよいアクセスを行うことが可能で
ある。
メモリに対してR1 〜R5 の読み出しが発生した場合を
示している。R1 〜R4 はそれぞれのアクセス区間に割
り当てることができるが、R5 は次のセル時間で読み出
すことになる。しかしこのように、1セル時間において
全ての出線に対するセルの読み出しが保証されないよう
な場合があっても、前述したような1つのアクセス区間
において2つ以上のバッファメモリに対して、読み出し
あるいは書き込みというアクセスを行うことにより、バ
ッファメモリの効率のよいアクセスを行うことが可能で
ある。
【0095】前述してきた例から明かなように、バッフ
ァメモリは1セル時間を分割した各アクセス区間内でセ
ルの読み出しあるいは書き込みが行えるアクセス速度を
提供すればよい。従ってバッファメモリのアクセス速度
をあげることなく、入線数を増加させたセル交換装置を
得ることができる。このように、入線数を増加させるこ
とができるのは1セル時間を複数のアクセス区間に分割
しているばかりでなく、1つのアクセス区間において複
数のバッファメモリにアクセスを行うようにスケジュー
ルしているからである。
ァメモリは1セル時間を分割した各アクセス区間内でセ
ルの読み出しあるいは書き込みが行えるアクセス速度を
提供すればよい。従ってバッファメモリのアクセス速度
をあげることなく、入線数を増加させたセル交換装置を
得ることができる。このように、入線数を増加させるこ
とができるのは1セル時間を複数のアクセス区間に分割
しているばかりでなく、1つのアクセス区間において複
数のバッファメモリにアクセスを行うようにスケジュー
ルしているからである。
【0096】従来のセル交換装置においては、1セル時
間を複数の区間に分割して、読み出しを行ったり、ある
いは書き込みを行ったりする例は示されているが、1セ
ル時間を複数の区間に分割し、読み出しと書き込みを同
時に1つの区間で行うという例は存在していない。ある
いは同一区間において、複数のバッファからそれぞれ読
み出しを行うという例は存在していない。あるいは同一
区間において、複数のバッファに対して書き込みを行う
という例は存在していない。
間を複数の区間に分割して、読み出しを行ったり、ある
いは書き込みを行ったりする例は示されているが、1セ
ル時間を複数の区間に分割し、読み出しと書き込みを同
時に1つの区間で行うという例は存在していない。ある
いは同一区間において、複数のバッファからそれぞれ読
み出しを行うという例は存在していない。あるいは同一
区間において、複数のバッファに対して書き込みを行う
という例は存在していない。
【0097】この実施例は前述したような例から明かな
ように1つのセル時間を複数のアクセス区間に分割し、
1つのアクセス区間において複数のバッファメモリに対
して、読み出しや書き込みのアクセス動作を同時に行う
ことが大きな特徴である。こうすることにより、メモリ
のアクセス速度を増加させることなく、入線数と出線数
が増加してもセルの交換が充分行えるセル交換装置を得
ることができる。特に前述した例においては、入線数を
出線数に比べて著しく増加させることが可能なセル交換
装置を得ることができる。
ように1つのセル時間を複数のアクセス区間に分割し、
1つのアクセス区間において複数のバッファメモリに対
して、読み出しや書き込みのアクセス動作を同時に行う
ことが大きな特徴である。こうすることにより、メモリ
のアクセス速度を増加させることなく、入線数と出線数
が増加してもセルの交換が充分行えるセル交換装置を得
ることができる。特に前述した例においては、入線数を
出線数に比べて著しく増加させることが可能なセル交換
装置を得ることができる。
【0098】次に入線に到着したセルを複数のバッファ
メモリのいずれかに書き込む場合の制御方法について説
明する。入線に到着したセルをバッファメモリに書き込
む場合には、以下のような方法が考えられる。 1.1セル時間ごとにランダムな順番にセルをバッファ
メモリに書き込む。 2.1セル時間ごとにセルを書き込むバッファメモリを
順番に選択し、循環してセルを書き込む。 3.セルを書き込むバッファメモリをそのバッファメモ
リに保留されたセルの保留量に応じて選択する。具体的
には、保留量の少ないバッファメモリを選択する。 4.前述した実施例のように一つのバッファメモリに対
して、セルの読み出しとセルの書き込みが同時に発生し
ないように、バッファメモリを選択する。上記1から3
のバッファメモリの選択方法は従来からも考えられてい
た方法である。それに対し、4に述べた方法は新規なも
のであり、以下に説明する。
メモリのいずれかに書き込む場合の制御方法について説
明する。入線に到着したセルをバッファメモリに書き込
む場合には、以下のような方法が考えられる。 1.1セル時間ごとにランダムな順番にセルをバッファ
メモリに書き込む。 2.1セル時間ごとにセルを書き込むバッファメモリを
順番に選択し、循環してセルを書き込む。 3.セルを書き込むバッファメモリをそのバッファメモ
リに保留されたセルの保留量に応じて選択する。具体的
には、保留量の少ないバッファメモリを選択する。 4.前述した実施例のように一つのバッファメモリに対
して、セルの読み出しとセルの書き込みが同時に発生し
ないように、バッファメモリを選択する。上記1から3
のバッファメモリの選択方法は従来からも考えられてい
た方法である。それに対し、4に述べた方法は新規なも
のであり、以下に説明する。
【0099】前述した実施例のように、同一のバッファ
メモリに対して同一のアクセス区間にセルの読み出しと
書き込みが発生しないように、スケジュールすることが
望ましい。そこで、スケジュール制御部のスケジューラ
102を図11に示すようなフローチャートに従って動
作させることにより、セルの選択を行うようにすること
が望ましい。図11に示すフローチャートは図6に示す
フローチャートのS3とS4の間にS10のステップを
加えたものである。S10においては、S3において、
セルの読み出しが割当られたスコアボードの内容を書き
込みバッファ選択回路16に伝える。
メモリに対して同一のアクセス区間にセルの読み出しと
書き込みが発生しないように、スケジュールすることが
望ましい。そこで、スケジュール制御部のスケジューラ
102を図11に示すようなフローチャートに従って動
作させることにより、セルの選択を行うようにすること
が望ましい。図11に示すフローチャートは図6に示す
フローチャートのS3とS4の間にS10のステップを
加えたものである。S10においては、S3において、
セルの読み出しが割当られたスコアボードの内容を書き
込みバッファ選択回路16に伝える。
【0100】図12はスコアボードの内容を知らされた
書き込みバッファ選択回路16の動作を示すフローチャ
ート図である。S11において、伝えられたスコアボー
ドの内容を参照し、スコアボードの未配置欄を検出す
る。S12において、検出した未配置欄に対して、到着
したセルの書き込みを行うバッファメモリを決定する。
S13において、決定したバッファメモリをスケジュー
ル制御部に伝える。S13の動作が終わるとスケジュー
ル制御部は、図11に示すS4およびS5の処理を実行
する。図11のS4において、スコアボードの未配置欄
に入線からのセルの書き込みを割り当てる作業はすでに
書き込みバッファ選択回路16において、未配置欄に対
応するように、バッファメモリが選択されているため、
S3において配置したR1 〜Rm までの読み出し動作と
ぶつかり合うことがない。従って結果として、S4にお
いては、単に書き込みバッファ選択回路から伝えられた
セルを書き込むためのバッファメモリへの書き込み動作
を単に未配置欄に配置していくという単純な作業を行う
のみでよい。
書き込みバッファ選択回路16の動作を示すフローチャ
ート図である。S11において、伝えられたスコアボー
ドの内容を参照し、スコアボードの未配置欄を検出す
る。S12において、検出した未配置欄に対して、到着
したセルの書き込みを行うバッファメモリを決定する。
S13において、決定したバッファメモリをスケジュー
ル制御部に伝える。S13の動作が終わるとスケジュー
ル制御部は、図11に示すS4およびS5の処理を実行
する。図11のS4において、スコアボードの未配置欄
に入線からのセルの書き込みを割り当てる作業はすでに
書き込みバッファ選択回路16において、未配置欄に対
応するように、バッファメモリが選択されているため、
S3において配置したR1 〜Rm までの読み出し動作と
ぶつかり合うことがない。従って結果として、S4にお
いては、単に書き込みバッファ選択回路から伝えられた
セルを書き込むためのバッファメモリへの書き込み動作
を単に未配置欄に配置していくという単純な作業を行う
のみでよい。
【0101】このように書き込みバッファ選択回路がス
コアボードの空いている欄をみながら、到着するセルの
書き込みバッファメモリを決定していくことにより、ス
コアボードに全く無駄がなく、読み出しと書き込みの動
作を埋め込むことが出来る。
コアボードの空いている欄をみながら、到着するセルの
書き込みバッファメモリを決定していくことにより、ス
コアボードに全く無駄がなく、読み出しと書き込みの動
作を埋め込むことが出来る。
【0102】実施例2. 図13はこの発明にかかるセル交換装置の他の実施例を
示す概念図である。図13においては、図1に示したバ
ッファメモリと入線空間スイッチと出線空間スイッチの
みを示している。その他の部分については図1と同様で
あるため、図13には図示していない。図13におい
て、図1と異なる点は、バッファメモリが複数のポート
を有している点である。特に図13においては、バッフ
ァメモリがライトポートとリードポートをそれぞれ有し
ている。図1に示したバッファメモリは書き込みを行っ
ている場合には読み出しができず、読み出しを行ってい
る時には書き込みが出来ないというシングルポートのメ
モリの場合を示している。従って、スケジューラ102
は、スコアボード103を用いて一つのバッファメモリ
に対して、読み出しと書き込みが重ならないように排他
的な制御を行っていた。しかし図13に示すようにバッ
ファメモリが二つのポートを有している時には、バッフ
ァメモリに対して読み出しと書き込みが同時に行える。
示す概念図である。図13においては、図1に示したバ
ッファメモリと入線空間スイッチと出線空間スイッチの
みを示している。その他の部分については図1と同様で
あるため、図13には図示していない。図13におい
て、図1と異なる点は、バッファメモリが複数のポート
を有している点である。特に図13においては、バッフ
ァメモリがライトポートとリードポートをそれぞれ有し
ている。図1に示したバッファメモリは書き込みを行っ
ている場合には読み出しができず、読み出しを行ってい
る時には書き込みが出来ないというシングルポートのメ
モリの場合を示している。従って、スケジューラ102
は、スコアボード103を用いて一つのバッファメモリ
に対して、読み出しと書き込みが重ならないように排他
的な制御を行っていた。しかし図13に示すようにバッ
ファメモリが二つのポートを有している時には、バッフ
ァメモリに対して読み出しと書き込みが同時に行える。
【0103】図14は図13に示したバッファメモリを
用いた場合のスコアボードの一例を示す図である。13
aはリード用スコアボードであり、13bはライト用ス
コアボードである。リード用スコアボードにはバッファ
メモリからセルを読み出すための情報R1 〜Rm が各列
に順番に配置される。R1 〜Rm が割り当てられた欄以
外は空欄のままとする。一方ライト用スコアボード13
bは書き込みバッファ選択回路16から入力した書き込
み情報をスケジュールするためのものである。ライト用
スコアボードは書き込み専用のためのものであるから、
前述した実施例1のようにR1 〜Rm が既に割当られて
いるということはない。従って、スケジューラ102は
ライト用スコアボード13bに対して任意の位置にセル
の書き込み情報を割り当てることができる。その最大数
はp×m個である。図13に示すライトポートは図14
に示すライト用スコアボードのスケジュールに従って到
着したセルをバッファメモリに書き込む。一方リードポ
ートは、図14に示すリード用スコアボード13aのス
ケジュールに従ってセルの読み出しを行う。その際に同
一アクセス区間において、同一のバッファメモリに対し
て読み出しと書き込みが行う場合が存在しても、ライト
ポートとリードポートはそれぞれ独立に動作出来るため
並行してアクセスを行うことができる。なお、ライトポ
ートからの書き込みとリードポートからの読み出しがバ
ッファメモリの同一アドレスになることはない。なぜな
らば、読み出しはすでにセルが記録された何れかのアド
レスから行われるものであるのに対し、書き込みはセル
がまだ書き込まれていないアドレスに対する書き込みで
あるからである。これらのアドレスの管理は記憶制御回
路121 〜12p およびバッファ制御回路15により行
われている。
用いた場合のスコアボードの一例を示す図である。13
aはリード用スコアボードであり、13bはライト用ス
コアボードである。リード用スコアボードにはバッファ
メモリからセルを読み出すための情報R1 〜Rm が各列
に順番に配置される。R1 〜Rm が割り当てられた欄以
外は空欄のままとする。一方ライト用スコアボード13
bは書き込みバッファ選択回路16から入力した書き込
み情報をスケジュールするためのものである。ライト用
スコアボードは書き込み専用のためのものであるから、
前述した実施例1のようにR1 〜Rm が既に割当られて
いるということはない。従って、スケジューラ102は
ライト用スコアボード13bに対して任意の位置にセル
の書き込み情報を割り当てることができる。その最大数
はp×m個である。図13に示すライトポートは図14
に示すライト用スコアボードのスケジュールに従って到
着したセルをバッファメモリに書き込む。一方リードポ
ートは、図14に示すリード用スコアボード13aのス
ケジュールに従ってセルの読み出しを行う。その際に同
一アクセス区間において、同一のバッファメモリに対し
て読み出しと書き込みが行う場合が存在しても、ライト
ポートとリードポートはそれぞれ独立に動作出来るため
並行してアクセスを行うことができる。なお、ライトポ
ートからの書き込みとリードポートからの読み出しがバ
ッファメモリの同一アドレスになることはない。なぜな
らば、読み出しはすでにセルが記録された何れかのアド
レスから行われるものであるのに対し、書き込みはセル
がまだ書き込まれていないアドレスに対する書き込みで
あるからである。これらのアドレスの管理は記憶制御回
路121 〜12p およびバッファ制御回路15により行
われている。
【0104】図15はこの実施例におけるバッファメモ
リが複数のポートを有する場合の他の例を示す図であ
る。バッファメモリ11aはライトポートとリード/ラ
イトポートを有している。従ってバッファメモリ11a
に対しては、ライトポートとリード/ライトポートの両
方を用いて同時に二つのセルの書き込みを行うことがで
きる。一方バッファメモリ11bはリード/ライトポー
トとリードポートを有している。従ってリード/ライト
ポートとリードポートを用いてバッファメモリ11bか
ら二つのセルを同時に読み出すことが可能である。ま
た、バッファメモリ11cは二つのリード/ライトポー
トを有している。従って、バッファメモリ11cに対し
ては、二つのセルの同時書き込みあるいは二つのセルの
同時読み出しが可能である。このようにバッファメモリ
に対して複数の入出力ポートを設けることにより、バッ
ファメモリのアクセス速度を増加させることなく、複数
のセルの読み書きを可能とする。
リが複数のポートを有する場合の他の例を示す図であ
る。バッファメモリ11aはライトポートとリード/ラ
イトポートを有している。従ってバッファメモリ11a
に対しては、ライトポートとリード/ライトポートの両
方を用いて同時に二つのセルの書き込みを行うことがで
きる。一方バッファメモリ11bはリード/ライトポー
トとリードポートを有している。従ってリード/ライト
ポートとリードポートを用いてバッファメモリ11bか
ら二つのセルを同時に読み出すことが可能である。ま
た、バッファメモリ11cは二つのリード/ライトポー
トを有している。従って、バッファメモリ11cに対し
ては、二つのセルの同時書き込みあるいは二つのセルの
同時読み出しが可能である。このようにバッファメモリ
に対して複数の入出力ポートを設けることにより、バッ
ファメモリのアクセス速度を増加させることなく、複数
のセルの読み書きを可能とする。
【0105】図15に示すようなバッファメモリ11a
を用いる場合には、図16(a)に示すようなスコアボ
ードを用いればよい。すなわち、バッファメモリ11a
用のスコアボードとして実施例1に示したようなリード
/ライト用スコアボードと図12(b)に示したような
ライト用スコアボードを用いる。このリード/ライト用
スコアボードはリード/ライトポートに対応し、ライト
用スコアボードはライトポートに対応している。同様に
図16(b)に示すように、バッファメモリ11b用に
対しては、リード/ライト用スコアボードとリード用ス
コアボードを用いる。リード/ライト用スコアボードは
バッファメモリ11bのリード/ライトポートに対応
し、リード用スコアボードはリードポートに対応してい
る。さらに、図16(c)に示すようにバッファメモリ
11cに対しては、それぞれのリード/ライトポートに
対して、リード/ライト用スコアボードを用意する。
を用いる場合には、図16(a)に示すようなスコアボ
ードを用いればよい。すなわち、バッファメモリ11a
用のスコアボードとして実施例1に示したようなリード
/ライト用スコアボードと図12(b)に示したような
ライト用スコアボードを用いる。このリード/ライト用
スコアボードはリード/ライトポートに対応し、ライト
用スコアボードはライトポートに対応している。同様に
図16(b)に示すように、バッファメモリ11b用に
対しては、リード/ライト用スコアボードとリード用ス
コアボードを用いる。リード/ライト用スコアボードは
バッファメモリ11bのリード/ライトポートに対応
し、リード用スコアボードはリードポートに対応してい
る。さらに、図16(c)に示すようにバッファメモリ
11cに対しては、それぞれのリード/ライトポートに
対して、リード/ライト用スコアボードを用意する。
【0106】なお図13に示す例においては、バッファ
メモリをデュアルポートメモリで構成する場合について
説明したが、3ポートあるいは4ポートで構成されるよ
うな場合であってもかまわない。3ポートあるいは4ポ
ートで構成される場合には、それぞれのポートに対応し
て図16に示すように、3個あるいは4個のスコアボー
ドを設けることにより、スケジューラ102がメモリへ
のアクセスをスケジュールすることが可能になる。
メモリをデュアルポートメモリで構成する場合について
説明したが、3ポートあるいは4ポートで構成されるよ
うな場合であってもかまわない。3ポートあるいは4ポ
ートで構成される場合には、それぞれのポートに対応し
て図16に示すように、3個あるいは4個のスコアボー
ドを設けることにより、スケジューラ102がメモリへ
のアクセスをスケジュールすることが可能になる。
【0107】実施例3. 図17は入線空間スイッチ13(及び出線空間スイッチ
14)の構成例を示す図である。図17はバスにより構
成されている場合を示している。バス構成をとることに
より、入線空間スイッチ(及び出線空間スイッチ)が簡
単な構成で実現可能となる。図17(a)は集中型のバ
ス構成の場合を示し、図17(b)は分散型のバス構成
の場合を示している。
14)の構成例を示す図である。図17はバスにより構
成されている場合を示している。バス構成をとることに
より、入線空間スイッチ(及び出線空間スイッチ)が簡
単な構成で実現可能となる。図17(a)は集中型のバ
ス構成の場合を示し、図17(b)は分散型のバス構成
の場合を示している。
【0108】実施例4. 図18は更に入線空間スイッチ13(及び出線空間スイ
ッチ14)の他の例を示す図である。図18において
は、クロスポイントスイッチを用いる例を示している。
クロスポイントスイッチを用いることにより、入線間で
違ったタイミングでセルを独立にバッファメモリに書き
込みことが可能になる。
ッチ14)の他の例を示す図である。図18において
は、クロスポイントスイッチを用いる例を示している。
クロスポイントスイッチを用いることにより、入線間で
違ったタイミングでセルを独立にバッファメモリに書き
込みことが可能になる。
【0109】実施例5. 図19は入線空間スイッチの他の例を示す図である。図
19においては、バンヤンスイッチを用いた例を示して
いる。このバンヤンスイッチを用いることにより高速動
作が可能となる。また、バンヤンスイッチの前段にバッ
チャ網のようなソート網を付加してもよい。
19においては、バンヤンスイッチを用いた例を示して
いる。このバンヤンスイッチを用いることにより高速動
作が可能となる。また、バンヤンスイッチの前段にバッ
チャ網のようなソート網を付加してもよい。
【0110】実施例6. 図20は前述したようなセル交換装置を用いて大規模な
セル交換システムを構成する場合の概念図である。図に
おいて、200は前述したようなセル交換装置である。
この例においては、セル交換装置200を4台並列配置
している。図21は出線数とバッファメモリ数によって
算出される最大入線数の関係を示した図である。今、出
線数mを8に固定した場合、バッファメモリ数pを変化
させると図21のように最大入線数nが変化する。図2
0に示す例は図21に示す第1行目にあるセル交換装置
を4台並べた場合を示している。図20は最大構成を示
す図である。それに対し図22(a)および図22
(b)および図23は最小構成、第2の構成および第3
の構成を示している。図22(a),図22(b),図
23に示す場合は、セル交換装置を1台から3台までそ
れぞれ配置したものである。これらの構成で用いられて
いるセル交換装置200は全く同一のものであり、同一
のものを複数台配置していくことにより、8×8,16
×16,24×24,32×32という違った規模のセ
ル交換システムを実現することができる。
セル交換システムを構成する場合の概念図である。図に
おいて、200は前述したようなセル交換装置である。
この例においては、セル交換装置200を4台並列配置
している。図21は出線数とバッファメモリ数によって
算出される最大入線数の関係を示した図である。今、出
線数mを8に固定した場合、バッファメモリ数pを変化
させると図21のように最大入線数nが変化する。図2
0に示す例は図21に示す第1行目にあるセル交換装置
を4台並べた場合を示している。図20は最大構成を示
す図である。それに対し図22(a)および図22
(b)および図23は最小構成、第2の構成および第3
の構成を示している。図22(a),図22(b),図
23に示す場合は、セル交換装置を1台から3台までそ
れぞれ配置したものである。これらの構成で用いられて
いるセル交換装置200は全く同一のものであり、同一
のものを複数台配置していくことにより、8×8,16
×16,24×24,32×32という違った規模のセ
ル交換システムを実現することができる。
【0111】なお、前述した例においては、入線数と出
線数を等しくしたセル交換システムを示しているが、図
24に示すように入線数と出線数が異なるようなシステ
ムも同様にセル交換装置200を複数配列することによ
り、容易に構築することができる。なお、これらのシス
テムに用いられるセル交換装置が前述した実施例と異な
る点は、到着したセルが必ずしもそのセル交換装置にお
いて、出線に出力されるとは限らない点である。例えば
図20において、第1のセル交換装置200は32本の
入線から全てのセルを入力することになるが、第1から
第8の出線を宛先としたセルのセル交換しか行わない。
従って、到着したセルの中から第1から第8の出線に対
するセルのみを選択し、残りの第9から第32の出線に
対するセルを廃棄する。同様に第2のセル交換装置にお
いては、第9から第16の出線に対するセルのみを選択
的に交換し、第1から第8および第17から第32の出
線を宛先とするセルは廃棄する。このような廃棄処理は
ヘッダ処理回路あるいは書き込みバッファ選択回路にお
いて行われる。
線数を等しくしたセル交換システムを示しているが、図
24に示すように入線数と出線数が異なるようなシステ
ムも同様にセル交換装置200を複数配列することによ
り、容易に構築することができる。なお、これらのシス
テムに用いられるセル交換装置が前述した実施例と異な
る点は、到着したセルが必ずしもそのセル交換装置にお
いて、出線に出力されるとは限らない点である。例えば
図20において、第1のセル交換装置200は32本の
入線から全てのセルを入力することになるが、第1から
第8の出線を宛先としたセルのセル交換しか行わない。
従って、到着したセルの中から第1から第8の出線に対
するセルのみを選択し、残りの第9から第32の出線に
対するセルを廃棄する。同様に第2のセル交換装置にお
いては、第9から第16の出線に対するセルのみを選択
的に交換し、第1から第8および第17から第32の出
線を宛先とするセルは廃棄する。このような廃棄処理は
ヘッダ処理回路あるいは書き込みバッファ選択回路にお
いて行われる。
【0112】次に、図25〜図28を用いて、図20に
示したような、集線形シェアドマルチバッファATMス
イッチのバッファサイズ評価について説明する。ここで
は、32×32のATMスイッチをモデルとし、それを
32×mの単位スイッチをF個(ただし、F・m=3
2)用いて構成する場合のセル廃棄率特性を計算機シミ
ュレーションにより比較する。また特定のセル廃棄率を
達成するために必要なバッファサイズについて検討す
る。
示したような、集線形シェアドマルチバッファATMス
イッチのバッファサイズ評価について説明する。ここで
は、32×32のATMスイッチをモデルとし、それを
32×mの単位スイッチをF個(ただし、F・m=3
2)用いて構成する場合のセル廃棄率特性を計算機シミ
ュレーションにより比較する。また特定のセル廃棄率を
達成するために必要なバッファサイズについて検討す
る。
【0113】シミュレーションモデルは以下のとおりで
ある。全32入線へのトラヒックはランダム生起であ
り、負荷率ρ=0.95とした。またセルの宛先は全出
線に対して一様とした。32×32ATMスイッチの構
成は図25の通りである。F=1では全32出線に対し
てバッファが共有され、32×32のスイッチを構成し
ている。これは完全共有バッファ形である。F=2では
32×16のスイッチが2個有り、16出線ごとにバッ
ファが共有される。F=32では各出線ごとにバッファ
が分割される。これは出力バッファ形に相当する。セル
廃棄率特性を図26に示す。図26はバッファ数とセル
廃棄率の関係である。Fが減少するにつれてバッファ共
有化効果によりセル廃棄率が向上することがわかる。
ある。全32入線へのトラヒックはランダム生起であ
り、負荷率ρ=0.95とした。またセルの宛先は全出
線に対して一様とした。32×32ATMスイッチの構
成は図25の通りである。F=1では全32出線に対し
てバッファが共有され、32×32のスイッチを構成し
ている。これは完全共有バッファ形である。F=2では
32×16のスイッチが2個有り、16出線ごとにバッ
ファが共有される。F=32では各出線ごとにバッファ
が分割される。これは出力バッファ形に相当する。セル
廃棄率特性を図26に示す。図26はバッファ数とセル
廃棄率の関係である。Fが減少するにつれてバッファ共
有化効果によりセル廃棄率が向上することがわかる。
【0114】バッファサイズに関する検討は以下のとお
りである。図27は一例としてセル廃棄率10-5を達成
するために必要な総バッファサイズを示している。F=
1の場合、最少バッファ数で達成できる。F≦4では必
要バッファ数は緩やかに増加するが、一方F=16,3
2では急激に増加する。図28は、図27の総バッファ
サイズを単位スイッチあたりに書き換えたものである。
Fの値が1に近付くに従い、単位スイッチに搭載すべき
バッファ量が急激に増加している。従って、1つの単位
スイッチで共通バッファ形を構成することがバッファ量
の面で困難であれば、32×16あるいは32×8の小
さな単位スイッチを複数個並べることにより、バッファ
共有化効果を保ちつつ拡張性にも優れたATMスイッチ
の構成が可能になる。
りである。図27は一例としてセル廃棄率10-5を達成
するために必要な総バッファサイズを示している。F=
1の場合、最少バッファ数で達成できる。F≦4では必
要バッファ数は緩やかに増加するが、一方F=16,3
2では急激に増加する。図28は、図27の総バッファ
サイズを単位スイッチあたりに書き換えたものである。
Fの値が1に近付くに従い、単位スイッチに搭載すべき
バッファ量が急激に増加している。従って、1つの単位
スイッチで共通バッファ形を構成することがバッファ量
の面で困難であれば、32×16あるいは32×8の小
さな単位スイッチを複数個並べることにより、バッファ
共有化効果を保ちつつ拡張性にも優れたATMスイッチ
の構成が可能になる。
【0115】
【発明の効果】以上のようにこの発明によれば、バッフ
ァメモリのアクセス速度をあげることなく、入線数が増
えたセル交換装置を提供することが出来る。
ァメモリのアクセス速度をあげることなく、入線数が増
えたセル交換装置を提供することが出来る。
【0116】また、1セル時間を複数のアクセス区間に
分割し、一つのアクセス区間に複数のバッファメモリを
アクセスするので、バッファメモリへのアクセス効率が
向上する。
分割し、一つのアクセス区間に複数のバッファメモリを
アクセスするので、バッファメモリへのアクセス効率が
向上する。
【0117】また、同一のバッファメモリに対してセル
の読み出しとセルの書き込みが重ならないようにしたの
で、セル交換の遅延が極力おさえられる。
の読み出しとセルの書き込みが重ならないようにしたの
で、セル交換の遅延が極力おさえられる。
【0118】また、セルの読み出しとセルの書き込みが
重なる場合に、セルの書き込みを優先させているので、
到着したセルをバッファメモリに必ず書き込むことが出
来る。
重なる場合に、セルの書き込みを優先させているので、
到着したセルをバッファメモリに必ず書き込むことが出
来る。
【0119】また、1セル時間を出線数以上に分割した
ので、1セル時間に必ずセルを各出線に読み出すことが
できる。
ので、1セル時間に必ずセルを各出線に読み出すことが
できる。
【0120】また、各アクセス区間において、一つのセ
ルの読み出しを行うとともに、セルを読み出すバッファ
メモリ以外のバッファメモリに対して、セルを書き込む
ようにしたので、バッファメモリに対する効率のよいア
クセスが行える。
ルの読み出しを行うとともに、セルを読み出すバッファ
メモリ以外のバッファメモリに対して、セルを書き込む
ようにしたので、バッファメモリに対する効率のよいア
クセスが行える。
【0121】また、1セル時間を書き込み専用区間と読
み出し専用区間に分けて用いるので、書き込みと読み出
しがそれぞれ確実に行える。
み出し専用区間に分けて用いるので、書き込みと読み出
しがそれぞれ確実に行える。
【0122】また、バッファメモリに複数ポートメモリ
を備えることにより、バッファメモリのアクセス速度を
向上させることなく、セルの交換速度を向上させること
が出来る。
を備えることにより、バッファメモリのアクセス速度を
向上させることなく、セルの交換速度を向上させること
が出来る。
【0123】また、この発明におけるセル交換システム
によれば複数個のセル交換装置を配列するという単純な
構成により、大規模なセル交換システムを構築すること
が出来る。
によれば複数個のセル交換装置を配列するという単純な
構成により、大規模なセル交換システムを構築すること
が出来る。
【0124】また、全ての入線を複数のセル交換装置に
接続することにより、大規模で高機能なスイッチを可能
とする集線型のシェアードマルチバッファATMスイッ
チを実現することが出来る。特に、バッファメモリのア
クセス速度を上昇させることなく、入線数を増やすこと
が出来る。
接続することにより、大規模で高機能なスイッチを可能
とする集線型のシェアードマルチバッファATMスイッ
チを実現することが出来る。特に、バッファメモリのア
クセス速度を上昇させることなく、入線数を増やすこと
が出来る。
【図1】 この発明のセル交換装置のブロック図であ
る。
る。
【図2】 この発明のスケジュール制御部のブロック図
である。
である。
【図3】 この発明のスコアボードの一例を示す図であ
る。
る。
【図4】 この発明の動作を示すアドレス待ち行列の一
例を示す図である。
例を示す図である。
【図5】 この発明のスケジュール制御部に入出力され
る信号のタイミングチャート図である。
る信号のタイミングチャート図である。
【図6】 この発明のスケジューラの動作を示すフロー
チャート図である。
チャート図である。
【図7】 この発明の読み書き混在型制御を行うための
スコアボードの一例を示す図である。
スコアボードの一例を示す図である。
【図8】 この発明の読み書き混在型制御を行うための
スコアボードの他の例を示す図である。
スコアボードの他の例を示す図である。
【図9】 この発明の読み書き分離型制御を行うための
スコアボードの一例を示す図である。
スコアボードの一例を示す図である。
【図10】 この発明のスコアボードの他の例を示す図
である。
である。
【図11】 この発明のスケジューラの動作を示すフロ
ーチャート図である。
ーチャート図である。
【図12】 この発明の書き込みバッファ選択回路の動
作を示す図である。
作を示す図である。
【図13】 この発明のデュアルポートバッファメモリ
を示す図である。
を示す図である。
【図14】 この発明のデュアルポートバッファメモリ
を用いる場合のスコアボードを示す図である。
を用いる場合のスコアボードを示す図である。
【図15】 この発明のデュアルポートバッファメモリ
の他の例を示す図である。
の他の例を示す図である。
【図16】 この発明のデュアルポートバッファメモリ
を用いる場合のスコアボードの他の例を示す図である。
を用いる場合のスコアボードの他の例を示す図である。
【図17】 この発明の入線空間スイッチの構成を示す
図である。
図である。
【図18】 この発明の入線空間スイッチの他の例を示
す図である。
す図である。
【図19】 この発明の入線空間スイッチの他の例を示
す図である。
す図である。
【図20】 この発明の集線型シェアードマルチバッフ
ァATMスイッチのブロック図である。
ァATMスイッチのブロック図である。
【図21】 この発明のセル交換装置の出線数と入線数
の関係を示す図である。
の関係を示す図である。
【図22】 この発明の8×8スイッチ、および16×
16スイッチを示す図である。
16スイッチを示す図である。
【図23】 この発明の24×24スイッチを示す図で
ある。
ある。
【図24】 この発明の32×16スイッチを示す図で
ある。
ある。
【図25】 この発明のセル交換システムの評価の一例
を示す図である。
を示す図である。
【図26】 この発明のセル交換システムの評価の一例
を示す図である。
を示す図である。
【図27】 この発明のセル交換システムの評価の一例
を示す図である。
を示す図である。
【図28】 この発明のセル交換システムの評価の一例
を示す図である。
を示す図である。
【図29】 従来の共通バッファメモリ型のセル交換装
置を示す図である。
置を示す図である。
【図30】 従来のセル交換装置を示すブロック図であ
る。
る。
【図31】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。
タイミングを示すタイムチャート図である。
【図32】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。
タイミングを示すタイムチャート図である。
【図33】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。
タイミングを示すタイムチャート図である。
【図34】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。
タイミングを示すタイムチャート図である。
【図35】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。
タイミングを示すタイムチャート図である。
【図36】 従来のセル交換装置を示すブロック図であ
る。
る。
【図37】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。
タイミングを示すタイムチャート図である。
【図38】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。
タイミングを示すタイムチャート図である。
【図39】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。
タイミングを示すタイムチャート図である。
【符号の説明】 11 〜1n 入線、21 〜2m 出線、10a1 〜10
an ヘッダ処理回路、10b1 〜10bn ヘッダ処
理回路、111 〜11p バッファメモリ、13 入線
空間スイッチ、14 出線空間スイッチ、15 バッフ
ァ制御回路、231 〜23m 出線速度調整バッファ、
241 〜24n 入線速度調整バッファ、100 アク
セス制御部、101 スケジュール制御部、102 ス
ケジューラ、103 スコアボード
an ヘッダ処理回路、10b1 〜10bn ヘッダ処
理回路、111 〜11p バッファメモリ、13 入線
空間スイッチ、14 出線空間スイッチ、15 バッフ
ァ制御回路、231 〜23m 出線速度調整バッファ、
241 〜24n 入線速度調整バッファ、100 アク
セス制御部、101 スケジュール制御部、102 ス
ケジューラ、103 スコアボード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 康仁 鎌倉市大船五丁目1番1号 三菱電機株 式会社 通信システム研究所内 (72)発明者 山田 浩利 鎌倉市大船五丁目1番1号 三菱電機株 式会社 通信システム研究所内 (72)発明者 大島 一能 鎌倉市大船五丁目1番1号 三菱電機株 式会社 通信システム研究所内 (56)参考文献 特開 平4−211548(JP,A) 特開 平5−143283(JP,A) 特開 昭60−211554(JP,A) 特開 平3−218525(JP,A) 特開 平5−257792(JP,A) 特開 平5−199574(JP,A) 山中 秀明、他,SSE90−95 分割 共通バッフア形ATMスイッチのLSI 構成法,電子情報通信学会技術研究報 告,1990年11月22日,Vol.90 N o.327(SSE90−82〜96),pp. 79−84
Claims (7)
- 【請求項1】 データ部とその宛先情報を含むヘッダ部
より成るセルが所定のセル時間毎に入力される複数の入
線と、 前記セルがそのヘッダ部にて指定された宛先に応じて上
記所定のセル時間毎に出力される複数の出線と、 前記入線の各々に対応して設けられ、前記入線より入力
された前記セルのヘッダ部より宛先の出線を検出するヘ
ッダ処理回路と、 アドレスを指定することによって前記セルが書き込ま
れ、また、アドレスを指定することによって、前記書き
込みの順序とは関係なく前記セルの読み出しが可能な複
数のバッファメモリと、 前記ヘッダ処理回路を所定の前記バッファメモリに選択
的に接続する入線空間スイッチと、 前記バッファメモリを所定の出線に選択的に接続する出
線空間スイッチと、1セル時間を出線数以上のアクセス区間に分割し、ひと
つのアクセス区間内において、所定の出線を宛先とする
読み出しセルをひとつのバッファメモリから読み出すと
ともに、前記入線より入力された書き込みセルを、前記
読み出しセルを読み出すバッファメモリ以外の複数の前
記バッファメモリに書き込むように、複数の前記バッフ
ァメモリへの前記セルの読み出し及び書き込みのスケジ
ュールをアクセス区間毎に作成し、このスケジュールに
基づいて前記バッファメモリと前記入線空間スイッチと
前記出線空間スイッチを制御し、 前記セルをそのヘッダ
部で指定される前記出線に出力させるバッファ制御回路
とを備えたセル交換装置。 - 【請求項2】 データ部とその宛先情報を含むヘッダ部
より成るセルが所定のセル時間毎に入力される複数の入
線と、 前記セルがそのヘッダ部にて指定された宛先に応じて上
記所定のセル時間毎に出力される複数の出線と、 前記入線の各々に対応して設けられ、前記入線より入力
された前記セルのヘッダ部より宛先の出線を検出するヘ
ッダ処理回路と、 アドレスを指定することによって前記セルが書き込ま
れ、また、アドレスを指定することによって、前記書き
込みの順序とは関係なく前記セルの読み出しが可能な複
数のバッファメモリと、 前記ヘッダ処理回路を所定の前記バッファメモリに選択
的に接続する入線空間スイッチと、 前記バッファメモリを所定の出線に選択的に接続する出
線空間スイッチと、1セル時間を出線数よりも大きい数のアクセス区間に分
割し、出線数と同じ数の読み出し専用アクセス区間のひ
とつのアクセス区間内において、所定の出線を宛先とす
る読み出しセルをひとつのバッファメモリから読み出す
とともに、その他の書き込み専用アクセス区間のひとつ
のアクセス区間内において、前記入線より入力された書
き込みセルを複数の前記バッファメモリに書き込むよう
に、複数の前記バッファメモリへの前記セルの読み出し
及び書き込みのスケジュールをアクセス区間毎に作成
し、このスケジュールに基づいて前記バッファメモリと
前記入線空間スイッチと前記出線空間スイッチとを制御
して、 前記セルをそのヘッダ部で指定される前記出線に
出力させるバッファ制御回路を備えたセル交換装置。 - 【請求項3】 入線は、(バッファメモリの数−1)×
出線数以下の本数設けられていることを特徴とする請求
項1に記載のセル交換装置。 - 【請求項4】 書き込み専用アクセス区間は、(入線数
÷バッファメモリの数)+1設けられたことを特徴とす
る請求項2に記載のセル交換装置。 - 【請求項5】 バッファメモリは、複数ポートからアク
セス可能な記憶デバイスを備えていることを特徴とする
請求項1または請求項2に記載のセル交換装置。 - 【請求項6】 データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、 前記セルがヘッダ部にて指定された宛先に応じて出力さ
れる複数の出線と、 前記入線の各々に対応して設けられ、前記入線より入力
された前記セルのヘッダ部より宛先の出線を検出するヘ
ッダ処理回路と、 アドレスを指定することによって前記セルが書き込ま
れ、また、アドレスを指定することによって、前記書き
込みの順序とは関係なく前記セルの読み出しが可能な複
数のバッファメモリと、 前記ヘッダ処理回路を所定の前記バッファメモリに選択
的に接続する入線空間スイッチと、 前記バッファメモリを所定の出線に選択的に接続する出
線空間スイッチと、1セル時間を出線数以上のアクセス区間に分割し、ひと
つのアクセス区間内において、所定の出線を宛先とする
読み出しセルをひとつのバッファメモリから読み出すと
ともに、前記入線より入力された書き込みセルを、前記
読み出しセルを読み出すバッファメモリ以外の複数の前
記バッファメモリに書き込むように、複数の前記バッフ
ァメモリへの前記セルの読み出し及び書き込みのスケジ
ュールをアクセス区間毎に作成し、このスケジュールに
基づいて前記バッファメモリと前記入線空間スイッチと
前記出線空間スイッチを制御して、 前記セルをそのヘッ
ダ部で指定される前記出線に出力させるバッファ制御回
路とを備えたセル交換装置を複数個並列に配置し、 全入線数≦(各セル交換装置のバッファメモリの数−
1)×各セル交換装置の出線数という関係で規定された
全入線を各セル交換装置に分割して各セル交換装置に分
岐接続したことを特徴とするセル交換システム。 - 【請求項7】 データ部とその宛先情報を含むヘッダ部
より成るセルが入力される複数の入線と、 前記セルがヘッダ部にて指定された宛先に応じて出力さ
れる複数の出線と、 前記入線の各々に対応して設けられ、前記入線より入力
された前記セルのヘッダ部より宛先の出線を検出するヘ
ッダ処理回路と、 アドレスを指定することによって前記セルが書き込ま
れ、また、アドレスを指定することによって、前記書き
込みの順序とは関係なく前記セルの読み出しが可能な複
数のバッファメモリと、 前記ヘッダ処理回路を所定の前記バッファメモリに選択
的に接続する入線空間スイッチと、 前記バッファメモリを所定の出線に選択的に接続する出
線空間スイッチと、1セル時間を出線数よりも大きい数のアクセス区間に分
割し、出線数と同じ数の読み出し専用アクセス区間のひ
とつのアクセス区間内において、所定の出線を 宛先とす
る読み出しセルをひとつのバッファメモリから読み出す
とともに、(入線数÷バッファメモリの数)+1だけ設
けられた書き込み専用アクセス区間のひとつのアクセス
区間内において、前記入線より入力された書き込みセル
を複数の前記バッファメモリに書き込むように、複数の
前記バッファメモリへの前記セルの読み出し及び書き込
みのスケジュールをアクセス区間毎に作成し、このスケ
ジュールに基づいて前記バッファメモリと前記入線空間
スイッチと前記出線空間スイッチとを制御して、 前記セ
ルをそのヘッダ部で指定される前記出線に出力させるバ
ッファ制御回路とを備えたセル交換装置を複数個並列に
配置して複数の前記入線を分岐接続したことを特徴とす
るセル交換システム。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21024094A JP3269273B2 (ja) | 1994-09-02 | 1994-09-02 | セル交換装置及びセル交換システム |
US08/517,169 US5619495A (en) | 1994-09-02 | 1995-08-21 | Cell switching apparatus and a cell switching system |
CA 2156642 CA2156642A1 (en) | 1994-09-02 | 1995-08-22 | Cell switching apparatus and a cell switching system |
DE1995634698 DE69534698T2 (de) | 1994-09-02 | 1995-08-25 | Verfahren und Vorrichtung zum Vermittlen von Zellen |
EP95113382A EP0700187B1 (en) | 1994-09-02 | 1995-08-25 | A cell switching apparatus and a cell switching system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21024094A JP3269273B2 (ja) | 1994-09-02 | 1994-09-02 | セル交換装置及びセル交換システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0879271A JPH0879271A (ja) | 1996-03-22 |
JP3269273B2 true JP3269273B2 (ja) | 2002-03-25 |
Family
ID=16586109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21024094A Expired - Fee Related JP3269273B2 (ja) | 1994-09-02 | 1994-09-02 | セル交換装置及びセル交換システム |
Country Status (5)
Country | Link |
---|---|
US (1) | US5619495A (ja) |
EP (1) | EP0700187B1 (ja) |
JP (1) | JP3269273B2 (ja) |
CA (1) | CA2156642A1 (ja) |
DE (1) | DE69534698T2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2736737B1 (fr) * | 1995-07-12 | 1997-08-14 | Alcatel Nv | Dispositif de gestion de relations entre des objets |
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