JP3269273B2 - セル交換装置及びセル交換システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、音声、データ、画像
等のマルチメディアの種々の情報をブロック化したセル
と、高速で交換するセル交換装置及びセル交換システム
に関するものである。

【０００２】

【従来の技術】従来例１． ＡＴＭ通信方式では、例えば回線信号や音声のような連
続的な信号、およびデータや動画像のようなバースト的
な信号をすべて固定の長さに分割して、それに宛先情報
等を示したヘッダを付加してパケットをつくり、同一形
式のパケットで情報を転送する。端末と伝送路とはフレ
ーム等の同期が不要となり、また、端末と伝送路との速
度とは独立でよいため、いかなる端末に対しても対応す
ることができる。しかし、高速パケットスイッチには、
ランダムにパケットが到着するため、ある瞬間には、一
つの宛先に、多数のパケットが殺到することがあり、情
報の欠落を防ぐために、パケットの待ち合わせをする必
要が生じる。

【０００３】この問題に対し、例えば、文献Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏ
ｍｍｕｎｉｃａｔｉｏｎｓ，１９８７，セッション２
２、論文番号２、Ｊｅａｎ−Ｐｉｅｒｒｅ Ｃｏｕｄｒ
ｅｕｓｅ，Ｍｉｃｈｅｌ Ｓｅｒｖｅｌ，“ＰＲＥＬＵ
ＤＥ：Ａｎ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｉｍｅ−Ｄ
ｉｖｉｓｉｏｎ Ｓｗｉｔｃｈｅｄ Ｎｅｔｗｏｒ
ｋ，”のＦｉｇ．５及びＦｉｇ．６にはｎ×ｍの共通バ
ッファ形高速パケットスイッチが提案されている。この
文献は、回線交換データやパケット交換データを効率よ
く多重および伝送する非同期転送モード（ＡＴＭ）通信
方式における高速パケットスイッチに係るものであり、
従来のデータ待ち行列装置はその制御回路１６に見るこ
とができる。図２９にその一例のブロック図を示す。１
₁ 〜１_n はデータが入力されるｎ（ｎ≧２）本の入線で
あり、ここに到着するパケットは固定長である。２₁ 〜
２_m はパケットが出力されるｍ（ｍ≧２）本の出線であ
る。１３０は入力したパケットを多重するパケット多重
回路である。１４０は指定したアドレスにデータを書き
込むことが可能で、かつアドレスを指定することで、書
き込み順とは無関係にデータを読み出すことのできる共
通バッファメモリである。１５０は読み出しパケットを
分離するパケット分離回路である。１６０はパケットの
交換を制御する制御回路である。

【０００４】一般に、メモリはゲートより動作速度が低
いが、この例だと、スイッチ規模が大きくなったり、収
容回線速度が大きくなったりすると、メモリが、より速
く動作する必要が出てくる。

【０００５】従来例２． 図３０は例えば特開平４−２１１５４８号公報に示され
た従来のセル交換装置を示すブロック図である。

【０００６】図において、１₁ 〜１_n は宛先情報として
の出線番号を含むヘッダ部とデータ部より成るセルが入
力されるｎ（ｎ≧２）本の入線、２₁ 〜２_m は前記セル
がそのヘッダ部にて指定された宛先に応じて出力される
ｍ（ｍ≧２）本の出線である。

【０００７】１０ａ₁ 〜１０ａ_n は前記入線１₁ 〜１_n
の各々に対応して設けられ、入線１₁ 〜１_n より入力さ
れるセルのヘッダ部より宛先の出線２₁ 〜２_m を検出す
るヘッダ処理回路である。

【０００８】また、１１₁ 〜１１_p は指定されたアドレ
スに前記セルを蓄積し、アドレスを指定することによっ
て書き込みの際の順序とは無関係に、蓄積されたセルを
読み出すことができるｐ（ｐ≧ｎ）個のバッファメモリ
で、１つのバッファメモリ１１₁ 〜１１_p に複数のセル
を蓄積できる。

【０００９】１２₁ 〜１２_p はこのバッファメモリ１１
₁ 〜１１_P の各々に対応して設けられ、例えばＦＩＦＯ
タイプのメモリを用いて空きアドレスの管理を行い、対
応付けられたバッファメモリ１１₁ 〜１１_P にリードア
ドレスおよびライトアドレスを与える記憶制御回路であ
る。

【００１０】１３は前記ヘッダ処理回路１０ａ₁ 〜１０
ａ_n を所定のバッファメモリ１１₁〜１１_p に選択的に
接続する入線空間スイッチであり、１４はバッファメモ
リ１１₁ 〜１１_p を所定の出線２₁ 〜２_m に選択的に接
続する出線空間スイッチである。

【００１１】２３₁ 〜２３_m は各出線２₁ 〜２_m に対応
して設けられ、出線空間スイッチ１４によって所定のバ
ッファメモリ１１₁ 〜１１_p に接続されて、当該バッフ
ァメモリ１１₁ 〜１１_p より出線速度のｒ倍（２≦ｒ＜
出線数）の速度で読み出されるセルを蓄積し、前記出線
速度に合わせて対応付けられた出線２₁ 〜２_m に出力す
る出線速度調整バッファである。

【００１２】また、１５は書き込みバッファ選択回路１
６、アドレス交換回路１７、アドレス待ち行列１８₁ 〜
１８_m 、および読み出しバッファ選択回路１９を備え、
入線空間スイッチ１３のスイッチングを制御して、セル
が書き込まれるバッファ１１₁ 〜１１_p を選択するとと
もに、書き込まれたセルのバッファメモリ１１₁ 〜１１
_p 上のアドレスを前記セルの宛先別に管理し、それに基
づいてセルをバッファメモリ１１₁ 〜１１_p より所定の
順番で、出線速度のｒ倍（２≦ｒ＜出線数）の速度で読
み出させ、当該セルがそのヘッダ部で指定される出線２
₁ 〜２_m に出力されるように出線空間スイッチ１４を制
御して、対応する出線速度調整バッファ２３₁ 〜２３_m
に書き込み、それを出線速度に合わせて読み出して、対
応する出線２₁ 〜２_m に出力させるバッファ制御回路で
ある。

【００１３】また、前記バッファ制御回路１５内におい
て、１６は入線１₁ 〜１_n にセルが到着すると、その入
線１₁ 〜１_n に対応付けられたヘッダ処理回路１０ａ₁
〜１０ａ_n によって検出された当該セルの出線番号をう
け、そのセルを蓄積するバッファメモリ１１₁ 〜１１_p
を選択してそれを当該するヘッダ処理回路１０ａ₁ 〜１
０ａ_n に接続するため、前記入線空間スイッチ１３のス
イッチングを制御する書き込みバッファ選択回路であ
る。

【００１４】１７はこのバッファ選択回路１６の検出し
た出線番号を参照して到着したセルを宛先の出線２₁ 〜
２_m 別に分け、当該セルが書き込まれたバッファメモリ
１１₁ 〜１１_p 上のライトアドレスを、そのバッファメ
モリ１１₁ 〜１１_p に対応する記憶制御回路１２₁ 〜１
２_p より得て、それを後述するアドレス待ち行列に書き
込むアドレス交換回路である。

【００１５】１８₁ 〜１８_m はそのアドレス待ち行列で
あり、ＦＩＦＯタイプのメモリによって構成されて、前
記出線２₁ 〜２_m の各々に対応して設けている。このア
ドレス待ち行列１８₁ 〜１８_m には、それが対応付けら
れた出線２₁ 〜２_m 毎に、当該出線２₁ 〜２_m を宛先と
するセルが蓄積されたバッファメモリ１１₁ 〜１１_p上
のライトアドレスが、到着した順番に前記アドレス交換
回路１７によって書き込まれる。

【００１６】１９はこのアドレス待ち行列１８₁ 〜１８
_m を参照してバッファメモリ１１₁〜１１_p から読み出
すセルを決定し、そのアドレス待ち行列１８₁ 〜１８_m
から読み出したアドレスをリードアドレスとして、該当
するバッファメモリ１１₁ 〜１１_p に対応付けられた記
憶制御回路１２₁ 〜１２_p へ送るとともに、出線空間ス
イッチ１４のスイッチングを制御して、前記バッファメ
モリ１１₁ 〜１１_p を該当する出線２₁ 〜２_m に接続す
る読み出しバッファ選択回路である。

【００１７】次に動作について説明する。ここで、図３
１〜図３３はその各部の信号のタイミングを示すタイム
チャートで、入線１₁ 〜１_n の本数ｎおよび出線２₁ 〜
２_mの本数ｍがそれぞれ４本で、バッファメモリ１１₁
〜１１_p の個数ｐが１０個である場合の制御の流れを示
している。

【００１８】また、ここで扱われるセルは固定長でラン
ダムに入力されるものであり、入線１₁ 〜１_n に入力さ
れる前にセル入力位相が調整されて、全線からのセル入
力は同一の位相で供給されるものとする。

【００１９】図において（イ）〜（ニ）は入線１₁ 〜１
₄ に入力されるセルの一例を、（ホ）〜（カ）はその場
合のバッファメモリ１１₁ 〜１１₁₀のセルの蓄積の一例
を、（ヨ）〜（ソ）は出線２₁ 〜２₄ から出力されるセ
ルの一例を示している。ここで、全ての回路は同期して
いて、１タイムスロットで１セルの入力および出力がで
きるものとする。

【００２０】入線１₁ 〜１₄ にセルが入力されると、各
入線１₁ 〜１₄ に対応して設けたヘッダ処理回路１０ａ
₁ 〜１０ａ₄ は、入力されたセルのヘッダ部より出線番
号を検出する。バッファ制御回路１５の書き込みバッフ
ァ選択回路１６は、このヘッダ処理回路１０ａ₁ 〜１０
ａ₄ を参照して、入線空間スイッチ１３に、セルの到着
した入線１₁ 〜１₄ とセルを記憶するため選択されたバ
ッファメモリ１１₁ 〜１１₁₀とを個々に接続するように
指示する。

【００２１】ここで、入線空間スイッチ１３の接続の仕
方は種々考えられるが、セルがバッファメモリ１１₁ 〜
１１₁₀に記憶され、後に読み出される時に同じバッファ
メモリ１１₁ 〜１１₁₀内に、読み出したいセルが２個以
上あることは望ましくないため、これを防ぐようにセル
を多数のバッファメモリ１１₁ 〜１１₁₀に分散させる方
法がよい。

【００２２】そのためには、バッファメモリ１１₁ 〜１
１₁₀は入線１₁ 〜１₄ と同じ数だけでは不十分で、上記
問題を解決するためには、なるべく多くのバッファメモ
リ１１₁ 〜１１₁₀がある方が制御が簡単になる。あるい
はそれとは別に、上記より簡単な制御例として、セル保
留残留が最も少ないバッファメモリ１１₁ 〜１１₁₀を選
んでセルを書き込む方法も考えられる。即ち、同時にｘ
個のセルが到着した時には、セル残量の最も少ないｘ個
のバッファメモリ１１₁ 〜１１₁₀を選択して、入線１₁
〜１₄ と選択されたバッファメモリ１１₁ 〜１１₁₀とを
空間的に接続する方法である。

【００２３】この例では、更に簡単な制御例としてバッ
ファメモリ１１₁ 〜１１₁₀を順に選び、到着したセルを
書き込んでいく方法を示している。すなわち、バッファ
メモリ１１₁ ，１１₂ ，１１₃ …１１₁₀の順に選ばれ、
到着したセルを書き込んでいくものである。

【００２４】タイムスロット１では、入線１₁ から信号
ｆの第１番目のＦ１セル（以下、信号ｆの１番目のセル
ということでセル呼称をＦ１セルという。他のセルにつ
ても同様。）、入線１₂ から信号ｇのＧ１セル、入線１
₄ より信号ｉのＩ１セルが入力される。それぞれのセル
のヘッダ部には、宛先の出線番号、すなわち、Ｆ１セル
には出線２₁ を指定するＯ₁ がセルＧ₁ には出線２₄ を
指定するＯ₄ が、Ｉ１セルには出線２₃ を指定するＯ₃
がそれぞれ記されている。

【００２５】タイムスロット２では、入線空間スイッチ
１３が、入線１₁ とバッファメモリ１１₁ 、入線１₂ と
バッファメモリ１１₂ 、入線１₄ とバッファメモリ１１
₃ をそれぞれ接続する。従って、これらのセルはタイム
ロット２において、バッファメモリ１１₁ 〜１１₃ の記
憶制御回路１２₁ 〜１２₃ によって指定されたアドレス
に蓄積される。

【００２６】この時、各記憶制御回路１２₁ 〜１２_P か
らは各バッファメモリ１１₁ 〜１１₃ のライトアドレス
がアドレス交換回路１７に送られる。このライトアドレ
スは各記憶制御回路１２₁ 〜１２₃ が空きアドレスとし
てそれぞれ管理しているアドレスの中から選ばれる。

【００２７】アドレス交換回路１７は書き込みバッファ
選択回路１６を参照しながら入力された各セルを宛先出
線別に分け、バッファメモリ１１₁ のライトアドレスを
アドレス待ち行列１８₁ に、バッファメモリ１１₂ のラ
インアドレスをアドレス待ち行列１８₄ に、バッファメ
モリ１１₃ のライトアドレスをアドレス待ち行列１８₃
の最後尾にそれぞれ書き込む。

【００２８】次に、タイムスロット３において、読み出
しバッファ選択回路１９はこれらアドレス待ち行列１８
₁ 〜１８₄ よりそこに格納されているアドレスを取出し
て、該当するバッファメモリ１１₁ 〜１１₃ に対応した
記憶制御回路１２₁ 〜１２₃へ送るとともに、出線空間
スイッチ１４にバッファメモリ１１₁ 〜１１₃ と出線２
₁ ，２₃ および２₄ とを個々に接続するように指示す
る。これによって、出線空間スイッチ１４はこのタイム
スロット３にてバッファメモリ１１₁ と出線２₁、バッ
ファメモリ１１₂ と出線２₄ 、バッファメモリ１１₃ と
出線２₃ をそれぞれ接続する。

【００２９】各記憶制御回路１２₁ 〜１２₃ は受け取っ
たアドレスを対応付けられたバッファメモリ１１₁ 〜１
１₃ にリードアドレスとして送り、以後、そのアドレス
を空きアドレスとして管理する。各バッファメモリ１１
₁ 〜１１₃ から読み出されたセルは、それぞれのヘッダ
部で指定された宛先の出線２₁ ，２₄ および２₃ に出力
される。

【００３０】上記の例では入力したセルの宛先出線がす
べて異なっていたが、タイムスロット２で入力したセル
は同一宛先出線のものが存在している。タイムスロット
２で入力したＦ２セル、Ｇ２セル、Ｈ１セルは、同様に
してバッファメモリ１１₄ ，１１₅ および１１₆ にそれ
ぞれ書き込まれるが、この三つのセルのヘッダ部には、
すべて同一の出線２₄ を指定するＯ₄ が記されている。

【００３１】ここで、図３１〜図３３の例では入線の若
番順の優先を付けてあり、セルの待ち合わせを行い、タ
イムスロット４，５，６でバッファメモリ１１₄ ，１１
₅ ，１１₆ の順にＦ２，Ｇ２，Ｈ１セルを読み出し、そ
れを出線２₄ に送出している。以下この手順でセルの交
換が実行される。

【００３２】タイムスロット８では、バッファメモリ１
１₃ 内にＩ２セルとＨ６セルとが記憶されている。ここ
で、これら両セルではそれぞれの宛先が、Ｉ２セルは出
線２₂ 、Ｈ６セルは出線２₃ と互いに異なってはいる
が、それらを出線２₁ 〜２₄ の出線速度と同一の速度で
読み出そうとしても、同一のバッファメモリ１１₃ に蓄
積されているために、同時に取出すことはできない。

【００３３】図３４〜図３５は図３１〜図３３のタイム
スロット６〜１３の部分を拡大して示すタイムチャート
である。図３４〜図３５ではバッファメモリ１１₁ 〜１
１₁₀の読み出しを出線２₁ 〜２₄ の出線速度の３倍の速
度で行う場合について示している。図中（ホ）〜（カ）
はバッファメモリ１１₁ 〜１１₁₀のセルの蓄積例を、
（ツ）〜（ラ）は出線速度調整バッファ２３₁ 〜２３₄
へのセルの書き込み状態を、（ヨ）〜（ソ）は出線２₁
〜２₄ から出力されるセルの一例をそれぞれ示してい
る。

【００３４】ここで、前記タイムスロット８でバッファ
メモリ１１₃ 内のＩ２セルとＨ６セルとは異なる宛先へ
向かうセルであり、バッファメモリ１１₃ より出線速度
の３倍の速度で読み出せば、両方のセルを該当する出線
２₂ と２₃ へ同時に出力することができる。即ち、バッ
ファメモリ１１₁ 〜１１₁₀から出線速度の３倍の速度で
読み出せば、同一のバッファメモリ１１₁ 〜１１₁₀内に
３個まで、同一タイムスロットで読み出したセルの重複
を許容できることになる。

【００３５】このようなことは、他のタイムスロット
９，１０，１５でも起こっているが、いずれも衝突によ
ってセルが待ち合わせを行うようなことはない。

【００３６】なお、バッファメモリ１１₁ 〜１１₁₀の読
み出し速度を出線速度の３倍とした場合について説明し
たが、一般には２以上、出線数未満のｒ倍としてよい。
また、各バッファメモリ１１₁ 〜１１₁₀としてデュアル
ポートメモリの使用を想定したが、倍速以上で動作可能
なシングルポートメモリでも実現可能である。

【００３７】さらに、１タイムスロットで同一のバッフ
ァメモリ１１₁ 〜１１_p から読み出そうとするセルの個
数が前記ｒを越えた場合、出線２₁ 〜２_m 対応に、固定
的あるいは乱数によって毎度変わるような優先順位を付
けてｒ個のセルのみを取り出し、他のセルを待ち合わせ
れば衝突をさけることができる。

【００３８】従来例３． 次に他の従来例を図について説明する。図３６は従来の
セル交換装置の構成を示すブロック図であり、前述した
従来例２によるセル交換装置と同一または相当部分には
同一符号を付して説明を省略する。

【００３９】図において、２４₁ 〜２４_n は各入線１₁
〜１_n に対応して設けられ、対応付けられたヘッダ処理
回路１０ａ₁ 〜１０ａ_n より出力されるセルを蓄積し、
それを入線速度のｗ倍（２≦ｗ＜入線数）の速度で読み
出して入線空間スイッチ１３によって接続された所定の
バッファ１１₁ 〜１１_p に送出する入線速度調整バッフ
ァである。

【００４０】また、１５は書き込みバッファ選択回路１
６、アドレス交換回路１７、アドレス待ち行列１８₁ 〜
１８_m 、および読み出しバッファ選択回路１９を備え、
入線速度調整バッファ２４₁ 〜２４_n に蓄積されたセル
を入線速度のｗ倍（２≦ｗ＜入線数）の速度で読み出
し、入線空間スイッチ１３を制御してセルが書き込まれ
るバッファメモリ１１₁ 〜１１_p を選択して、そのセル
を当該バッファメモリ１１₁ 〜１１_p に前記入線速度の
ｗ倍の速度で書き込ませるとともに、書き込まれたセル
のバッファメモリ１１₁ 〜１１_p 内のアドレスをセルの
宛先別に管理し、それに基づいて出線空間スイッチ１４
を制御して、セルをそのヘッダ部で指定される出線２₁
〜２_m に、所定の順番で出力させるバッファ制御回路で
ある。

【００４１】次に動作について説明する。ここで、図３
７〜図３８はその各部の信号のタイミングを示すタイム
チャートであって、従来例２の場合と同様に、入線１₁
〜１_n の本数ｎおよび出線２₁ から２_m の本数ｍがそれ
ぞれ４本で、バッファメモリ１１₁ 〜１１_p の個数ｐが
１０個である場合の制御の流れを示し、その（イ）〜
（ソ）はそれぞれ図３１〜図３３のそれらと同一であ
る。

【００４２】また、バッファメモリ１１₁ 〜１１_p の容
量はそれぞれ２セル分であり、ここで扱われるセルは固
定長でランダムに入力されるもので、入線１₁ 〜１_n に
入力される前にセル入力位相が調整され、全線からのセ
ル入力は同一の位相で供給されるものとする。

【００４３】入線１₁ 〜１₄ にセルが入力されると、各
入線１₁ 〜１₄ に対応のヘッダ処理回路１０₁ 〜１０₄
はそのヘッダ部より出線番号を検出し、当該セルを対応
する入線速度調整バッファ２４₁ 〜２４₄ に書き込む。

【００４４】一方、バッファ制御回路１５内の書き込み
バッファ選択回路１６は、このヘッダ処理回路１０₁ 〜
１０₄ を参照して、入線空間スイッチ１３に、セルの書
き込まれた入線速度調整バッファ２４₁ 〜２４₄ と、そ
のセルを記憶するために選択されたバッファメモリ１１
₁ 〜１１₁₀とを個々に接続するように指示する。

【００４５】なお、この入線速度調整バッファ２４₁ 〜
２４₄ の読み出し速度、即ちバッファメモリ１１₁ 〜１
１₁₀の書き込み速度は、入線１₁ 〜１₄ の入線速度の２
倍とし、１タイムスロット内で、同一のバッファメモリ
１１₁ 〜１１₁₀に２個のセルを書き込めるものとする。

【００４６】ここで、バッファメモリ１１₁ ，１１₂ ，
１１₃ ，…，１１₁₀の順に選択し、到達したセルを順番
に書き込んでゆくものとした場合、あるタイムスロット
で書き込むべきバッファメモリ１１₁ 〜１１₁₀の中に、
容量がすでに一杯になったものがあれば、それをとばし
て次のバッファメモリ１１₁ 〜１１₁₀に書き込むものと
する。

【００４７】また、セルの書き込みはなるべく異なるバ
ッファメモリ１１₁ 〜１１₁₀に分散させるのが好ましい
が、この例ではバッファメモリ１１₁ 〜１１₁₀の書き込
み速度を入線速度の２倍としているため、セル廃棄が起
こる状況がやむをえない場合には、１つのバッファメモ
リ１１₁ 〜１１₁₀に１タイムスロットで複数（２個）を
セルの書き込みを許容して、セル廃棄が少なくなるよう
にしている。

【００４８】即ち、図３７〜図３９のタイムスロット１
１で入力されたＦ１０セル、Ｈ１０セル、Ｉ８セルは、
当該タイムスロット１１での空きバッファメモリ１１₆
の２セル分と１１₇ の１セル分だけであるため、それぞ
れを互いに異なったところに書き込むことはできない。

【００４９】従って、バッファメモリ１１₁ 〜１１₁₀へ
の書き込み速度が入線速度の２倍であることを利用し
て、バッファメモリ１１₆ にＦ１０セルとＨ１０セルの
２つを書き込んで、セルの廃棄を防止している。これら
３つのセルを書き込み終わった状態を図３７〜図３９の
（ヌ），（ル）中に実線で囲んで示している。

【００５０】以下、基本的なセルの交換手順は従来例２
の場合と同様に進行する。

【００５１】以上、バッファメモリ１１₁ 〜１１₁₀への
書き込み速度を入線速度の２倍とした場合を説明した
が、一般的には２以上、入線数未満のｗ倍としてよい。
また、各バッファメモリ１１₁ 〜１１₁₀としてデュアル
ポートメモリの使用を想定したが、倍速以上で動作可能
なシングルポートメモリでも実現可能である。

【００５２】

【発明が解決しようとする課題】従来例１に示したよう
に、ｎ×ｍの共通バッファ形スイッチにおいて、ｎ又は
ｍが大きくなると共通バッファメモリ（ＳＢＭ）のサイ
ズは出線数ｍに応じて増加する。加えて、アクセス回数
がｎ＋ｍに比例するので、ＳＢＭには、より高速なメモ
リを採用しなければならない。従来のＳＢＭを一つしか
持たないスイッチでは、ｎ×ｍの規模を実現するために
は、ＳＢＭは（ｎ＋ｍ）に比例したアクセス速度が必要
になり、入線数ｎの増加と共にメモリの動作速度がネッ
クとなる。

【００５３】従来例１のように、共通バッファメモリを
１つしか持たないスイッチに対して従来例２及び従来例
３に示したように、複数のバッファメモリを備えたスイ
ッチにおいては、共通バッファメモリを１つしか持たな
いスイッチに比べて、前述したような高速アクセスが可
能なメモリを採用しなければならないという問題点は緩
和される。また、従来例２においては、読み出し速度を
増加させることにより、さらにスイッチの機能を向上さ
せる例が記載されている。また、従来例３に述べたよう
に、各個に速度を増加させることにより、スイッチの能
力を向上させる場合が示されている。しかし、従来例２
および従来例３はセルの読み出し速度および書き込み速
度を増加させることによりスイッチの処理能力を向上さ
せるという記載に留まり、セルの読み出しと書き込みを
具体的にどのように行うかという詳細については考慮さ
れていなかった。

【００５４】この発明は以上のような問題点を解決する
ためになされたものであり、バッファメモリのアクセス
の速度をあげることなく、入線数や出線数を増加させる
セル交換装置を得ることを目的とする。

【００５５】特に入線数を飛躍的に増加させることが出
来るセル交換装置を得ることを目的とする。

【００５６】また、到着したセルの書き込みを優先して
バッファメモリに書き込み、セルの廃棄率を下げること
が出来るセル交換装置を得ることを目的とする。

【００５７】さらには前述したようなセル交換装置を用
いて、大規模なスイッチでありながら、適用するシステ
ムに合わせてビルディングブロック的にスイッチの規模
を変化させることが出来るセル交換システムを得ること
を目的とする。

【００５８】特に入線数が大規模なスイッチを可能とす
るセル交換システムを提供することを目的とする。

【００５９】さらに前述したような、セル交換装置を単
位として並列的に接続するという単純な構成により、セ
ル交換システムを得ることを目的とする。

【００６０】

【課題を解決するための手段】この発明に係るセル交換
装置は、データ部とその宛先情報を含むヘッダ部より成
るセルが所定のセル時間毎に入力される複数の入線と、
前記セルがそのヘッダ部にて指定された宛先に応じて上
記所定のセル時間毎に出力される複数の出線と、前記入
線の各々に対応して設けられ、前記入線より入力された
前記セルのヘッダ部より宛先の出線を検出するヘッダ処
理回路と、アドレスを指定することによって前記セルが
書き込まれ、また、アドレスを指定することによって、
前記書き込みの順序とは関係なく前記セルの読み出しが
可能な複数のバッファメモリと、前記ヘッダ処理回路を
所定の前記バッファメモリに選択的に接続する入線空間
スイッチと、前記バッファメモリを所定の出線に選択的
に接続する出線空間スイッチと、１セル時間を出線数以
上のアクセス区間に分割し、ひとつのアクセス区間内に
おいて、所定の出線を宛先とする読み出しセルをひとつ
のバッファメモリから読み出すとともに、前記入線より
入力された書き込みセルを、前記読み出しセ ルを読み出
すバッファメモリ以外の複数の前記バッファメモリに書
き込むように、複数の前記バッファメモリへの前記セル
の読み出し及び書き込みのスケジュールをアクセス区間
毎に作成し、このスケジュールに基づいて前記バッファ
メモリと前記入線空間スイッチと前記出線空間スイッチ
を制御し、前記セルをそのヘッダ部で指定される前記出
線に出力させるバッファ制御回路とを備えたものであ
る。

【００６１】この発明に係るセル交換装置は、データ部
とその宛先情報を含むヘッダ部より成るセルが所定のセ
ル時間毎に入力される複数の入線と、前記セルがそのヘ
ッダ部にて指定された宛先に応じて上記所定のセル時間
毎に出力される複数の出線と、前記入線の各々に対応し
て設けられ、前記入線より入力された前記セルのヘッダ
部より宛先の出線を検出するヘッダ処理回路と、アドレ
スを指定することによって前記セルが書き込まれ、ま
た、アドレスを指定することによって、前記書き込みの
順序とは関係なく前記セルの読み出しが可能な複数のバ
ッファメモリと、前記ヘッダ処理回路を所定の前記バッ
ファメモリに選択的に接続する入線空間スイッチと、前
記バッファメモリを所定の出線に選択的に接続する出線
空間スイッチと、１セル時間を出線数よりも大きい数の
アクセス区間に分割し、出線数と同じ数の読み出し専用
アクセス区間のひとつのアクセス区間内において、所定
の出線を宛先とする読み出しセルをひとつのバッファメ
モリから読み出すとともに、その他の書き込み専用アク
セス区間のひとつのアクセス区間内において、前記入線
より入力された書き込みセルを複数の前記バッファメモ
リに書き込むように、複数の前記バッファメモリへの前
記セルの読み出し及び書き込みのスケジュールをアクセ
ス区間毎に作成し、このスケジュールに基づいて前記バ
ッファメモリと前記入線空間スイッチと前記出線空間ス
イッチとを制御して、前記セルをそのヘッダ部で指定さ
れる前記出線に出力させるバッファ制御回路を備えたも
のである。

【００６２】また、この発明に係るセル交換装置は、入
線は（バッファメモリの数−１）×出線数以下の本数設
けられているものである。

【００６３】また、この発明に係るセル交換装置は、書
き込み専用アクセス区間は（入線数÷バッファメモリの
数）＋１設けられたものである。

【００６４】また、この発明に係るセル交換装置は、複
数ポートからアクセス可能な記憶デバイスを備えている
バッファメモリを設けたものである。

【００６５】この発明に係るセル交換システムは、デー
タ部とその宛先情報を含むヘッダ部より成るセルが入力
される複数の入線と、前記セルがヘッダ部にて指定され
た宛先に応じて出力される複数の出線と、前記入線の各
々に対応して設けられ、前記入線より入力された前記セ
ルのヘッダ部より宛先の出線を検出するヘッダ処理回路
と、アドレスを指定することによって前記セルが書き込
まれ、また、アドレスを指定することによって、前記書
き込みの順序とは関係なく前記セルの読み出しが可能な
複数のバッファメモリと、前記ヘッダ処理回路を所定の
前記バッファメモリに選択的に接続する入線空間スイッ
チと、前記バッファメモリを所定の出線に選択的に接続
する出線空間スイッチと、１セル時間を出線数以上のア
クセス区間に分割し、ひとつのアクセス区間内におい
て、所定の出線を宛先とする読み出しセルをひとつのバ
ッファメモリから読み出すとともに、前記入線より入力
された書き込みセルを、前記読み出しセルを読み出すバ
ッファメモリ以外の複数の前記バッファメモリに書き込
むように、複数の前記バッファメモリへの前記セルの読
み出し及び書き込みのスケジュールをアクセス区間毎に
作成し、このスケジュールに基づいて前記バッファメモ
リと前記入線空間スイッチと前記出線空間スイッチを制
御して、前記セルをそのヘッダ部で指定される前記出線
に出力させるバッファ制御回路とを備えたセル交換装置
を複数個並列に配置し、全入線数≦（各セル交換装置の
バッファメモリの数−１）×各セル交換装置の出線数と
いう関係で規定された全入線を各セル交換装置に分割し
て各セル交換装置に分岐接続したものである。

【００６６】この発明に係るセル交換システムは、デー
タ部とその宛先情報を含むヘッダ部より成るセルが入力
される複数の入線と、前記セルがヘッダ部にて指定され
た宛先に応じて出力される複数の出線と、前記入線の各
々に対応して設けられ、前記入線より入力された前記セ
ルのヘッダ部より宛先の出線を検出するヘッダ処理回路
と、アドレスを指定することによって前記セルが書き込
まれ、また、アドレスを指定することによって、前記書
き込みの順序とは関係なく前記セルの読み出しが可能な
複数のバッファメモリと、前記ヘッダ処理回路を所定の
前記バッファメモリに選択的に接続する入線空間スイッ
チと、前記バッファメモリを所定の出線に選択的に接続
する出線空間スイッチと、１セル時間を出線数よりも大
きい数のアクセス区間に分割し、出線数と同じ数の読み
出し専用アクセス区間のひとつのアクセス区間内におい
て、所定の出線を宛先とする読み出しセルをひとつのバ
ッファメモリから読み出すとともに、（入線数÷バッフ
ァメモリの数）＋１だけ設けられた書き込み専用アクセ
ス区間のひとつのアクセス区間内において、前記入線よ
り入力された書き込みセルを複数の前記バッファメモリ
に書き込むように、複数の前記バッファメモリへの前記
セルの読み出し及び書き込みのスケジュールをアクセス
区間毎に作成し、このスケジュールに基づいて前記バッ
ファメモリと前記入線空間スイッチと前記出線空間スイ
ッチとを制御して、前記セルをそのヘッダ部で指定され
る前記出線に出力させるバッファ制御回路とを備えたセ
ル交換装置を複数個並列に配置して複数の前記入線を分
岐接続したものである。

【００６７】

【作用】第１の発明におけるセル交換装置は、セルの読
み出しおよび書き込みの両方の場合に対してバッファ制
御回路がバッファメモリに対して高速にアクセスする。
従って、セルはバッファメモリに対して、書き込む場
合、あるいは読み出す場合のいずれにおいても高速にア
クセスされる。

【００６８】バッファ制御回路は、１つのアクセス区間
で少なくとも２個以上のバッファメモリを同時にアクセ
スするので、バッファメモリのアクセスが更に効率良く
行える。

【００６９】またバッファ制御回路は、あるアクセス区
間において、同一のバッファメモリに対してセルの読み
出しと、書き込みが重ならないようにするので、同一の
バッファメモリに対するセルの衝突が防止でき、セルが
スイッチ内で失われてしまうことを防止できる。

【００７０】またバッファ制御回路は、あるアクセス区
間に同一のバッファメモリに対して、セルの読み出しと
セルの書き込みが重なるような場合には、セルの書き込
みを優先し、セルの読み出しを待たせるように制御する
ので、セルの書き込みが待たされることがなくなり、セ
ルの廃棄率を下げることができる。

【００７１】またバッファ制御回路は、１セル時間を出
線数以上の数のアクセス区間に分割するので、１セル時
間にすべての出線に対してセルが出力可能になる。

【００７２】またバッファ制御回路は、各アクセス区間
に順番にセルの読み出しを割り当てるので、同一のアク
セス区間において、他のバッファメモリに対しては書き
込み処理を行うことが可能になる。

【００７３】またバッファ制御回路は、１セル時間を出
線数よりも大きい数のアクセス区間に分割し、出線数と
同じ数のアクセス区間を用いてセルを読み出し、その他
のアクセス区間を用いてセルの書き込みを行うようにし
たので、セルの書き込みのためのアクセス区間が必ず存
在する。

【００７４】またバッファメモリを、複数ポートからア
クセス可能なメモリで構成することにより、同一のバッ
ファメモリに対して読み出しおよび書き込みを同時に行
うことができ、さらに、メモリのアクセス効率が向上す
る。

【００７５】またこの発明におけるセル交換システム
は、前述しようなセル交換装置を複数個並列に配置する
ことにより、システムを構成するので、単純な構成によ
り、大規模なセル交換システムを構築できる。

【００７６】また、１セル時間を複数のアクセス区間に
分割し、各アクセス区間において、バッファメモリへの
セルの書き込みと読み出しを並行して行うことにより、
セル交換装置が接続できる入線数を飛躍的に増大させ
る。従って、入線数が出線数に比べて飛躍的に大きなセ
ル交換装置を並列接続することにより大規模なセル変換
システムを構築することができる。

【００７７】

【実施例】実施例１． 図１は、この発明にかかるセル交換装置の一実施例を示
す図である。前述した従来例によるセル交換装置と同一
または相当部分には同一符号を付して説明を省略する。

【００７８】図において、２３₁ 〜２３_m は各出線に対
応して設けられ、出線空間スイッチ１４によって、所定
のバッファメモリに接続されてバッファメモリより出線
速度のｒ倍（２以上）の速度で読み出されるセルを蓄積
し、出線速度に合わせて対応づけられた出線に出力する
出線速度調整バッファである。

【００７９】２４₁ 〜２４_n は各入線に対応して設けら
れ、対応づけられたヘッダー処理回路より出力されるセ
ルを蓄積し、その入線速度のｗ倍（２以上）の速度で読
み出して入線空間スイッチ１３によって接続された所定
のバッファに送出する入線速度調整バッファである。

【００８０】１００は書き込みバッファ選択回路１６、
読み出しバッファ選択回路１９、スケジュール制御部１
０１を備えたアクセス制御部である。アクセス制御部１
００はスケジュール制御部１０１を用いて書き込みバッ
ファ選択回路１６と読み出しバッファ選択回路１９を制
御する。

【００８１】図２はスケジュール制御部１０１のブロッ
ク図である。スケジュール制御部は、スケジューラ１０
２とスコアボード１０３を有している。スケジュール制
御部１０１は、書き込みバッファ選択回路１６から入力
したセルを書き込むべき書き込みバッファの情報（以
下、Ｗ₁ 、Ｗ₂ 、Ｗ₃ 、・・・という）を入力する。ま
た、スケジュール制御部１０１は、読み出しバッファ選
択回路１９からセルを読み出すべき読み出しバッファの
情報（以下、Ｒ₁ 、Ｒ₂ 、Ｒ₃ ・・・という）を入力す
る。スケジューラ１０２はこれらの入力した書き込みバ
ッファと読み出しバッファの情報を用いてスコアボート
１０３を用いてスケジュールを作成する。スコアボード
１０３の内容が確定すると、この確定されたスケジュー
ルに基づいてスケジュール制御部は書き込みバッファ選
択回路１６に対して、セルを書き込むべきバッファを連
絡する。同様に読み出しバッファ選択回路１９に対して
セルを読み出すバッファを連絡する。

【００８２】図３はスコアボード１０３の一例を示す図
である。この例においては、バッファメモリの数ｐが５
個ある場合を示している。また出線数ｍを８本とし、１
セル時間を出線に対して１つのセルを出力する出力時間
とし、１セル時間（従来の１タイムスロットに相当する
時間）を出線数ｍ（＝８）と同じ数の８個のアクセス区
間に分割した場合を示している。したがって、分割数ｘ
と出線数は一致する。スコアボードはバッファメモリの
数ｐ×１セル時間の分割数ｘというマトリクスから構成
される。すなわち、スコアボードはｐ行ｍ列（ｐ行ｘ
列）の欄から構成される。

【００８３】図４はアドレス待ち行列の一例を示す図で
ある。この例においても、出線数が８本の場合を示して
いる。従って、アドレス待ち行列には１８₁ 〜１８₈ ま
での８個のアドレス待ち行列が存在している。このアド
レス待ち行列の先頭にある情報が次にそれぞれの出線に
出力されるべきセルを読み出すためのアドレス情報であ
る。アドレス待ち行列１８₁ 〜１８₈ の先頭にある情報
Ｒ₁ 〜Ｒ₈ が読み出しバッファ選択回路１９に入力され
ると、スケジュール制御部１０１は、図３に示すよう
に、各列に順番にＲ₁ 〜Ｒ₈ の情報を割り当てる。例え
ば、Ｒ₁ が出線２₁ に出力するセルのアドレスであっ
て、そのアドレスがメモリバッファ４のものである場合
には、図３の第１列目に示すように、Ｒ₁ は１列目第４
行に割り当てられる。同様にＲ₂ が出線２₂ に出力され
るセルのアドレス情報であって、そのセルがバッファメ
モリ１１₅ に記憶されている場合には、Ｒ₂ は第２列第
５行に割当られる。同様にしてＲ₃ 〜Ｒ₈ の情報が各列
各行に割当られる。

【００８４】一方、書き込みバッファ選択回路１６に入
力された到着セルの情報は、スケジュール制御部１０１
に入力される。スケジュール制御部はこの到着したセル
を書き込むためのスケジュールを行う。例えば、図３に
示すようにスケジュール制御部はＲ₁ 〜Ｒ₈ がすでに割
当られた欄以外の欄にこれらの書き込み情報をスケジュ
ールする。図３においては、Ｗ₁ 〜Ｗ₃₂までの書き込み
情報を割り当てることができる。図３は、Ｗ₁〜 Ｗ₃₂ま
で３２個の書き込みが常にスケジュールされることを意
味しているのではなく、Ｗ₁〜 Ｗ₃₂までの最大３２個の
書き込みがスケジュール可能であることを示している。
このようにスケジューラは書き込みと読み出しが重なら
ないように、アクセスをスケジュールする。

【００８５】図５はスケジュール制御部１０１に入出力
される信号のタイミングチャート図である。また、図６
はスケジューラ１０２の動作を示すフローチャート図で
ある。スケジュール制御部は図５に示すように読み出し
バッファの情報（Ｒ₁ 、Ｒ₂、Ｒ₃ ・・・）と書き込み
バッファの情報（Ｗ₁ 、Ｗ₂ 、Ｗ₃ ・・・）をそれぞれ
書き込みバッファ選択回路１６および読み出しバッファ
選択回路１９から入力する。この入力は１セル時間の最
終段階で行われる。図５においては、Ｔ₀ において行わ
れる。このＴ₀ の区間において、スケジューラは図６に
示すようなフローチャートに基づいてスケジューリング
を行う。まず、Ｓ１において、ｐ行ｍ列のスコアボード
の各欄の値をゼロ又はスペースでイニシャライズする。
次にＳ２においてアドレス待ち行列から入力したｍ本の
出線宛のセルのアドレス情報Ｒ₁〜Ｒ₈ を取得する。次
にＳ３において、取得したアドレス情報Ｒ₁ 〜Ｒ₈ をス
コアボード内の各列に順番に分散して配置する。次にＳ
４において、書き込みバッファ選択回路１６に入力され
たセルの書き込み情報（Ｗ₁ 、Ｗ₂ 、Ｗ₃ ・・・）をス
コアボードの未配置欄に割当る。さらにＳ５においてス
コアボードの一列目〜ｍ列目まで各バッファメモリに割
り当てられたアクセスを書き込みバッファ選択回路１６
及び読み出しバッファ選択回路１９に各アクセス区間に
対して一列づつ順に出力する。

【００８６】上記Ｓ５の動作は図５に示すアクセス区間
Ｔ₁ 〜Ｔ₈ において実行される。読み出しバッファ選択
回路１９に対しては、Ｔ₁ 〜Ｔ₈ のそれぞれの区間にお
いて、Ｒ₁ 〜Ｒ₈ の情報が順番に出力される。また、書
き込みバッファ選択回路１６に対しては、Ｔ₁ 〜Ｔ₈ の
それぞれの区間に対して、Ｗ₁ 〜Ｗ₃₂までの書き込み情
報が各列ごとに順番に出力される。例えば、Ｔ₁ のアク
セス区間に注目してみれば、図３に示すようにバッファ
メモリ＃１〜３および＃５に対しては、セルの書き込み
が行われる。一方、バッファメモリ＃４に対しては、セ
ルの読み出しが行われる。

【００８７】このようにこの実施例が特徴とする点は、
一つのセル時間を複数のアクセス区間に分割し、一つの
アクセス区間において、複数のバッファメモリに同時に
アクセスを行っている点である。特にスケジューラ１０
２は、ひとつのバッファメモリに対して読み出しと書き
込みがぶつからないようにスコアボード１０３を用いて
スケジューリングを行っている。

【００８８】図７は図３に示したスコアボード１０３の
一般的な形を示した図である。このスコアボードは１セ
ル時間を出線数ｍで分割したものである。従って、スコ
アボードのマトリックスを構成している欄はｐ×ｍ個で
ある。このｐ×ｍ個のうち、ｍ個はセルの読み出しため
に使われてしまう。従って、書き込みに用いることがで
きる数はｐ×ｍ−ｍ＝（ｐ−１）ｍとなる。従って入線
数ｎを最大（ｐ−１）ｍとした場合であったも、このセ
ル交換装置は正しくセルの交換を行うことが可能にな
る。図３に示す具体例について計算すると出線数ｍ＝
８、バッファメモリ数ｐ＝５とすると、（５−１）×８
＝３２となり、入線数ｎ＝３２となる。従って、このセ
ル交換装置は最大入線数３２及び出線数８のセル交換を
行うことが可能になる。すなわち、出線数に比べて入線
数が飛躍的に多いことになる。従って、前述したように
スケジュール制御部１０１がスコアボード１０３を用い
てセルの読み出しと書き込みのスケジューリングを行う
ことにより、従来のセル交換装置に比べて入線数が飛躍
的に多い場合のセル交換装置を実現することが可能にな
る。このようなセル交換装置を一つの単位として、複数
組み合わせることにより、大規模なセル交換システムを
構築することが可能となる。このセル交換システムにつ
いては後述する。

【００８９】図７に示す例においては、Ｒ₁ 〜Ｒ_m およ
びＷ₁ 〜Ｗ_n まですべての読み出しアクセスと書き込み
アクセスが現実に読み出しあるいは書き込みを行なうこ
とを前提にして説明したがＲ₁ 〜Ｒ_m およびＷ₁ 〜Ｗ_n
の中には、実際に読み書きを伴わず、単にアイドルの状
態が存在してもかまわない。スケジューラ１０２はＲ₁
〜Ｒ_m およびＷ₁ 〜Ｗ_n の中に実際には、読み書きを行
わないアイドルが存在していても図７に示すように無条
件にこれらをスコアボードに割り当ててしまっても構わ
ないし、あるいはアイドルであることを判断した場合に
は、これらをスコアボードに配置せずに、他の読み出し
あるいは書き込みのためにより効果的なスケジューリン
グを行ってもかまわない。

【００９０】図４に示したようにＲ₁ 〜Ｒ₈ は必ず出線
に対応しているものである。従って、スケジューラは、
１セル時間の間に一つ出線に対して最大ひとつのセルし
か読み出さない。一方、セルの書き込みは一つのバッフ
ァメモリに対して一つの書き込みしか発生しないという
ことは保証されていない。例えば、図７に示すＷ₁ とＷ
₂ が入線１₁ と入線１₂ から入力されたセルの書き込み
情報であり、それらが書き込みバッファ選択回路１６に
より共にバッファメモリ１１₁ に記憶されなければなら
ないと指定されてしまう場合が発生する。この場合に
は、図７に示すようにＷ₁ とＷ₂ は同一の列に割当られ
ることはなく、Ｗ₁ とＷ₂ は異なる列に割当られなけれ
ばならない。このようにスケジューラ１０２はセルの書
き込み情報の内容を判断した上でスコアボード１０３の
割当を行う。このように、書き込む情報Ｗ₁ 〜Ｗ_n が規
則正しく空いている所に順番に割当られない場合が存在
する場合にはスコアボードの全部の空欄が埋まるわけで
はなく、読み書きをしない場合も発生する。

【００９１】図８はスコアボード１０３の全ての欄が埋
まらなかった場合の一例を示している。空欄はそのアク
セス区間においては、バッファメモリにアクセスを行わ
ないことを示している。図８に示すような場合は、入線
に到着したセルを全ていずれかのバッファメモリに書き
込めない場合を示している。このように到着したセルが
バッファメモリに書き込めない場合には、そのセルは廃
棄される。

【００９２】図９は、１セル時間を出線数よりも大きな
数で分割した場合を示している。この例では、ｍ＋２に
分割した場合を示している。先頭の二つのアクセス区間
は書き込み専用の区間とし、残りのｍ回のアクセス区間
を読み出し専用の区間としている。スケジューラ１０２
は書き込みバッファ選択回路１６からセルを書き込むた
めの情報Ｗ₁ 〜Ｗ_n を先に書き込み専用区間に割当る。
次に読み出しバッファ専用回路１９からセルを読み出す
ための情報Ｒ₁ 〜Ｒ_m を残りの読み出し専用区間に割当
る。このようにスコアボードを書き込み専用区間と、読
み出し専用区間に分割することによりセルの書き込みが
保証される。一方、セルの読み出しも保証される。たと
えば、書き込み専用区間の数として（ｎ÷ｐ）の商（た
だし割り切れないときは（ｎ÷ｐ）の商＋１）だけ設け
る。もし、書き込みバッファ選択回路１６がバッファメ
モリをサイクリックに順番に選択するのであれば、セル
を書き込むバッファメモリは必ず順番に選択されるた
め、図９に示すようにＷ₁ 〜Ｗ_n が順に配置される。こ
のため、（ｎ÷ｐ）の商＋１のアクセス区間が確保され
ていれば十分である。図９に示すように、到着したセル
を１セル時間の書き込み専用区間を用いてバッファメモ
リにまとめて書き込み、次に出線に対して順番にバッフ
ァメモリから読み出すようにすることにより、バッファ
メモリが一杯にならないかぎり、到着したセルを必ずバ
ッファメモリに書き込むことが出来る。そして同時に出
線には読み出そうとするセルを必ず読み出すことができ
る。

【００９３】前述した例においては、１セル時間の分割
数が出線数と等しいか、出線数以上の場合であったが、
図１０に示すように１セル時間の分割数が出線数より小
さい場合であってもかまわない。図１０は出線数ｍが８
であるのに対して、分割数ｘが４の場合を示している。
前述した例においては、分割数ｘが出線数ｍ以上であっ
たため、セルの読み出しが必ずすべての出線に対して行
われるということが保証されていたが、図１０示すよう
に１セル時間の分割数が出線数より少ない場合には、必
ずしもすべての出線に対してセルが出力できるとは限ら
ない。例えば１つのバッファメモリに対して５つ以上の
セルを読み出すような場合には、この４つのアクセス区
間では足りないため、セルの読み出しが次のセル時間ま
で待たされてしまう。

【００９４】例えば図１０においては、１つのバッファ
メモリに対してＲ₁ 〜Ｒ₅ の読み出しが発生した場合を
示している。Ｒ₁ 〜Ｒ₄ はそれぞれのアクセス区間に割
り当てることができるが、Ｒ₅ は次のセル時間で読み出
すことになる。しかしこのように、１セル時間において
全ての出線に対するセルの読み出しが保証されないよう
な場合があっても、前述したような１つのアクセス区間
において２つ以上のバッファメモリに対して、読み出し
あるいは書き込みというアクセスを行うことにより、バ
ッファメモリの効率のよいアクセスを行うことが可能で
ある。

【００９５】前述してきた例から明かなように、バッフ
ァメモリは１セル時間を分割した各アクセス区間内でセ
ルの読み出しあるいは書き込みが行えるアクセス速度を
提供すればよい。従ってバッファメモリのアクセス速度
をあげることなく、入線数を増加させたセル交換装置を
得ることができる。このように、入線数を増加させるこ
とができるのは１セル時間を複数のアクセス区間に分割
しているばかりでなく、１つのアクセス区間において複
数のバッファメモリにアクセスを行うようにスケジュー
ルしているからである。

【００９６】従来のセル交換装置においては、１セル時
間を複数の区間に分割して、読み出しを行ったり、ある
いは書き込みを行ったりする例は示されているが、１セ
ル時間を複数の区間に分割し、読み出しと書き込みを同
時に１つの区間で行うという例は存在していない。ある
いは同一区間において、複数のバッファからそれぞれ読
み出しを行うという例は存在していない。あるいは同一
区間において、複数のバッファに対して書き込みを行う
という例は存在していない。

【００９７】この実施例は前述したような例から明かな
ように１つのセル時間を複数のアクセス区間に分割し、
１つのアクセス区間において複数のバッファメモリに対
して、読み出しや書き込みのアクセス動作を同時に行う
ことが大きな特徴である。こうすることにより、メモリ
のアクセス速度を増加させることなく、入線数と出線数
が増加してもセルの交換が充分行えるセル交換装置を得
ることができる。特に前述した例においては、入線数を
出線数に比べて著しく増加させることが可能なセル交換
装置を得ることができる。

【００９８】次に入線に到着したセルを複数のバッファ
メモリのいずれかに書き込む場合の制御方法について説
明する。入線に到着したセルをバッファメモリに書き込
む場合には、以下のような方法が考えられる。 １．１セル時間ごとにランダムな順番にセルをバッファ
メモリに書き込む。 ２．１セル時間ごとにセルを書き込むバッファメモリを
順番に選択し、循環してセルを書き込む。 ３．セルを書き込むバッファメモリをそのバッファメモ
リに保留されたセルの保留量に応じて選択する。具体的
には、保留量の少ないバッファメモリを選択する。 ４．前述した実施例のように一つのバッファメモリに対
して、セルの読み出しとセルの書き込みが同時に発生し
ないように、バッファメモリを選択する。上記１から３
のバッファメモリの選択方法は従来からも考えられてい
た方法である。それに対し、４に述べた方法は新規なも
のであり、以下に説明する。

【００９９】前述した実施例のように、同一のバッファ
メモリに対して同一のアクセス区間にセルの読み出しと
書き込みが発生しないように、スケジュールすることが
望ましい。そこで、スケジュール制御部のスケジューラ
１０２を図１１に示すようなフローチャートに従って動
作させることにより、セルの選択を行うようにすること
が望ましい。図１１に示すフローチャートは図６に示す
フローチャートのＳ３とＳ４の間にＳ１０のステップを
加えたものである。Ｓ１０においては、Ｓ３において、
セルの読み出しが割当られたスコアボードの内容を書き
込みバッファ選択回路１６に伝える。

【０１００】図１２はスコアボードの内容を知らされた
書き込みバッファ選択回路１６の動作を示すフローチャ
ート図である。Ｓ１１において、伝えられたスコアボー
ドの内容を参照し、スコアボードの未配置欄を検出す
る。Ｓ１２において、検出した未配置欄に対して、到着
したセルの書き込みを行うバッファメモリを決定する。
Ｓ１３において、決定したバッファメモリをスケジュー
ル制御部に伝える。Ｓ１３の動作が終わるとスケジュー
ル制御部は、図１１に示すＳ４およびＳ５の処理を実行
する。図１１のＳ４において、スコアボードの未配置欄
に入線からのセルの書き込みを割り当てる作業はすでに
書き込みバッファ選択回路１６において、未配置欄に対
応するように、バッファメモリが選択されているため、
Ｓ３において配置したＲ₁ 〜Ｒ_m までの読み出し動作と
ぶつかり合うことがない。従って結果として、Ｓ４にお
いては、単に書き込みバッファ選択回路から伝えられた
セルを書き込むためのバッファメモリへの書き込み動作
を単に未配置欄に配置していくという単純な作業を行う
のみでよい。

【０１０１】このように書き込みバッファ選択回路がス
コアボードの空いている欄をみながら、到着するセルの
書き込みバッファメモリを決定していくことにより、ス
コアボードに全く無駄がなく、読み出しと書き込みの動
作を埋め込むことが出来る。

【０１０２】実施例２． 図１３はこの発明にかかるセル交換装置の他の実施例を
示す概念図である。図１３においては、図１に示したバ
ッファメモリと入線空間スイッチと出線空間スイッチの
みを示している。その他の部分については図１と同様で
あるため、図１３には図示していない。図１３におい
て、図１と異なる点は、バッファメモリが複数のポート
を有している点である。特に図１３においては、バッフ
ァメモリがライトポートとリードポートをそれぞれ有し
ている。図１に示したバッファメモリは書き込みを行っ
ている場合には読み出しができず、読み出しを行ってい
る時には書き込みが出来ないというシングルポートのメ
モリの場合を示している。従って、スケジューラ１０２
は、スコアボード１０３を用いて一つのバッファメモリ
に対して、読み出しと書き込みが重ならないように排他
的な制御を行っていた。しかし図１３に示すようにバッ
ファメモリが二つのポートを有している時には、バッフ
ァメモリに対して読み出しと書き込みが同時に行える。

【０１０３】図１４は図１３に示したバッファメモリを
用いた場合のスコアボードの一例を示す図である。１３
ａはリード用スコアボードであり、１３ｂはライト用ス
コアボードである。リード用スコアボードにはバッファ
メモリからセルを読み出すための情報Ｒ₁ 〜Ｒ_m が各列
に順番に配置される。Ｒ₁ 〜Ｒ_m が割り当てられた欄以
外は空欄のままとする。一方ライト用スコアボード１３
ｂは書き込みバッファ選択回路１６から入力した書き込
み情報をスケジュールするためのものである。ライト用
スコアボードは書き込み専用のためのものであるから、
前述した実施例１のようにＲ₁ 〜Ｒ_m が既に割当られて
いるということはない。従って、スケジューラ１０２は
ライト用スコアボード１３ｂに対して任意の位置にセル
の書き込み情報を割り当てることができる。その最大数
はｐ×ｍ個である。図１３に示すライトポートは図１４
に示すライト用スコアボードのスケジュールに従って到
着したセルをバッファメモリに書き込む。一方リードポ
ートは、図１４に示すリード用スコアボード１３ａのス
ケジュールに従ってセルの読み出しを行う。その際に同
一アクセス区間において、同一のバッファメモリに対し
て読み出しと書き込みが行う場合が存在しても、ライト
ポートとリードポートはそれぞれ独立に動作出来るため
並行してアクセスを行うことができる。なお、ライトポ
ートからの書き込みとリードポートからの読み出しがバ
ッファメモリの同一アドレスになることはない。なぜな
らば、読み出しはすでにセルが記録された何れかのアド
レスから行われるものであるのに対し、書き込みはセル
がまだ書き込まれていないアドレスに対する書き込みで
あるからである。これらのアドレスの管理は記憶制御回
路１２₁ 〜１２_p およびバッファ制御回路１５により行
われている。

【０１０４】図１５はこの実施例におけるバッファメモ
リが複数のポートを有する場合の他の例を示す図であ
る。バッファメモリ１１ａはライトポートとリード／ラ
イトポートを有している。従ってバッファメモリ１１ａ
に対しては、ライトポートとリード／ライトポートの両
方を用いて同時に二つのセルの書き込みを行うことがで
きる。一方バッファメモリ１１ｂはリード／ライトポー
トとリードポートを有している。従ってリード／ライト
ポートとリードポートを用いてバッファメモリ１１ｂか
ら二つのセルを同時に読み出すことが可能である。ま
た、バッファメモリ１１ｃは二つのリード／ライトポー
トを有している。従って、バッファメモリ１１ｃに対し
ては、二つのセルの同時書き込みあるいは二つのセルの
同時読み出しが可能である。このようにバッファメモリ
に対して複数の入出力ポートを設けることにより、バッ
ファメモリのアクセス速度を増加させることなく、複数
のセルの読み書きを可能とする。

【０１０５】図１５に示すようなバッファメモリ１１ａ
を用いる場合には、図１６（ａ）に示すようなスコアボ
ードを用いればよい。すなわち、バッファメモリ１１ａ
用のスコアボードとして実施例１に示したようなリード
／ライト用スコアボードと図１２（ｂ）に示したような
ライト用スコアボードを用いる。このリード／ライト用
スコアボードはリード／ライトポートに対応し、ライト
用スコアボードはライトポートに対応している。同様に
図１６（ｂ）に示すように、バッファメモリ１１ｂ用に
対しては、リード／ライト用スコアボードとリード用ス
コアボードを用いる。リード／ライト用スコアボードは
バッファメモリ１１ｂのリード／ライトポートに対応
し、リード用スコアボードはリードポートに対応してい
る。さらに、図１６（ｃ）に示すようにバッファメモリ
１１ｃに対しては、それぞれのリード／ライトポートに
対して、リード／ライト用スコアボードを用意する。

【０１０６】なお図１３に示す例においては、バッファ
メモリをデュアルポートメモリで構成する場合について
説明したが、３ポートあるいは４ポートで構成されるよ
うな場合であってもかまわない。３ポートあるいは４ポ
ートで構成される場合には、それぞれのポートに対応し
て図１６に示すように、３個あるいは４個のスコアボー
ドを設けることにより、スケジューラ１０２がメモリへ
のアクセスをスケジュールすることが可能になる。

【０１０７】実施例３． 図１７は入線空間スイッチ１３（及び出線空間スイッチ
１４）の構成例を示す図である。図１７はバスにより構
成されている場合を示している。バス構成をとることに
より、入線空間スイッチ（及び出線空間スイッチ）が簡
単な構成で実現可能となる。図１７（ａ）は集中型のバ
ス構成の場合を示し、図１７（ｂ）は分散型のバス構成
の場合を示している。

【０１０８】実施例４． 図１８は更に入線空間スイッチ１３（及び出線空間スイ
ッチ１４）の他の例を示す図である。図１８において
は、クロスポイントスイッチを用いる例を示している。
クロスポイントスイッチを用いることにより、入線間で
違ったタイミングでセルを独立にバッファメモリに書き
込みことが可能になる。

【０１０９】実施例５． 図１９は入線空間スイッチの他の例を示す図である。図
１９においては、バンヤンスイッチを用いた例を示して
いる。このバンヤンスイッチを用いることにより高速動
作が可能となる。また、バンヤンスイッチの前段にバッ
チャ網のようなソート網を付加してもよい。

【０１１０】実施例６． 図２０は前述したようなセル交換装置を用いて大規模な
セル交換システムを構成する場合の概念図である。図に
おいて、２００は前述したようなセル交換装置である。
この例においては、セル交換装置２００を４台並列配置
している。図２１は出線数とバッファメモリ数によって
算出される最大入線数の関係を示した図である。今、出
線数ｍを８に固定した場合、バッファメモリ数ｐを変化
させると図２１のように最大入線数ｎが変化する。図２
０に示す例は図２１に示す第１行目にあるセル交換装置
を４台並べた場合を示している。図２０は最大構成を示
す図である。それに対し図２２（ａ）および図２２
（ｂ）および図２３は最小構成、第２の構成および第３
の構成を示している。図２２（ａ），図２２（ｂ），図
２３に示す場合は、セル交換装置を１台から３台までそ
れぞれ配置したものである。これらの構成で用いられて
いるセル交換装置２００は全く同一のものであり、同一
のものを複数台配置していくことにより、８×８，１６
×１６，２４×２４，３２×３２という違った規模のセ
ル交換システムを実現することができる。

【０１１１】なお、前述した例においては、入線数と出
線数を等しくしたセル交換システムを示しているが、図
２４に示すように入線数と出線数が異なるようなシステ
ムも同様にセル交換装置２００を複数配列することによ
り、容易に構築することができる。なお、これらのシス
テムに用いられるセル交換装置が前述した実施例と異な
る点は、到着したセルが必ずしもそのセル交換装置にお
いて、出線に出力されるとは限らない点である。例えば
図２０において、第１のセル交換装置２００は３２本の
入線から全てのセルを入力することになるが、第１から
第８の出線を宛先としたセルのセル交換しか行わない。
従って、到着したセルの中から第１から第８の出線に対
するセルのみを選択し、残りの第９から第３２の出線に
対するセルを廃棄する。同様に第２のセル交換装置にお
いては、第９から第１６の出線に対するセルのみを選択
的に交換し、第１から第８および第１７から第３２の出
線を宛先とするセルは廃棄する。このような廃棄処理は
ヘッダ処理回路あるいは書き込みバッファ選択回路にお
いて行われる。

【０１１２】次に、図２５〜図２８を用いて、図２０に
示したような、集線形シェアドマルチバッファＡＴＭス
イッチのバッファサイズ評価について説明する。ここで
は、３２×３２のＡＴＭスイッチをモデルとし、それを
３２×ｍの単位スイッチをＦ個（ただし、Ｆ・ｍ＝３
２）用いて構成する場合のセル廃棄率特性を計算機シミ
ュレーションにより比較する。また特定のセル廃棄率を
達成するために必要なバッファサイズについて検討す
る。

【０１１３】シミュレーションモデルは以下のとおりで
ある。全３２入線へのトラヒックはランダム生起であ
り、負荷率ρ＝０．９５とした。またセルの宛先は全出
線に対して一様とした。３２×３２ＡＴＭスイッチの構
成は図２５の通りである。Ｆ＝１では全３２出線に対し
てバッファが共有され、３２×３２のスイッチを構成し
ている。これは完全共有バッファ形である。Ｆ＝２では
３２×１６のスイッチが２個有り、１６出線ごとにバッ
ファが共有される。Ｆ＝３２では各出線ごとにバッファ
が分割される。これは出力バッファ形に相当する。セル
廃棄率特性を図２６に示す。図２６はバッファ数とセル
廃棄率の関係である。Ｆが減少するにつれてバッファ共
有化効果によりセル廃棄率が向上することがわかる。

【０１１４】バッファサイズに関する検討は以下のとお
りである。図２７は一例としてセル廃棄率１０^-5を達成
するために必要な総バッファサイズを示している。Ｆ＝
１の場合、最少バッファ数で達成できる。Ｆ≦４では必
要バッファ数は緩やかに増加するが、一方Ｆ＝１６，３
２では急激に増加する。図２８は、図２７の総バッファ
サイズを単位スイッチあたりに書き換えたものである。
Ｆの値が１に近付くに従い、単位スイッチに搭載すべき
バッファ量が急激に増加している。従って、１つの単位
スイッチで共通バッファ形を構成することがバッファ量
の面で困難であれば、３２×１６あるいは３２×８の小
さな単位スイッチを複数個並べることにより、バッファ
共有化効果を保ちつつ拡張性にも優れたＡＴＭスイッチ
の構成が可能になる。

【０１１５】

【発明の効果】以上のようにこの発明によれば、バッフ
ァメモリのアクセス速度をあげることなく、入線数が増
えたセル交換装置を提供することが出来る。

【０１１６】また、１セル時間を複数のアクセス区間に
分割し、一つのアクセス区間に複数のバッファメモリを
アクセスするので、バッファメモリへのアクセス効率が
向上する。

【０１１７】また、同一のバッファメモリに対してセル
の読み出しとセルの書き込みが重ならないようにしたの
で、セル交換の遅延が極力おさえられる。

【０１１８】また、セルの読み出しとセルの書き込みが
重なる場合に、セルの書き込みを優先させているので、
到着したセルをバッファメモリに必ず書き込むことが出
来る。

【０１１９】また、１セル時間を出線数以上に分割した
ので、１セル時間に必ずセルを各出線に読み出すことが
できる。

【０１２０】また、各アクセス区間において、一つのセ
ルの読み出しを行うとともに、セルを読み出すバッファ
メモリ以外のバッファメモリに対して、セルを書き込む
ようにしたので、バッファメモリに対する効率のよいア
クセスが行える。

【０１２１】また、１セル時間を書き込み専用区間と読
み出し専用区間に分けて用いるので、書き込みと読み出
しがそれぞれ確実に行える。

【０１２２】また、バッファメモリに複数ポートメモリ
を備えることにより、バッファメモリのアクセス速度を
向上させることなく、セルの交換速度を向上させること
が出来る。

【０１２３】また、この発明におけるセル交換システム
によれば複数個のセル交換装置を配列するという単純な
構成により、大規模なセル交換システムを構築すること
が出来る。

【０１２４】また、全ての入線を複数のセル交換装置に
接続することにより、大規模で高機能なスイッチを可能
とする集線型のシェアードマルチバッファＡＴＭスイッ
チを実現することが出来る。特に、バッファメモリのア
クセス速度を上昇させることなく、入線数を増やすこと
が出来る。

【図面の簡単な説明】

【図１】 この発明のセル交換装置のブロック図であ
る。

【図２】 この発明のスケジュール制御部のブロック図
である。

【図３】 この発明のスコアボードの一例を示す図であ
る。

【図４】 この発明の動作を示すアドレス待ち行列の一
例を示す図である。

【図５】 この発明のスケジュール制御部に入出力され
る信号のタイミングチャート図である。

【図６】 この発明のスケジューラの動作を示すフロー
チャート図である。

【図７】 この発明の読み書き混在型制御を行うための
スコアボードの一例を示す図である。

【図８】 この発明の読み書き混在型制御を行うための
スコアボードの他の例を示す図である。

【図９】 この発明の読み書き分離型制御を行うための
スコアボードの一例を示す図である。

【図１０】 この発明のスコアボードの他の例を示す図
である。

【図１１】 この発明のスケジューラの動作を示すフロ
ーチャート図である。

【図１２】 この発明の書き込みバッファ選択回路の動
作を示す図である。

【図１３】 この発明のデュアルポートバッファメモリ
を示す図である。

【図１４】 この発明のデュアルポートバッファメモリ
を用いる場合のスコアボードを示す図である。

【図１５】 この発明のデュアルポートバッファメモリ
の他の例を示す図である。

【図１６】 この発明のデュアルポートバッファメモリ
を用いる場合のスコアボードの他の例を示す図である。

【図１７】 この発明の入線空間スイッチの構成を示す
図である。

【図１８】 この発明の入線空間スイッチの他の例を示
す図である。

【図１９】 この発明の入線空間スイッチの他の例を示
す図である。

【図２０】 この発明の集線型シェアードマルチバッフ
ァＡＴＭスイッチのブロック図である。

【図２１】 この発明のセル交換装置の出線数と入線数
の関係を示す図である。

【図２２】 この発明の８×８スイッチ、および１６×
１６スイッチを示す図である。

【図２３】 この発明の２４×２４スイッチを示す図で
ある。

【図２４】 この発明の３２×１６スイッチを示す図で
ある。

【図２５】 この発明のセル交換システムの評価の一例
を示す図である。

【図２６】 この発明のセル交換システムの評価の一例
を示す図である。

【図２７】 この発明のセル交換システムの評価の一例
を示す図である。

【図２８】 この発明のセル交換システムの評価の一例
を示す図である。

【図２９】 従来の共通バッファメモリ型のセル交換装
置を示す図である。

【図３０】 従来のセル交換装置を示すブロック図であ
る。

【図３１】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。

【図３２】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。

【図３３】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。

【図３４】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。

【図３５】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。

【図３６】 従来のセル交換装置を示すブロック図であ
る。

【図３７】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。

【図３８】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。

【図３９】 従来のセル交換装置の各部における信号の
タイミングを示すタイムチャート図である。

【符号の説明】 １₁ 〜１_n 入線、２₁ 〜２_m 出線、１０ａ₁ 〜１０
ａ_n ヘッダ処理回路、１０ｂ₁ 〜１０ｂ_n ヘッダ処
理回路、１１₁ 〜１１_p バッファメモリ、１３ 入線
空間スイッチ、１４ 出線空間スイッチ、１５ バッフ
ァ制御回路、２３₁ 〜２３_m 出線速度調整バッファ、
２４₁ 〜２４_n 入線速度調整バッファ、１００ アク
セス制御部、１０１ スケジュール制御部、１０２ ス
ケジューラ、１０３ スコアボード

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 康仁 鎌倉市大船五丁目１番１号 三菱電機株 式会社 通信システム研究所内 (72)発明者 山田 浩利 鎌倉市大船五丁目１番１号 三菱電機株 式会社 通信システム研究所内 (72)発明者 大島 一能 鎌倉市大船五丁目１番１号 三菱電機株 式会社 通信システム研究所内 (56)参考文献 特開 平４−211548（ＪＰ，Ａ) 特開 平５−143283（ＪＰ，Ａ) 特開 昭60−211554（ＪＰ，Ａ) 特開 平３−218525（ＪＰ，Ａ) 特開 平５−257792（ＪＰ，Ａ) 特開 平５−199574（ＪＰ，Ａ) 山中 秀明、他，ＳＳＥ90−95 分割 共通バッフア形ＡＴＭスイッチのＬＳＩ 構成法，電子情報通信学会技術研究報 告，1990年11月22日，Ｖｏｌ．90 Ｎ ｏ．327（ＳＳＥ90−82〜96），ｐｐ. 79−84

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 データ部とその宛先情報を含むヘッダ部
   より成るセルが所定のセル時間毎に入力される複数の入
   線と、 前記セルがそのヘッダ部にて指定された宛先に応じて上
   記所定のセル時間毎に出力される複数の出線と、 前記入線の各々に対応して設けられ、前記入線より入力
   された前記セルのヘッダ部より宛先の出線を検出するヘ
   ッダ処理回路と、 アドレスを指定することによって前記セルが書き込ま
   れ、また、アドレスを指定することによって、前記書き
   込みの順序とは関係なく前記セルの読み出しが可能な複
   数のバッファメモリと、 前記ヘッダ処理回路を所定の前記バッファメモリに選択
   的に接続する入線空間スイッチと、 前記バッファメモリを所定の出線に選択的に接続する出
   線空間スイッチと、１セル時間を出線数以上のアクセス区間に分割し、ひと
   つのアクセス区間内において、所定の出線を宛先とする
   読み出しセルをひとつのバッファメモリから読み出すと
   ともに、前記入線より入力された書き込みセルを、前記
   読み出しセルを読み出すバッファメモリ以外の複数の前
   記バッファメモリに書き込むように、複数の前記バッフ
   ァメモリへの前記セルの読み出し及び書き込みのスケジ
   ュールをアクセス区間毎に作成し、このスケジュールに
   基づいて前記バッファメモリと前記入線空間スイッチと
   前記出線空間スイッチを制御し、 前記セルをそのヘッダ
   部で指定される前記出線に出力させるバッファ制御回路
   とを備えたセル交換装置。
2. 【請求項２】 データ部とその宛先情報を含むヘッダ部
   より成るセルが所定のセル時間毎に入力される複数の入
   線と、 前記セルがそのヘッダ部にて指定された宛先に応じて上
   記所定のセル時間毎に出力される複数の出線と、 前記入線の各々に対応して設けられ、前記入線より入力
   された前記セルのヘッダ部より宛先の出線を検出するヘ
   ッダ処理回路と、 アドレスを指定することによって前記セルが書き込ま
   れ、また、アドレスを指定することによって、前記書き
   込みの順序とは関係なく前記セルの読み出しが可能な複
   数のバッファメモリと、 前記ヘッダ処理回路を所定の前記バッファメモリに選択
   的に接続する入線空間スイッチと、 前記バッファメモリを所定の出線に選択的に接続する出
   線空間スイッチと、１セル時間を出線数よりも大きい数のアクセス区間に分
   割し、出線数と同じ数の読み出し専用アクセス区間のひ
   とつのアクセス区間内において、所定の出線を宛先とす
   る読み出しセルをひとつのバッファメモリから読み出す
   とともに、その他の書き込み専用アクセス区間のひとつ
   のアクセス区間内において、前記入線より入力された書
   き込みセルを複数の前記バッファメモリに書き込むよう
   に、複数の前記バッファメモリへの前記セルの読み出し
   及び書き込みのスケジュールをアクセス区間毎に作成
   し、このスケジュールに基づいて前記バッファメモリと
   前記入線空間スイッチと前記出線空間スイッチとを制御
   して、 前記セルをそのヘッダ部で指定される前記出線に
   出力させるバッファ制御回路を備えたセル交換装置。
3. 【請求項３】 入線は、（バッファメモリの数−１）×
   出線数以下の本数設けられていることを特徴とする請求
   項１に記載のセル交換装置。
4. 【請求項４】 書き込み専用アクセス区間は、（入線数
   ÷バッファメモリの数）＋１設けられたことを特徴とす
   る請求項２に記載のセル交換装置。
5. 【請求項５】 バッファメモリは、複数ポートからアク
   セス可能な記憶デバイスを備えていることを特徴とする
   請求項１または請求項２に記載のセル交換装置。
6. 【請求項６】 データ部とその宛先情報を含むヘッダ部
   より成るセルが入力される複数の入線と、 前記セルがヘッダ部にて指定された宛先に応じて出力さ
   れる複数の出線と、 前記入線の各々に対応して設けられ、前記入線より入力
   された前記セルのヘッダ部より宛先の出線を検出するヘ
   ッダ処理回路と、 アドレスを指定することによって前記セルが書き込ま
   れ、また、アドレスを指定することによって、前記書き
   込みの順序とは関係なく前記セルの読み出しが可能な複
   数のバッファメモリと、 前記ヘッダ処理回路を所定の前記バッファメモリに選択
   的に接続する入線空間スイッチと、 前記バッファメモリを所定の出線に選択的に接続する出
   線空間スイッチと、１セル時間を出線数以上のアクセス区間に分割し、ひと
   つのアクセス区間内において、所定の出線を宛先とする
   読み出しセルをひとつのバッファメモリから読み出すと
   ともに、前記入線より入力された書き込みセルを、前記
   読み出しセルを読み出すバッファメモリ以外の複数の前
   記バッファメモリに書き込むように、複数の前記バッフ
   ァメモリへの前記セルの読み出し及び書き込みのスケジ
   ュールをアクセス区間毎に作成し、このスケジュールに
   基づいて前記バッファメモリと前記入線空間スイッチと
   前記出線空間スイッチを制御して、 前記セルをそのヘッ
   ダ部で指定される前記出線に出力させるバッファ制御回
   路とを備えたセル交換装置を複数個並列に配置し、 全入線数≦（各セル交換装置のバッファメモリの数−
   １）×各セル交換装置の出線数という関係で規定された
   全入線を各セル交換装置に分割して各セル交換装置に分
   岐接続したことを特徴とするセル交換システム。
7. 【請求項７】 データ部とその宛先情報を含むヘッダ部
   より成るセルが入力される複数の入線と、 前記セルがヘッダ部にて指定された宛先に応じて出力さ
   れる複数の出線と、 前記入線の各々に対応して設けられ、前記入線より入力
   された前記セルのヘッダ部より宛先の出線を検出するヘ
   ッダ処理回路と、 アドレスを指定することによって前記セルが書き込ま
   れ、また、アドレスを指定することによって、前記書き
   込みの順序とは関係なく前記セルの読み出しが可能な複
   数のバッファメモリと、 前記ヘッダ処理回路を所定の前記バッファメモリに選択
   的に接続する入線空間スイッチと、 前記バッファメモリを所定の出線に選択的に接続する出
   線空間スイッチと、１セル時間を出線数よりも大きい数のアクセス区間に分
   割し、出線数と同じ数の読み出し専用アクセス区間のひ
   とつのアクセス区間内において、所定の出線を 宛先とす
   る読み出しセルをひとつのバッファメモリから読み出す
   とともに、（入線数÷バッファメモリの数）＋１だけ設
   けられた書き込み専用アクセス区間のひとつのアクセス
   区間内において、前記入線より入力された書き込みセル
   を複数の前記バッファメモリに書き込むように、複数の
   前記バッファメモリへの前記セルの読み出し及び書き込
   みのスケジュールをアクセス区間毎に作成し、このスケ
   ジュールに基づいて前記バッファメモリと前記入線空間
   スイッチと前記出線空間スイッチとを制御して、 前記セ
   ルをそのヘッダ部で指定される前記出線に出力させるバ
   ッファ制御回路とを備えたセル交換装置を複数個並列に
   配置して複数の前記入線を分岐接続したことを特徴とす
   るセル交換システム。