JPH073977B2 - パケツト交換方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、音声情報や画像情報の如き高速情報をパケッ
ト形式で転送するときに要求される高速なパケット交換
を可能にするパケット交換方式に関するものである。

〔従来の技術〕

かかる高速なパケット交換方式の一例を本発明者等は、
先に提案し特許出願をした。以下、かかる既提案に係る
パケット交換方式を第７図を参照して説明する。

第７図は既提案に係るパケット交換方式を示すブロック
図である。同図において、（11−１），（11−ｉ），
（11−ｎ）はそれぞれ入力回線、（１−１），（１−
ｉ），（１−ｎ）はそれぞれ入力回線制御部、（８−
１），（８−ｉ），（８−ｎ）はそれぞれ、書き込みア
ドレスを発生する書き込み用カウンタ、（７−１），
（７−ｉ），（７−ｎ）はそれぞれ、出力回線番号記憶
用レジスタ、（６−１），（６−ｉ），（６−ｎ）はそ
れぞれ、書き込み用メモリ面番号記憶用レジスタ、（３
−１），（３−ｊ），（３−ｌ）はそれぞれメモリ面
（バッフアメモリ面）、４は空きメモリ面番号蓄積用キ
ュー、（２−１），（２−ｋ），（２−ｍ）はそれぞれ
出力回線制御部、（10−１），（10−ｋ），（10−ｍ）
はそれぞれ、読み出しアドレスを発生する読み出し用カ
ウンタ、（９−１），（９−ｋ），（９−ｍ）はそれぞ
れ、読み出し用メモリ面番号記憶用レジスタ、（５−
１），（５−ｋ），（５−ｍ）はそれぞれ出力待ちメモ
リ面番号蓄積用キュー、（12−１），（12−ｋ），（12
−ｍ）はそれぞれ出力回線、である。

メモリ面（３−１），（３−ｊ），（３−ｌ）にそれぞ
れ、面番号「１」，「ｊ」，「ｌ」を付したとすると、
今メモリ面（３−１），（３−ｊ），（３−ｌ）のそれ
ぞれが何れも空きであるとすると、該面番号「１」，
「ｊ」，「ｌ」が空きメモリ面番号蓄積用キュー４に蓄
積されていることになる。

次に回路動作を説明する。

今パケット形式を採る入力情報が入力回線（１−１）を
介して入力回線制御部（１−１）に入力したとすると、
該制御部内の図示せざる手段によって、該入力情報は受
け付けられるべきものか否かが判断され、受け付けられ
るべきものと判断されたときは、該入力情報（パケッ
ト）に含まれている行き先情報としてのアドレス情報の
出力回線番号を取り出し、レジスタ（７−１）に記憶さ
せる。そして空きメモリ面番号蓄積用キュー４から空き
メモリ面番号、例えば「ｊ」なら「ｊ」を取り出してき
てレジスタ（６−１）に記憶させる。

続いてカウンタ（８−１）から順次書き込みアドレスを
発生させてその空きのメモリ面（３−ｊ）に入力情報を
順次書き込み記憶させる。全ての入力情報がメモリ面
（３−ｊ）に書き込まれると、レジスタ（７−１）に記
憶されている出力回線番号、例えは（12−ｋ）なら（12
−ｋ）に従い、その回線制御部（２−ｋ）の出力待ちメ
モリ面番号蓄積用キュー（５−ｋ）にメモリ面番号
「ｊ」をトークンとして送る。

出力回線制御部（２−ｋ）では、出力待ちメモリ面番号
蓄積用キュー（５−ｋ）からメモリ面番号「ｊ」を取り
出し、読み出し用メモリ面番号記憶用レジスタ（９−
ｋ）に蓄積する。該レジスタ（９−ｋ）に蓄積されてい
るメモリ面番号「ｊ」に従ってメモリ面（３−ｊ）を選
択し、カウンタ（10−ｋ）から順次読み出しアドレスを
発生させて該メモリ面（３−ｊ）から入力情報を読み出
し出力回線（12−ｋ）に出力する。全入力情報のメモリ
面（３−ｊ）からの読み出し、出力回線（12−ｋ）への
送出が終了したらレジスタ（９−ｋ）に蓄積されている
メモリ面番号「ｊ」（トークン）を空きメモリ面番号蓄
積用キュー４に戻してやる。このようにしてメモリ面
（３−ｊ）は再び他の入力回線から入力される入力情報
の記憶用として使用されることが可能になる。

空きメモリ面番号蓄積用キュー４と出力待ちメモリ面番
号蓄積用キュー（５−１），（５−ｋ），（５−ｍ）は
何れもFIFO（フアースト・イン・フアースト・アウト）
構成をとっている。出力待ちメモリ面番号蓄積用キュー
（５−１），（５−ｋ），（５−ｍ）は、複数の入力回
線制御部から相次いでメモリ面番号（トークン）を送ら
れたときに、それらを待ち合わせさせておくためのもの
である。

以上、説明した如き、既提案に係るパケット交換方式で
は、速度の異なる複数の入力回線および出力回線に対し
て共通に、複数のバッファメモリ面（３−１），（３−
ｊ），（３−ｌ）等を用いてパケット交換を行おうとす
ると、異なる複数の速度のうちの最大の速度に入出力回
線数を乗じた速度でメモリ面へアクセスする必要があ
り、それ故、高速なメモリを必要とするものであった。
このため、結果的に、低速な回線に対しても高速なメモ
リを必要とし、収容回線数が制限されるところから共通
メモリの使用効率が低くなるという欠点があった。

〔発明が解決しようとする問題点〕

そこで本発明は、音声情報や画像情報の如き高速情報を
対象としたパケット交換を可能とし、かつ異なる速度の
入出力回線制御部を持つパケット交換方式において、共
通メモリの使用効率の向上を図ることを解決すべき問題
点としている。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明では、入力回線対応に
設けられた入力回線制御部と、出力回線対応に設けられ
出力回線制御部と、その両者間に位置する複数のバッフ
アメモリ面と、から成り、入力回線を介してパケット形
式で入力回線制御部に入力される情報を、該制御部から
空きのバッフアメモリ面を選択して書き込み記憶すると
共に、該入力情報に含まれるアドレス情報からその出力
すべき出力回線を判断して対応の出力回線制御部に出力
要求を登録すると、該出力回線制御部は前記バッフアメ
モリ面から入力情報を読み出すことにより所要のパケッ
ト交換を行って出力回線に送出するようにしたパケット
交換方式において、前記複数のバッフアメモリ面のそれ
ぞれに付与されたメモリ面番号につき、入力回線対応に
それぞれの空塞を管理して記憶し表示する空塞表示メモ
リと、前記各入力回線と各出力回線の間の回線速度の大
小関係を記憶し表示する回線速度表示メモリとを設け
た。

〔作用〕

入力回線を介してパケット形式で入力回線制御部に入力
された情報を、該制御部から前記空塞表示メモリを参照
することにより見出した空きのバッフアメモリ面に書き
込む際は、入力情報に含まれるアドレス情報から判断し
たその出力すべき出力回線の速度を、前記回線速度表示
メモリを参照して知り、該出力回線の速度が入力回線の
速度と同速または低速であるときには、バッフアメモリ
面へ入力情報の書き込みを開始した時点で出力回線制御
部に出力要求を登録して該バッフアメモリ面からの入力
情報の読み取りを開始させ、前記出力回線の速度が入力
回線の速度より高速であるときは、バッフアメモリ面へ
入力情報の書き込みを終了した時点で出力回線制御部に
出力要求を登録して該バッフアメモリ面からの入力情報
の読み取りを開始させ、 出力回線制御部でバッフアメモリ面から入力情報を読み
出して対応の出力回線に送出した後、当該バッフアメモ
リ面の前記空塞表示メモリにおける表示を空きに変更す
るとき、その出力回線と同速または低速の入力回線に対
しては、該バッフアメモリ面からの入力情報読み出しを
開始した時点で空塞表示を空きに転じ、その出力回線よ
り高速の入力回線に対しては、該バッフアメモリ面から
の入力情報の読み出しを終了した時点で空塞表示を空き
に転じるようにする。

つまり入力回線制御部と出力回線制御部の速度条件に対
応して共通メモリの空塞制御を最適化し、このことによ
り共通メモリの使用効率の向上を図っている。そしてこ
の点で従来技術（既提案にかかるパケット交換方式）と
相違している。

〔実施例〕 次に図を参照して本発明の実施例を説明する。

第１図は本発明の一実施例を示すブロック図である。同
図において、第７図におけるのと同じものには同じ符号
を付してある。そのほか、13は入出力回線の各速度の大
小関係を記憶しておき、表示することの出来る回線速度
表示メモリ、14は各バッフアメモリ面を入力回線対応に
その空塞を管理して記憶し表示する空塞表示メモリ、で
ある。

次に回路動作を説明する。

今パケット形式を採る入力情報が入力回線（11−１）を
介して入力回線制御部（１−１）に入力したとすると、
該制御部内の図示せざる手段によって、該入力情報は受
け付けられるべきものか否かが判断され、受け付けられ
るべきものと判断されたときは、該入力情報（パケッ
ト）に含まれている行き先情報としてのアドレス情報か
ら出力回線番号を取り出し、レジスタ（７−１）に記憶
させる。そして空塞表示メモリ14を参照して空きメモリ
面番号、例えば「ｊ」なら「ｊ」を取り出してきてレジ
スタ（６−１）に記憶させる。

続いてカウンタ（８−１）から順次書き込みアドレスを
発生させてその空きのメモリ面（３−ｊ）に入力情報を
順次書き込み記憶させる。次いで、レジスタ（７−１）
に記憶されている出力回線番号、例えは（12−ｋ）なら
（12−ｋ）に従い、その回線制御部（２−ｋ）の出力待
ちメモリ面番号蓄積用キュー（５−ｋ）にメモリ面番号
「ｊ」を移して該出力回線制御部（２−ｋ）に出力要求
（メモリ面（３−ｊ）からの入力情報の読み出し送出の
要求）を行うわけであるが、前記空きメモリ面番号、例
えば「ｊ」なら「ｊ」を捕捉した段階で、回線速度表示
メモリ13を参照して、当該入力回線（11−１）の速度
と、入力情報（パケット）に含まれている行き先情報と
してのアドレス情報から求めた出力回線（12−ｋ）の速
度とを知り、出力回線の速度が入力回線の速度に等しい
か、或いはそれより低速であるときは、前記メモリ面
（３−ｊ）に入力情報を書き込み始めた時点で、出力回
線制御部（２−ｋ）の出力待ちメモリ面番号蓄積用キュ
ー（５−ｋ）にメモリ面番号「ｊ」を移して該メモリ面
（３−ｊ）からの入力情報の読み出し送出の要求を行い
実行させる。これにより、入力回線制御部からの共通メ
モリへの情報（パケット）の書き込みと、出力回線制御
部による情報（パケット）の読み出し送出が時間的に重
なって行われるので、共通メモリを占有している保留時
間がそれだけ短くなる。

出力回線の速度が入力回線の速度より高速であるとき
は、前記メモリ面（３−ｊ）に入力情報を１パッケット
分、書き込み終えてから、出力回線制御部（２−ｋ）の
出力待ちメモリ面番号蓄積用キュー（５−ｋ）にメモリ
面番号「ｊ」を移し、該メモリ面（３−ｊ）からの入力
情報の読み出し送出の要求を行い実行させる。この場合
は共通メモリを占有している保留時間が短くならない。

一方、前記メモリ面（３−ｊ）から入力情報（パケッ
ト）を読み出して送出した後は、該メモリ面を空きとし
て空塞表示メモリ14に再び登録して次の使用に備えるわ
けであるが、メモリ面（３−ｊ）から入力情報（パケッ
ト）の読み出しを開始した時点で、該メモリ面（３−
ｊ）を空きとして空塞表示メモリ14に登録すれば、未だ
該メモリ面（３−ｊ）から入力情報（パケット）を読み
出して送出中であっても、その送出中の出力回線と同速
か或いはそれ以下の低速の入力回線に対してはそのメモ
リ面（３−ｊ）を使用させることが出来る。

第２図は、第１図において情報（パケット）を書き込
み、読み出すのに用いる共通メモリ面のメモリとしての
使用法を示す説明図である。

第２図において、メモリアドレス１からkmまでを持つ１
個のメモリは、バッフア内アドレス１乃至ｍを持つｋ個
のバッフア面（メモリ面）として使用可能であることが
理解されるであろう。従ってバッフア面番号とバッフア
内アドレスによりメモリのアドレスが決定されることに
なる。入力回線制御部からは１ビットまたは複数ビット
から成るワードを単位としてパケット情報がメモリ面に
書き込まれ、また同様に、メモリ面から出力回線制御部
に対してなされる読み出しも、１ビットまたは複数ビッ
トから成るワードを単位として行われる。

第３図は、第１図においてバッフア面（メモリ面）にパ
ケット情報を書き込む書き込み特性とその読み出し特性
とを示したグラフである。横軸は経過時刻を示し、縦軸
はアクセスされるアドレスを示している。

第３図（イ）は、複数ワードから成る一つのパケットを
バッフア面に書き込み終えてからその読み出しを開始す
る場合であり、（Ｗ）は書き込み特性を、（ａ）は出力
回線速度が入力回線速度より高速であるときの読み出し
特性を、（ｂ）は出力回線速度が入力回線速度と等しい
ときの読み出し特性を、（ｃ）は出力回線速度が入力回
線速度より低速であるときの読み出し特性を、それぞれ
示している。

第３図（ロ）は、パケット情報のバッフア面に対する書
き込み開始直後に、その読み出しを開始する場合であ
り、第３図（イ）の場合と同様、（Ｗ）は書き込み特性
を、（ａ）は出力回線速度が入力回線速度より高速であ
るときの読み出し特性を、（ｂ）は出力回線速度が入力
回線速度と等しいときの読み出し特性を、（ｃ）は出力
回線速度が入力回線速度より低速であるときの読み出し
特性を、それぞれ示している。

第３図（ロ）から分かるように、書き込み開始直後に読
み出しが可能なのは、出力回線速度が入力回線速度と等
しい（ｂ）の場合か、出力回線速度が入力回線速度より
低速である（ｃ）の場合だけである。出力回線速度が入
力回線速度より高速である（ａ）の場合は、書き込み開
始直後に読み出しを行うと、書き込みを行う前に読み出
しが行われることが起こり得るため、正しいパケット交
換が行われない。

第３図（イ）と第３図（ロ）を対比すれば明らかなよう
に、書き込み開始直後に読み出しを開始すると、書き込
み終了後に読み出しを開始する場合に比べ、バッフア面
の保留時間を短縮でき、少ないバッフア容量でパケット
交換機を実現できるという利点が生まれるが、入出力回
線速度に応じて読み出しを開始する時点を制御すること
が必要となり、第１図において、回線速度表示メモリ13
はかかる制御のために参照されるものであることは、既
に述べた通りである。

第４図は、第１図においてバッフア面（メモリ面）に書
き込んだパケット情報を読み出す読み出し特性と、その
後、そのバッフア面を空きとして空塞表示メモリ14に再
び登録し、他の入力回線からのパケット情報の書き込み
に使用するときの書き込み特性とを示したグラフであ
る。横軸は経過時刻を示し、縦軸はアクセスされるアド
レスを示している。

第４図（イ）は、複数ワードから成る一つのパケットを
バッフア面から読み出し終えてからその返還（空きとし
て空塞表示メモリ14に登録すること）を行う場合であ
り、（Ｒ）は読み出し特性を、（ａ）は出力回線速度が
入力回線速度より高速であるときの書き込み特性を、
（ｂ）は出力回線速度が入力回線速度と等しいときの書
き込み特性を、（ｃ）は出力回線速度が入力回線速度よ
り低速であるときの書き込み特性を、それぞれ示してい
る。

第４図（ロ）は、パケット情報のバッフア面からの読み
出し開始直後に、該バッフア面を返還（空きとして空塞
表示メモリ14に登録すること）を行う場合であり、
（Ｒ）は読み出し特性を、（ａ）は出力回線速度が入力
回線速度より高速であるときの書き込み特性を、（ｂ）
は出力回線速度が入力回線速度と等しいときの書き込み
特性を、（ｃ）は出力回線速度が入力回線速度より低速
であるときの書き込み特性を、それぞれ示している。

第４図（ロ）から分かるように、読み出し開始直後にバ
ッフア面を返還できるのは、そのバッフア面が、出力中
の出力回線の速度に等しい速度を持つ入力回線によって
書き込まれる（ｂ）の場合か、出力中の出力回線の速度
より低い速度を持つ入力回線によって書き込まれる
（ｃ）の場合だけである。出力中の出力回線の速度より
高い速度を持つ入力回線によって書き込まる（ａ）の場
合には、読み出し開始直後にバッフア面の返還を行う
と、読み出しを行う前に書き込みが行われることが起こ
り得るため、正しいパケット交換が行われない。

第４図（イ）と第４図（ロ）を対比すれば明らかなよう
に、読み出し開始直後にバッフア面を返還すると、読み
出しを終了してから返還する場合に比べ、バッフア面の
容量を多重に有効利用できるという利点が生まれるが、
入出力回線速度に応じてバッフア面の使用許可を制御す
ることが必要となり、第１図において、空塞表示メモリ
14に、入力回線速度毎に各メモリ面の使用の可否を定め
て登録しておくことが必要になるのは、かかる制御を可
能にするためである。

第５図は、第１図における回線速度表示メモリ13の構成
例を示した説明図である。

第５図において、横方向に出力回線番号1,2,3,……６を
表示すると共に、番号１の出力回線の速度が1.5、番号
２の出力回線の速度が２、番号３の出力回線の速度が
８、番号４の出力回線の速度が16、等として表示されて
いる。他方、縦方向に入力回線番号1,2,3,……６が表示
され、番号１の入力回線の速度が0.5、番号２の入力回
線の速度が３、番号３の入力回線の速度が10、番号４の
入力回線の速度が20、等として表示されている。

次いで、入力回線と出力回線を比較し、入力回線の速度
＜出力回線の速度であるなら、入力回線の行と出力回線
の列の交点に０を書き込み、入力回線の速度＞出力回線
の速度であるなら、入力回線の行と出力回線の列の交点
に１を書き込む。

例えば、入力回線１と出力回線１を比較した場合、入力
回線１の速度＜出力回線１の速度であるから、入力回線
１の行と出力回線１の列の交点に０を書き込む。また入
力回線６と出力回線１を比較した場合、入力回線６の速
度＞出力回線１の速度であるから、入力回線６の行と出
力回線１の列の交点に１を書き込むと言う具合である。

従って入力回線番号と出力回線番号が与えられれば、こ
の回線速度表示メモリ13を参照することにより、直ちに
両回線の速度の大小関係を知ることができる。バッフア
面への書き込み時であれば、その書き込み開始時に、こ
のメモリ13を参照して、１であれば、入力回線の速度＞
出力回線の速度であるから、直ちに読み出しを開始さ
せ、０であれば、入力回線の速度＜出力回線の速度であ
るから、書き込み終了後に読み出しを開始させる。

同様に、バッフア面からの読み出し時であれば、その読
み出し開始時に、メモリ13を参照して、１であれば、入
力回線の速度＞出力回線の速度であるから、読み出し終
了後にバッフア面の返還を行い、０であれば、入力回線
の速度＜出力回線の速度であれから、読み出し開始後、
直ちにバッフア面の返還を行うことができる。

第６図は、第１図における空塞表示メモリ14の構成例を
示した説明図である。

第６図において、横方向にバッフア面（メモリ面）番号
が1,2,3,……９の如く表示されており、縦方向には入力
回線番号が1,2,3,……６の如く表示されている。縦方向
の列と横方向の行との交点には、バッフア面（メモリ
面）が空きであることを示す０とか、使用中（塞がり）
であることを示す１とかが記入されている。

このメモリ構成の読み方は次の如くである。即ち、今バ
ッフア面２が速度1.5（例えば単位はMb/s）の出力回線
１への読み出し送出を行っていたとすると、そのとき該
バッフア面に対して書き込み（使用）可能なのは、速度
1.5より低速な入力回線１だけであるから、バッフア面
番号２の縦列において、入力回線１に対する欄だけが使
用可能（空き）を示す０が書き込まれ、他の入力回線に
対する欄には何れも使用不可（塞がり）を示す１が記入
されている。

もう一つ例を説明する。今バッフア面３が速度16の出力
回線４への読み出し送出を行っていたとすると、そのと
き該バッフア面に対して書き込み（使用）可能なのは、
速度16より低速な入力回線1,2,3であるから、バッフア
面番号３の縦列において、入力回線1,2,3に対する各欄
だけが使用可能（空き）を示す０を書き込まれ、他の入
力回線に対する欄は何れも使用不可（塞がり）を示す１
が記入される。

このようなメモリ14における空塞表示は、バッフア面か
らの或る出力回線による読み出し開始時に、当該バッフ
ア面番号の縦列に、その出力回線の速度に比較して低い
速度を持つ入力回線の番号の欄には０を、高い速度を持
つ入力回線の番号の欄には１を書き込み、読み出し終了
後は、その全欄に０を書き込むことにより行われる。

入力回線制御部は、共通バッフア面に書き込むべきパケ
ット情報が到着すると、この空塞表示メモリ14を参照し
て使用可能なバッフア面を一つ捕捉する。入力回線１に
パケット情報が到着した場合を想定すると、第６図に示
したメモリ内容の場合、入力回線１の使用可能なバッフ
ア面は1,2,3の三面あり、そのうちのどれを捕捉しても
良い。他の入力回線である2,3はバッフア面1,3しか使用
可能でなく、また入力回線4,5,6はバッフア面１しか使
用可能でない。

そこで入力回線１は、バッフア面２から優先的に使用す
るようにすれば、他の入力回線によるバッフア面捕捉の
機会を奪わないで済むので、サービスの公平化を図るこ
とができる。

〔発明の効果〕

以上説明したように、本発明によれば、メモリを使用し
た高速パケット交換方式において、入出力回線の速度に
応じて共通バッフア（メモリ）面を有効に使用できるの
で、所要のメモリ面数の削減を図れるという利点があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図
は、第１図において情報（パケット）を書き込み、読み
出すのに用いる共通メモリ面のメモリとしての使用法を
示す説明図、第３図は、第１図においてバッフア面（メ
モリ面）にパケット情報を書き込む書き込み特性とその
読み出し特性とを示したグラフ、第４図は、第１図にお
いてバッフア面（メモリ面）に書き込んだパケット情報
を読み出す読み出し特性と、その後、そのバッフア面を
空きとして空塞表示メモリ14に再び登録し、他の入力回
線からのパケット情報の書き込みに使用するときの書き
込み特性とを示したグラフ、第５図は、第１図における
回線速度表示メモリ13の構成例を示した説明図、第６図
は、第１図における空塞表示メモリ14の構成例を示した
説明図、第７図は既提案に係るパケット交換方式を示す
ブロック図である。 符号の説明 （11−１），（11−ｉ），（11−ｎ）……入力回線、
（１−１），（１−ｉ），（１−ｎ）……入力回線制御
部、（８−１），（８−ｉ），（８−ｎ）……書き込み
用カウンタ、（７−１），（７−ｉ），（７−ｎ）……
出力回線番号記憶用レジスタ、（６−１），（６−
ｉ），（６−ｎ）……書き込み用メモリ面番号記憶用レ
ジスタ、（３−１），（３−ｊ），（３−ｌ）……メモ
リ面、（２−１），（２−ｋ），（２−ｍ）……出力回
線制御部、（10−１），（10−ｋ），（10−ｍ）……読
み出し用カウンタ、（９−１），（９−ｋ），（９−
ｍ）……読み出し用メモリ面番号記憶用レジスタ、（５
−１），（５−ｋ），（５−ｍ）……出力待ちメモリ面
番号蓄積用キュー、（12−１），（12−ｋ），（12−
ｍ）……出力回線、13……回線速度表示メモリ、14……
空塞表示メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 達郎 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内 (72)発明者 榊原 宗 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内 (56)参考文献 特開 昭63−63237（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力回線対応に設けられた入力回線制御部
   と、出力回線対応に設けられた出力回線制御部と、その
   両者間に位置する複数のバッフアメモリ面と、から成
   り、入力回線を介してパケット形式で入力回線制御部に
   入力される情報を、該制御部から空きのバッフアメモリ
   面を選択して書き込み記憶すると共に、該入力情報に含
   まれるアドレス情報からその出力すべき出力回線を判断
   して対応の出力回線制御部に出力要求を登録すると、該
   出力回線制御部は前記バッファメモリ面から入力情報を
   読み出すことにより所要のパケット交換を行って出力回
   線に送出するようにしたパケット交換方式において、 前記複数のバッフアメモリ面のそれぞれに付与されたメ
   モリ面番号につき、入力回線対応にそれぞれの空塞を管
   理して記憶し表示する空塞表示メモリと、前記各入力回
   線と各出力回線の間の回線速度の大小関係を記憶し表示
   する回線速度表示メモリと、を設け、 入力回線を介してパケット形式で入力回線制御部に入力
   された情報を、該制御部から前記空塞表示メモリを参照
   することにより見出した空きのバッフアメモリ面に書き
   込む際は、入力情報に含まれるアドレス情報から判断し
   たその出力すべき出力回線の速度を、前記回線速度表示
   メモリを参照して知り、該出力回線の速度が入力回線の
   速度と同速または低速であるときは、バッフアメモリ面
   へ入力情報の書き込みを開始した時点で出力回線制御部
   に出力要求を登録して該バッフアメモリ面からの入力情
   報の読み取りを開始させ、前記出力回線の速度が入力回
   線の速度より高速であるときは、バッフアメモリ面へ入
   力情報の書き込みを終了した時点で出力回線制御部に出
   力要求を登録して該バッフアメモリ面からの入力情報の
   読み取りを開始させ、 出力回線制御部でバッフアメモリ面から入力情報を読み
   出して対応の出力回線に送出した後、当該バッフアメモ
   リ面の前記空塞表示メモリにおける表示を空きに変更す
   るとき、その出力回線と同速または低速の入力回線に対
   しては、該バッフアメモリ面からの入力情報読み出しを
   開始した時点で空塞表示を空きに転じ、その出力回線よ
   り高速の入力回線に対しては、該バッフアメモリ面から
   の入力情報の読み出しを終了した時点で空塞表示を空き
   に転じるようにしたことを特徴とするパケット交換方
   式。