JP3266098B2 - 拡張スロット接続回路 - Google Patents
拡張スロット接続回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は拡張スロット接続回
路に関し、特に総スロット数が決められているコンピュ
ータ装置における拡張スロットのバスへの接続方法に関
する。
路に関し、特に総スロット数が決められているコンピュ
ータ装置における拡張スロットのバスへの接続方法に関
する。
【０００２】
【従来の技術】従来、この種のコンピュータ装置におい
ては、コンピュータ装置のハードウェアの構成上の制
限、特にコンピュータ本体の制限（主に、筐体サイズの
制限）によって、拡張カード類を挿入するための総スロ
ット数が決められている。
ては、コンピュータ装置のハードウェアの構成上の制
限、特にコンピュータ本体の制限（主に、筐体サイズの
制限）によって、拡張カード類を挿入するための総スロ
ット数が決められている。
【０００３】コンピュータ装置内にプライマリィバス
（Ｐｒｉｍａｒｙ−ｂｕｓ：一次バス）ととセカンダリ
ィバス（Ｓｅｃｏｎｄａｒｙ−ｂｕｓ：二次バス）とが
配設され、セカンダリィバスをＩＯＰ（Ｉｎｐｕｔ Ｏ
ｕｔｐｕｔ Ｐｒｏｃｅｓｓｏｒ）にて制御する場合に
は、プライマリィバス及びセカンダリィバス各々に接続
するスロット数を考慮しなければならない。
（Ｐｒｉｍａｒｙ−ｂｕｓ：一次バス）ととセカンダリ
ィバス（Ｓｅｃｏｎｄａｒｙ−ｂｕｓ：二次バス）とが
配設され、セカンダリィバスをＩＯＰ（Ｉｎｐｕｔ Ｏ
ｕｔｐｕｔ Ｐｒｏｃｅｓｓｏｒ）にて制御する場合に
は、プライマリィバス及びセカンダリィバス各々に接続
するスロット数を考慮しなければならない。
【０００４】上記のようなＩＯＰによるセカンダリィバ
スの制御は従来から使用されているが、近年、Ｉ2 Ｏ
（Ｉｎｔｅｌｌｉｇｅｎｔ Ｉ／Ｏ）テクノロジとして
脚光を浴びている。
スの制御は従来から使用されているが、近年、Ｉ2 Ｏ
（Ｉｎｔｅｌｌｉｇｅｎｔ Ｉ／Ｏ）テクノロジとして
脚光を浴びている。
【０００５】このように、プライマリィバス及びセカン
ダリィバスでは制御するプロセッサがＣＰＵ（Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であるか、
あるいはＩＯＰであるかのように異なる場合、コンピュ
ータの使用目的によって夫々のバスのスロット数を増加
することが要求される。夫々のバスのスロット数が充分
ある場合には問題はないが、コンピュータ本体の制限
（主に、筐体形状の制限）によって総スロット数が決ま
ってしまう場合には問題がある。
ダリィバスでは制御するプロセッサがＣＰＵ（Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であるか、
あるいはＩＯＰであるかのように異なる場合、コンピュ
ータの使用目的によって夫々のバスのスロット数を増加
することが要求される。夫々のバスのスロット数が充分
ある場合には問題はないが、コンピュータ本体の制限
（主に、筐体形状の制限）によって総スロット数が決ま
ってしまう場合には問題がある。
【０００６】
【発明が解決しようとする課題】上述した従来の拡張ス
ロット接続方式では、コンピュータの使用目的によって
スロットの増加を行いたい場合に、ハードウェアを再設
計しなければならないという問題がある。
ロット接続方式では、コンピュータの使用目的によって
スロットの増加を行いたい場合に、ハードウェアを再設
計しなければならないという問題がある。
【０００７】そこで、本発明の目的は上記の問題点を解
消し、筐体及びハードウェアの設計変更を行わずに、ス
ロット構成を変更することができる拡張スロット接続回
路を提供することにある。
消し、筐体及びハードウェアの設計変更を行わずに、ス
ロット構成を変更することができる拡張スロット接続回
路を提供することにある。
【０００８】
【課題を解決するための手段】本発明による拡張スロッ
ト接続回路は、異なる制御系によって夫々制御される第
１及び第２のバス各々に接続されかつ電子回路を前記第
１及び第２のバス各々に接続するための複数の拡張スロ
ットを含み、前記第１及び第２のバス各々がバスブリッ
ジを介してプロセッサバスに接続されるコンピュータ装
置の拡張スロット接続回路であって、前記複数の拡張ス
ロットのうちの特定の拡張スロットを前記第１のバスに
接続する第１のバススイッチと、前記特定の拡張スロッ
トを前記第２のバスに接続する第２のバススイッチと、
外部指示に応じて前記第１及び第２のバススイッチのい
ずれかを有効とするバス選択手段とを備え、前記バス選
択手段で有効とする前記第１及び第２のバススイッチを
切換えることで前記第１及び第２のバス各々に接続され
る拡張スロット数を変更するようにしている。
ト接続回路は、異なる制御系によって夫々制御される第
１及び第２のバス各々に接続されかつ電子回路を前記第
１及び第２のバス各々に接続するための複数の拡張スロ
ットを含み、前記第１及び第２のバス各々がバスブリッ
ジを介してプロセッサバスに接続されるコンピュータ装
置の拡張スロット接続回路であって、前記複数の拡張ス
ロットのうちの特定の拡張スロットを前記第１のバスに
接続する第１のバススイッチと、前記特定の拡張スロッ
トを前記第２のバスに接続する第２のバススイッチと、
外部指示に応じて前記第１及び第２のバススイッチのい
ずれかを有効とするバス選択手段とを備え、前記バス選
択手段で有効とする前記第１及び第２のバススイッチを
切換えることで前記第１及び第２のバス各々に接続され
る拡張スロット数を変更するようにしている。
【０００９】本発明による他の拡張スロット接続回路
は、異なる制御系によって夫々制御されかつ互いに第１
のバスブリッジを介して接続された第１及び第２のバス
と、前記第１及び第２のバス各々に接続されかつ電子回
路を前記第１及び第２のバス各々に接続するための複数
の拡張スロットとを含み、前記第１及び第２のバス各々
が第２のバスブリッジを介してプロセッサバスに接続さ
れるコンピュータ装置の拡張スロット接続回路であっ
て、前記複数の拡張スロットのうちの特定の拡張スロッ
トを前記第１のバスに接続する第１のバススイッチと、
前記特定の拡張スロットを前記第２のバスに接続する第
２のバススイッチと、外部指示に応じて前記第１及び第
２のバススイッチのいずれかを有効とするバス選択手段
とを備え、前記バス選択手段で有効とする前記第１及び
第２のバススイッチを切換えることで前記第１及び第２
のバス各々に接続される拡張スロット数を変更するよう
にしている。
は、異なる制御系によって夫々制御されかつ互いに第１
のバスブリッジを介して接続された第１及び第２のバス
と、前記第１及び第２のバス各々に接続されかつ電子回
路を前記第１及び第２のバス各々に接続するための複数
の拡張スロットとを含み、前記第１及び第２のバス各々
が第２のバスブリッジを介してプロセッサバスに接続さ
れるコンピュータ装置の拡張スロット接続回路であっ
て、前記複数の拡張スロットのうちの特定の拡張スロッ
トを前記第１のバスに接続する第１のバススイッチと、
前記特定の拡張スロットを前記第２のバスに接続する第
２のバススイッチと、外部指示に応じて前記第１及び第
２のバススイッチのいずれかを有効とするバス選択手段
とを備え、前記バス選択手段で有効とする前記第１及び
第２のバススイッチを切換えることで前記第１及び第２
のバス各々に接続される拡張スロット数を変更するよう
にしている。
【００１０】すなわち、本発明の拡張スロット接続回路
は、コンピュータ本体装置における拡張スロットの接続
部分をバススイッチによってプライマリィバス及びセカ
ンダリィバス夫々に接続し、バススイッチによる切換え
動作をバス選択回路で制御している。
は、コンピュータ本体装置における拡張スロットの接続
部分をバススイッチによってプライマリィバス及びセカ
ンダリィバス夫々に接続し、バススイッチによる切換え
動作をバス選択回路で制御している。
【００１１】より具体的には、バスブリッジ（Ｂｕｓ
ｂｒｉｄｇｅ）で接続された複数本のバス（ｂｕｓ）を
もち、各バスに夫々拡張スロット（Ａｄｄｉｔｉｏｎａ
ｌｓｌｏｔ）を持つコンピュータハードウェア構成にお
いて、バス選択回路（Ｂｕｓ Ｓｅｌｅｃｔｏｒ）とバ
ススイッチ（Ｂｕｓ Ｓｗｉｔｃｈ）とを設け、バスス
イッチを通して各バスに拡張スロットを接続している。
ｂｒｉｄｇｅ）で接続された複数本のバス（ｂｕｓ）を
もち、各バスに夫々拡張スロット（Ａｄｄｉｔｉｏｎａ
ｌｓｌｏｔ）を持つコンピュータハードウェア構成にお
いて、バス選択回路（Ｂｕｓ Ｓｅｌｅｃｔｏｒ）とバ
ススイッチ（Ｂｕｓ Ｓｗｉｔｃｈ）とを設け、バスス
イッチを通して各バスに拡張スロットを接続している。
【００１２】このバス選択回路はバス選択信号（Ｓｅｌ
ｅｃｔ ｓｉｇｎａｌ）にて、バススイッチを切換え、
バススイッチ下に接続された拡張スロットが接続される
バスを切換えるという動作を実行する。したがって、特
定のスロットを必要に応じて、プライマリィバス及びセ
カンダリィバスのうちの必要な方に接続することができ
る。
ｅｃｔ ｓｉｇｎａｌ）にて、バススイッチを切換え、
バススイッチ下に接続された拡張スロットが接続される
バスを切換えるという動作を実行する。したがって、特
定のスロットを必要に応じて、プライマリィバス及びセ
カンダリィバスのうちの必要な方に接続することができ
る。
【００１３】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
拡張スロット接続回路の構成を示すブロック図である。
図において、プロセッサバス１００にはＣＰＵ（中央処
理装置）１及びバスブリッジ２が接続され、プライマリ
ィバス（Ｐｒｉｍａｒｙ−ｂｕｓ：一次バス）２００に
はバスブリッジ２，３とバススイッチ４と拡張スロット
（Ａｄｄｉｔｉｏｎａｌ ｓｌｏｔ）１１〜１３とが接
続され、セカンダリィバス３００（Ｓｅｃｏｎｄａｒｙ
−ｂｕｓ：二次バス）にはバスブリッジ３とバススイッ
チ５と拡張スロット１５〜１７とが接続されている。
面を参照して説明する。図１は本発明の一実施例による
拡張スロット接続回路の構成を示すブロック図である。
図において、プロセッサバス１００にはＣＰＵ（中央処
理装置）１及びバスブリッジ２が接続され、プライマリ
ィバス（Ｐｒｉｍａｒｙ−ｂｕｓ：一次バス）２００に
はバスブリッジ２，３とバススイッチ４と拡張スロット
（Ａｄｄｉｔｉｏｎａｌ ｓｌｏｔ）１１〜１３とが接
続され、セカンダリィバス３００（Ｓｅｃｏｎｄａｒｙ
−ｂｕｓ：二次バス）にはバスブリッジ３とバススイッ
チ５と拡張スロット１５〜１７とが接続されている。
【００１４】バスブリッジ２はプロセッサバス１００と
プライマリィバス２００とに接続され、プロセッサバス
１００上のＣＰＵ１と、プライマリィバス２００上の拡
張スロット１１〜１３及びバススイッチ４とを接続可能
としている。
プライマリィバス２００とに接続され、プロセッサバス
１００上のＣＰＵ１と、プライマリィバス２００上の拡
張スロット１１〜１３及びバススイッチ４とを接続可能
としている。
【００１５】バスブリッジ３はプライマリィバス２００
とセカンダリィバス３００とに接続され、プライマリィ
バス２００上のバスブリッジ２，拡張スロット１１〜１
３，バススイッチ４と、セカンダリィバス３００上の拡
張スロット１５〜１７，バススイッチ５とを接続可能と
している。
とセカンダリィバス３００とに接続され、プライマリィ
バス２００上のバスブリッジ２，拡張スロット１１〜１
３，バススイッチ４と、セカンダリィバス３００上の拡
張スロット１５〜１７，バススイッチ５とを接続可能と
している。
【００１６】ここで、拡張スロット１４はバススイッチ
４を介してプライマリィバス２００に接続され、バスス
イッチ５を介してセカンダリィバス３００に接続されて
いる。バス選択回路６は選択信号１０１に応じてバスス
イッチ４，５のどちらか一方を有効とする。
４を介してプライマリィバス２００に接続され、バスス
イッチ５を介してセカンダリィバス３００に接続されて
いる。バス選択回路６は選択信号１０１に応じてバスス
イッチ４，５のどちらか一方を有効とする。
【００１７】したがって、拡張スロット１４を必要とす
るバスの方に接続するよう選択信号１０１でバス選択回
路６に指示することで、拡張スロット１４をプライマリ
ィバス２００またはセカンダリィバス３００に接続する
ことができる。よって、特定のスロット、つまり拡張ス
ロット１４を必要に応じてプライマリィバス２００及び
セカンダリィバス３００のうちの必要な方に接続するこ
とができる。
るバスの方に接続するよう選択信号１０１でバス選択回
路６に指示することで、拡張スロット１４をプライマリ
ィバス２００またはセカンダリィバス３００に接続する
ことができる。よって、特定のスロット、つまり拡張ス
ロット１４を必要に応じてプライマリィバス２００及び
セカンダリィバス３００のうちの必要な方に接続するこ
とができる。
【００１８】図２は本発明の他の実施例によるコンピュ
ータ装置のハードウェア構成を示すブロック図である。
図において、プロセッサバス１００にはＣＰＵ１とバス
ブリッジ２とメインメモリコントローラ２２とが接続さ
れ、メインメモリコントローラ２２にはメインメモリ２
１が接続されている。
ータ装置のハードウェア構成を示すブロック図である。
図において、プロセッサバス１００にはＣＰＵ１とバス
ブリッジ２とメインメモリコントローラ２２とが接続さ
れ、メインメモリコントローラ２２にはメインメモリ２
１が接続されている。
【００１９】プライマリィバス２００にはバスブリッジ
２とバススイッチ４と拡張スロット１１〜１３とＩ／Ｏ
コントローラ２３とＩ／Ｏバスブリッジ２４とバスブリ
ッジ＆ＩＯＰ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｐｒｏｃｅ
ｓｓｏｒ）２５とが接続されている。
２とバススイッチ４と拡張スロット１１〜１３とＩ／Ｏ
コントローラ２３とＩ／Ｏバスブリッジ２４とバスブリ
ッジ＆ＩＯＰ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｐｒｏｃｅ
ｓｓｏｒ）２５とが接続されている。
【００２０】セカンダリィバス３００にはバススイッチ
５と拡張スロット１５〜１７とバスブリッジ＆ＩＯＰ２
５とＩ／Ｏコントローラ２９とが接続されている。Ｉ／
Ｏバス４００にはバスブリッジ＆ＩＯＰ２５とＩＯＰメ
モリコントローラ２６とＩＯＰファームウェア（ＲＯ
Ｍ：リードオンリメモリ）２８とが接続され、ＩＯＰメ
モリコントローラ２６にはＩＯＰメモリ２７が接続され
ている。
５と拡張スロット１５〜１７とバスブリッジ＆ＩＯＰ２
５とＩ／Ｏコントローラ２９とが接続されている。Ｉ／
Ｏバス４００にはバスブリッジ＆ＩＯＰ２５とＩＯＰメ
モリコントローラ２６とＩＯＰファームウェア（ＲＯ
Ｍ：リードオンリメモリ）２８とが接続され、ＩＯＰメ
モリコントローラ２６にはＩＯＰメモリ２７が接続され
ている。
【００２１】低速Ｉ／Ｏバス５００にはＩ／Ｏバスブリ
ッジ２４と拡張スロット１８，１９とＩ／Ｏコントロー
ラ３０とバッファ３１とが接続され、バッファ３１には
ＣＰＵファームウェア（ＲＯＭ）３２が接続されてい
る。
ッジ２４と拡張スロット１８，１９とＩ／Ｏコントロー
ラ３０とバッファ３１とが接続され、バッファ３１には
ＣＰＵファームウェア（ＲＯＭ）３２が接続されてい
る。
【００２２】バスブリッジ２はプロセッサバス１００と
プライマリィバス２００とに接続され、プロセッサバス
１００上のＣＰＵ１及びメインメモリコントローラ２２
と、プライマリィバス２００上のバススイッチ４，拡張
スロット１１〜１３，Ｉ／Ｏコントローラ２３，Ｉ／Ｏ
バスブリッジ２４，バスブリッジ＆ＩＯＰ２５とを接続
可能としている。
プライマリィバス２００とに接続され、プロセッサバス
１００上のＣＰＵ１及びメインメモリコントローラ２２
と、プライマリィバス２００上のバススイッチ４，拡張
スロット１１〜１３，Ｉ／Ｏコントローラ２３，Ｉ／Ｏ
バスブリッジ２４，バスブリッジ＆ＩＯＰ２５とを接続
可能としている。
【００２３】バスブリッジ＆ＩＯＰ２５はプライマリィ
バス２００とセカンダリィバス３００とＩ／Ｏバス４０
０とに接続され、プライマリィバス２００上のバスブリ
ッジ２，バススイッチ４，拡張スロット１１〜１３，Ｉ
／Ｏコントローラ２３と、セカンダリィバス３００上の
バススイッチ５，拡張スロット１５〜１７，Ｉ／Ｏコン
トローラ２９と、Ｉ／Ｏバス４００上のＩＯＰメモリコ
ントローラ２６，ＩＯＰファームウェア２８とを接続可
能としている。
バス２００とセカンダリィバス３００とＩ／Ｏバス４０
０とに接続され、プライマリィバス２００上のバスブリ
ッジ２，バススイッチ４，拡張スロット１１〜１３，Ｉ
／Ｏコントローラ２３と、セカンダリィバス３００上の
バススイッチ５，拡張スロット１５〜１７，Ｉ／Ｏコン
トローラ２９と、Ｉ／Ｏバス４００上のＩＯＰメモリコ
ントローラ２６，ＩＯＰファームウェア２８とを接続可
能としている。
【００２４】Ｉ／Ｏバスブリッジ２４はプライマリィバ
ス２００と低速Ｉ／Ｏバス５００とに接続され、プライ
マリィバス２００上のバスブリッジ２，バススイッチ
４，拡張スロット１１〜１３，Ｉ／Ｏコントローラ２３
と、低速Ｉ／Ｏバス５００上の拡張スロット１８，１
９，ＩＯコントローラ３０，バッファ３１とを接続可能
としている。
ス２００と低速Ｉ／Ｏバス５００とに接続され、プライ
マリィバス２００上のバスブリッジ２，バススイッチ
４，拡張スロット１１〜１３，Ｉ／Ｏコントローラ２３
と、低速Ｉ／Ｏバス５００上の拡張スロット１８，１
９，ＩＯコントローラ３０，バッファ３１とを接続可能
としている。
【００２５】ここで、拡張スロット１４はバススイッチ
４を介してプライマリィバス２００に接続され、バスス
イッチ５を介してセカンダリィバス３００に接続されて
いる。バス選択回路６は選択スイッチ３３からの選択信
号に応じてバススイッチ４，５のどちらか一方を有効と
する。
４を介してプライマリィバス２００に接続され、バスス
イッチ５を介してセカンダリィバス３００に接続されて
いる。バス選択回路６は選択スイッチ３３からの選択信
号に応じてバススイッチ４，５のどちらか一方を有効と
する。
【００２６】したがって、拡張スロット１４を必要とす
るバスの方に接続するよう選択スイッチ３３からバス選
択回路６に指示することで、拡張スロット１４をプライ
マリィバス２００またはセカンダリィバス３００に接続
することができる。よって、特定のスロット、つまり拡
張スロット１４を必要に応じてプライマリィバス２００
及びセカンダリィバス３００のうちの必要な方に接続す
ることができる。
るバスの方に接続するよう選択スイッチ３３からバス選
択回路６に指示することで、拡張スロット１４をプライ
マリィバス２００またはセカンダリィバス３００に接続
することができる。よって、特定のスロット、つまり拡
張スロット１４を必要に応じてプライマリィバス２００
及びセカンダリィバス３００のうちの必要な方に接続す
ることができる。
【００２７】上述した本発明の他の実施例では、ＩＯＰ
及びバスブリッジが一体になったバスブリッジ＆ＩＯＰ
２５が配置されているが、それらが分離されている場合
もある。また、ＣＰＵ１にはＣＰＵ用のメインメモリ２
１と、ＣＰＵ用のファームウェア（ＦＷ）の入ったＲＯ
Ｍ３２とが準備され、バスブリッジ＆ＩＯＰ２５にはＩ
ＯＰ用のメモリ２７と、ファームウェアの入ったＲＯＭ
２８とが準備されており、夫々のバス（プライマリィバ
ス２００、セカンダリィバス３００、低速Ｉ／Ｏバス５
００）にはＩ／Ｏコントローラ２３，２９，３０が接続
されている。
及びバスブリッジが一体になったバスブリッジ＆ＩＯＰ
２５が配置されているが、それらが分離されている場合
もある。また、ＣＰＵ１にはＣＰＵ用のメインメモリ２
１と、ＣＰＵ用のファームウェア（ＦＷ）の入ったＲＯ
Ｍ３２とが準備され、バスブリッジ＆ＩＯＰ２５にはＩ
ＯＰ用のメモリ２７と、ファームウェアの入ったＲＯＭ
２８とが準備されており、夫々のバス（プライマリィバ
ス２００、セカンダリィバス３００、低速Ｉ／Ｏバス５
００）にはＩ／Ｏコントローラ２３，２９，３０が接続
されている。
【００２８】図２に示すプライマリィバス２００及びセ
カンダリィバス３００に接続されるＩ／Ｏコントローラ
２３，２９や拡張スロット１１〜１３，１５〜１７は物
理仕様及び電気仕様ともに共通であり、プライマリィバ
ス２００に接続可能なＩ／Ｏ拡張ボード（Ａｄｄｉｔｉ
ｏｎａｌ ｂｏａｒｄ）（図示せず）はセカンダリィバ
ス３００にも接続可能である。
カンダリィバス３００に接続されるＩ／Ｏコントローラ
２３，２９や拡張スロット１１〜１３，１５〜１７は物
理仕様及び電気仕様ともに共通であり、プライマリィバ
ス２００に接続可能なＩ／Ｏ拡張ボード（Ａｄｄｉｔｉ
ｏｎａｌ ｂｏａｒｄ）（図示せず）はセカンダリィバ
ス３００にも接続可能である。
【００２９】しかしながら、プライマリィバス２００は
ＣＰＵ１に、セカンダリィバス３００はＩＯＰ２５に夫
々制御される点で、プライマリィバス２００及びセカン
ダリィバス３００の位置付けは各々異なる。
ＣＰＵ１に、セカンダリィバス３００はＩＯＰ２５に夫
々制御される点で、プライマリィバス２００及びセカン
ダリィバス３００の位置付けは各々異なる。
【００３０】上記のハードウェア構成に対し、本発明の
他の実施例にしたがって設けられた拡張スロット１４は
バス選択回路６で選択制御されるバススイッチ４，５に
より、プライマリィバス２００及びセカンダリィバス３
００のうちの選択された側のバスに接続される。
他の実施例にしたがって設けられた拡張スロット１４は
バス選択回路６で選択制御されるバススイッチ４，５に
より、プライマリィバス２００及びセカンダリィバス３
００のうちの選択された側のバスに接続される。
【００３１】上述した構成において、システム構築時に
ＣＰＵ１で制御されるプライマリィバス２００とＩＯＰ
２５で制御されるセカンダリィバス３００とのうちのど
ちらの拡張スロットが必要かを検討し、選択スイッチ３
３を切換える。
ＣＰＵ１で制御されるプライマリィバス２００とＩＯＰ
２５で制御されるセカンダリィバス３００とのうちのど
ちらの拡張スロットが必要かを検討し、選択スイッチ３
３を切換える。
【００３２】このとき、プライマリィバス２００側に切
換えたとすると、バス選択回路６は選択スイッチ３３に
よって切換えられたバスの反対側のセカンダリィバス３
００側のバススイッチ５をディスエーブル（ｄｉｓａｂ
ｌｅ）にした後、プライマリィバス２００側のバススイ
ッチ４をイネーブル（ｅｎａｂｌｅ）にする。
換えたとすると、バス選択回路６は選択スイッチ３３に
よって切換えられたバスの反対側のセカンダリィバス３
００側のバススイッチ５をディスエーブル（ｄｉｓａｂ
ｌｅ）にした後、プライマリィバス２００側のバススイ
ッチ４をイネーブル（ｅｎａｂｌｅ）にする。
【００３３】ディスエーブルされた側のバススイッチ５
は拡張スロット１４に供給している信号全てを拡張スロ
ット１４から分離する。イネーブルされた側のバススイ
ッチ４は信号全てを拡張スロット１４に接続する。
は拡張スロット１４に供給している信号全てを拡張スロ
ット１４から分離する。イネーブルされた側のバススイ
ッチ４は信号全てを拡張スロット１４に接続する。
【００３４】上述したように、コンピュータの本体の制
限（主に、筐体寸法等の制限）によって拡張スロット１
１〜１９の総数が決められている場合、目的に応じてＣ
ＰＵ１及びＩＯＰ２５という異なるプロセッサにて夫々
制御されるプライマリィバス２００及びセカンダリィバ
ス３００のどちらかの拡張スロット数を増加させたい時
に拡張スロット１４をプライマリィバス２００及びセカ
ンダリィバス３００の接続要求のある側に接続すること
を可能としている。
限（主に、筐体寸法等の制限）によって拡張スロット１
１〜１９の総数が決められている場合、目的に応じてＣ
ＰＵ１及びＩＯＰ２５という異なるプロセッサにて夫々
制御されるプライマリィバス２００及びセカンダリィバ
ス３００のどちらかの拡張スロット数を増加させたい時
に拡張スロット１４をプライマリィバス２００及びセカ
ンダリィバス３００の接続要求のある側に接続すること
を可能としている。
【００３５】よって、必要なバス側の拡張スロット数を
増加させることが可能となる。したがって、筐体を変更
したり、論理基板の設計変更をすることなく、拡張スロ
ット数の構成を調整することができる。
増加させることが可能となる。したがって、筐体を変更
したり、論理基板の設計変更をすることなく、拡張スロ
ット数の構成を調整することができる。
【００３６】図３は本発明の別の実施例によるコンピュ
ータ装置のハードウェア構成を示すブロック図である。
図において、プロセッサバス１００にはＣＰＵ１とバス
ブリッジ２とメインメモリコントローラ２２とが接続さ
れ、メインメモリコントローラ２２にはメインメモリ２
１が接続されている。
ータ装置のハードウェア構成を示すブロック図である。
図において、プロセッサバス１００にはＣＰＵ１とバス
ブリッジ２とメインメモリコントローラ２２とが接続さ
れ、メインメモリコントローラ２２にはメインメモリ２
１が接続されている。
【００３７】プライマリィバス２００にはバスブリッジ
２とバススイッチ４とバス選択回路６と拡張スロット１
１〜１３とＩ／Ｏコントローラ２３とＩ／Ｏバスブリッ
ジ２４とバスブリッジ＆ＩＯＰ２５とが接続されてい
る。
２とバススイッチ４とバス選択回路６と拡張スロット１
１〜１３とＩ／Ｏコントローラ２３とＩ／Ｏバスブリッ
ジ２４とバスブリッジ＆ＩＯＰ２５とが接続されてい
る。
【００３８】セカンダリィバス３００にはバススイッチ
５と拡張スロット１５〜１７とバスブリッジ＆ＩＯＰ２
５とＩ／Ｏコントローラ２９とが接続されている。Ｉ／
Ｏバス４００にはバスブリッジ＆ＩＯＰ２５とＩＯＰメ
モリコントローラ２６とＩＯＰファームウェア（ＲＯ
Ｍ）２８とが接続され、ＩＯＰメモリコントローラ２６
にはＩＯＰメモリ２７が接続されている。
５と拡張スロット１５〜１７とバスブリッジ＆ＩＯＰ２
５とＩ／Ｏコントローラ２９とが接続されている。Ｉ／
Ｏバス４００にはバスブリッジ＆ＩＯＰ２５とＩＯＰメ
モリコントローラ２６とＩＯＰファームウェア（ＲＯ
Ｍ）２８とが接続され、ＩＯＰメモリコントローラ２６
にはＩＯＰメモリ２７が接続されている。
【００３９】低速Ｉ／Ｏバス５００にはＩ／Ｏバスブリ
ッジ２４と拡張スロット１８，１９とＩ／Ｏコントロー
ラ３０とバッファ３１とが接続され、バッファ３１には
ＣＰＵファームウェア（ＲＯＭ）３２が接続されてい
る。
ッジ２４と拡張スロット１８，１９とＩ／Ｏコントロー
ラ３０とバッファ３１とが接続され、バッファ３１には
ＣＰＵファームウェア（ＲＯＭ）３２が接続されてい
る。
【００４０】バスブリッジ２はプロセッサバス１００と
プライマリィバス２００とに接続され、プロセッサバス
１００上のＣＰＵ１及びメインメモリコントローラ２２
と、プライマリィバス２００上のバススイッチ４，バス
選択回路６，拡張スロット１１〜１３，Ｉ／Ｏコントロ
ーラ２３，Ｉ／Ｏバスブリッジ２４，バスブリッジ＆Ｉ
ＯＰ２５とを接続可能としている。
プライマリィバス２００とに接続され、プロセッサバス
１００上のＣＰＵ１及びメインメモリコントローラ２２
と、プライマリィバス２００上のバススイッチ４，バス
選択回路６，拡張スロット１１〜１３，Ｉ／Ｏコントロ
ーラ２３，Ｉ／Ｏバスブリッジ２４，バスブリッジ＆Ｉ
ＯＰ２５とを接続可能としている。
【００４１】バスブリッジ＆ＩＯＰ２５はプライマリィ
バス２００とセカンダリィバス３００とＩ／Ｏバス４０
０とに接続され、プライマリィバス２００上のバスブリ
ッジ２，バススイッチ４，バス選択回路６，拡張スロッ
ト１１〜１３，Ｉ／Ｏコントローラ２３と、セカンダリ
ィバス３００上のバススイッチ５，拡張スロット１５〜
１７，Ｉ／Ｏコントローラ２９と、Ｉ／Ｏバス４００上
のＩＯＰメモリコントローラ２６，ＩＯＰファームウェ
ア２８とを接続可能としている。
バス２００とセカンダリィバス３００とＩ／Ｏバス４０
０とに接続され、プライマリィバス２００上のバスブリ
ッジ２，バススイッチ４，バス選択回路６，拡張スロッ
ト１１〜１３，Ｉ／Ｏコントローラ２３と、セカンダリ
ィバス３００上のバススイッチ５，拡張スロット１５〜
１７，Ｉ／Ｏコントローラ２９と、Ｉ／Ｏバス４００上
のＩＯＰメモリコントローラ２６，ＩＯＰファームウェ
ア２８とを接続可能としている。
【００４２】Ｉ／Ｏバスブリッジ２４はプライマリィバ
ス２００と低速Ｉ／Ｏバス５００とに接続され、プライ
マリィバス２００上のバスブリッジ２，バススイッチ
４，バス選択回路６，拡張スロット１１〜１３，Ｉ／Ｏ
コントローラ２３と、低速Ｉ／Ｏバス５００上の拡張ス
ロット１８，１９，ＩＯコントローラ３０，バッファ３
１とを接続可能としている。
ス２００と低速Ｉ／Ｏバス５００とに接続され、プライ
マリィバス２００上のバスブリッジ２，バススイッチ
４，バス選択回路６，拡張スロット１１〜１３，Ｉ／Ｏ
コントローラ２３と、低速Ｉ／Ｏバス５００上の拡張ス
ロット１８，１９，ＩＯコントローラ３０，バッファ３
１とを接続可能としている。
【００４３】ここで、拡張スロット１４はバススイッチ
４を介してプライマリィバス２００に接続され、バスス
イッチ５を介してセカンダリィバス３００に接続されて
いる。バス選択回路６はプライマリィバス２００上の選
択信号に応じてバススイッチ４，５のどちらか一方を有
効とする。
４を介してプライマリィバス２００に接続され、バスス
イッチ５を介してセカンダリィバス３００に接続されて
いる。バス選択回路６はプライマリィバス２００上の選
択信号に応じてバススイッチ４，５のどちらか一方を有
効とする。
【００４４】したがって、拡張スロット１４を必要とす
るバスの方に接続するようプライマリィバス２００上に
選択信号を出力してバス選択回路６に指示することで、
拡張スロット１４をプライマリィバス２００またはセカ
ンダリィバス３００に接続することができる。よって、
特定のスロット、つまり拡張スロット１４を必要に応じ
てプライマリィバス２００及びセカンダリィバス３００
のうちの必要な方に接続することができる。
るバスの方に接続するようプライマリィバス２００上に
選択信号を出力してバス選択回路６に指示することで、
拡張スロット１４をプライマリィバス２００またはセカ
ンダリィバス３００に接続することができる。よって、
特定のスロット、つまり拡張スロット１４を必要に応じ
てプライマリィバス２００及びセカンダリィバス３００
のうちの必要な方に接続することができる。
【００４５】本発明の別の実施例はその基本的構成が上
記の通りであるが、バス選択回路６をプライマリィバス
２００に接続し、バスの切換レジスタ（図示せず）をバ
ス選択回路６に用意し、切換レジスタへの書込みによっ
てバスの切換えを行わせることもできる。
記の通りであるが、バス選択回路６をプライマリィバス
２００に接続し、バスの切換レジスタ（図示せず）をバ
ス選択回路６に用意し、切換レジスタへの書込みによっ
てバスの切換えを行わせることもできる。
【００４６】上記のように、本発明の別の実施例ではソ
フトウェア制御で、バスの切換えを行えるので、プラグ
アンドプレイＯＳ（オペレーティングシステム）を備え
たコンピューターにおいて拡張スロットの動的な切換え
を行うことができる。
フトウェア制御で、バスの切換えを行えるので、プラグ
アンドプレイＯＳ（オペレーティングシステム）を備え
たコンピューターにおいて拡張スロットの動的な切換え
を行うことができる。
【００４７】このように、バスブリッジ３またはバスブ
リッジ＆ＩＯＰ２５で接続されたプライマリィバス２０
０及びセカンダリィバス３００に夫々拡張スロット１１
〜１９を持つコンピュータハードウェア構成において、
バス選択回路６とバススイッチ４，５とを設け、バスス
イッチ４，５を通して各バスに特定の拡張スロット１４
を接続し、バス選択回路６がバス選択信号に応じてバス
スイッチ４，５を切換え、バススイッチ４，５下に接続
された拡張スロット１４が接続されるバスを切換えるこ
とによって、特定の拡張スロット１４を必要に応じてプ
ライマリィバス２００及びセカンダリィバス３００のう
ちの必要な方に接続することができる。
リッジ＆ＩＯＰ２５で接続されたプライマリィバス２０
０及びセカンダリィバス３００に夫々拡張スロット１１
〜１９を持つコンピュータハードウェア構成において、
バス選択回路６とバススイッチ４，５とを設け、バスス
イッチ４，５を通して各バスに特定の拡張スロット１４
を接続し、バス選択回路６がバス選択信号に応じてバス
スイッチ４，５を切換え、バススイッチ４，５下に接続
された拡張スロット１４が接続されるバスを切換えるこ
とによって、特定の拡張スロット１４を必要に応じてプ
ライマリィバス２００及びセカンダリィバス３００のう
ちの必要な方に接続することができる。
【００４８】
【発明の効果】以上説明したように本発明によれば、異
なる制御系によって夫々制御される第１及び第２のバス
各々に接続されかつ電子回路を第１及び第２のバス各々
に接続するための複数の拡張スロットを含むコンピュー
タ装置において、複数の拡張スロットのうちの特定の拡
張スロットを第１のバスに接続する第１のバススイッチ
と、特定の拡張スロットを第２のバスに接続する第２の
バススイッチとのうちのいずれかを外部指示に応じて有
効とすることによって、筐体及びハードウェアの設計変
更を行わずに、スロット構成を変更することができると
いう効果がある。
なる制御系によって夫々制御される第１及び第２のバス
各々に接続されかつ電子回路を第１及び第２のバス各々
に接続するための複数の拡張スロットを含むコンピュー
タ装置において、複数の拡張スロットのうちの特定の拡
張スロットを第１のバスに接続する第１のバススイッチ
と、特定の拡張スロットを第２のバスに接続する第２の
バススイッチとのうちのいずれかを外部指示に応じて有
効とすることによって、筐体及びハードウェアの設計変
更を行わずに、スロット構成を変更することができると
いう効果がある。
【図１】本発明の一実施例による拡張スロット接続回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の他の実施例によるコンピュータ装置の
ハードウェア構成を示すブロック図である。
ハードウェア構成を示すブロック図である。
【図３】本発明の別の実施例によるコンピュータ装置の
ハードウェア構成を示すブロック図である。
ハードウェア構成を示すブロック図である。
１ ＣＰＵ ２，３ バスブリッジ ４，５ バススイッチ ６ バス選択回路 １１〜１９ 拡張スロット ２１ メインメモリ ２２ メインメモリコントローラ ２３，２９，３０ Ｉ／Ｏコントローラ ２４ Ｉ／Ｏバスブリッジ ２５ バスブリッジ＆ＩＯＰ ２６ ＩＯＰメモリコントローラ ２７ ＩＯＰメモリ ２８ ＩＯＰファームウェア ３１ バッファ ３２ ＣＰＵファームウェア ３３ 選択スイッチ
Claims (6)
- 【請求項１】 異なる制御系によって夫々制御される第
１及び第２のバス各々に接続されかつ電子回路を前記第
１及び第２のバス各々に接続するための複数の拡張スロ
ットを含み、前記第１及び第２のバス各々がバスブリッ
ジを介してプロセッサバスに接続されるコンピュータ装
置の拡張スロット接続回路であって、前記複数の拡張ス
ロットのうちの特定の拡張スロットを前記第１のバスに
接続する第１のバススイッチと、前記特定の拡張スロッ
トを前記第２のバスに接続する第２のバススイッチと、
外部指示に応じて前記第１及び第２のバススイッチのい
ずれかを有効とするバス選択手段とを有し、前記バス選
択手段で有効とする前記第１及び第２のバススイッチを
切換えることで前記第１及び第２のバス各々に接続され
る拡張スロット数を変更するようにしたことを特徴とす
る拡張スロット接続回路。 - 【請求項２】 外部指示に応じて前記特定の拡張スロッ
トを前記第１及び第２のバスのいずれに接続するかを指
示する指示信号を前記バス選択手段に出力する出力手段
を含むことを特徴とする請求項１記載の拡張スロット接
続回路。 - 【請求項３】 前記バス選択手段は、前記第１のバスに
接続されかつ前記第１のバスに出力される指示信号に応
じて前記第１及び第２のバススイッチのいずれかを有効
とするよう構成したことを特徴とする請求項１記載の拡
張スロット接続回路。 - 【請求項４】 異なる制御系によって夫々制御されかつ
互いに第１のバスブリッジを介して接続された第１及び
第２のバスと、前記第１及び第２のバス各々に接続され
かつ電子回路を前記第１及び第２のバス各々に接続する
ための複数の拡張スロットとを含み、前記第１及び第２
のバス各々が第２のバスブリッジを介してプロセッサバ
スに接続されるコンピュータ装置の拡張スロット接続回
路であって、前記複数の拡張スロットのうちの特定の拡
張スロットを前記第１のバスに接続する第１のバススイ
ッチと、前記特定の拡張スロットを前記第２のバスに接
続する第２のバススイッチと、外部指示に応じて前記第
１及び第２のバススイッチのいずれかを有効とするバス
選択手段とを有し、前記バス選択手段で有効とする前記
第１及び第２のバススイッチを切換えることで前記第１
及び第２のバス各 々に接続される拡張スロット数を変更
するようにしたことを特徴とする拡張スロット接続回
路。 - 【請求項５】 外部指示に応じて前記特定の拡張スロッ
トを前記第１及び第２のバスのいずれに接続するかを指
示する指示信号を前記バス選択手段に出力する出力手段
を含むことを特徴とする請求項４記載の拡張スロット接
続回路。 - 【請求項６】 前記バス選択手段は、前記第１のバスに
接続されかつ前記第１のバスに出力される指示信号に応
じて前記第１及び第２のバススイッチのいずれかを有効
とするよう構成したことを特徴とする請求項４記載の拡
張スロット接続回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09553298A JP3266098B2 (ja) | 1998-04-08 | 1998-04-08 | 拡張スロット接続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09553298A JP3266098B2 (ja) | 1998-04-08 | 1998-04-08 | 拡張スロット接続回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11296475A JPH11296475A (ja) | 1999-10-29 |
| JP3266098B2 true JP3266098B2 (ja) | 2002-03-18 |
Family
ID=14140176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09553298A Expired - Fee Related JP3266098B2 (ja) | 1998-04-08 | 1998-04-08 | 拡張スロット接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3266098B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4723381B2 (ja) * | 2004-01-06 | 2011-07-13 | ｄブロード株式会社 | バスシェアーアダプター機能を有するｓｄｉｏカードデバイス |
| US8874820B2 (en) * | 2010-12-28 | 2014-10-28 | Silicon Image, Inc. | Mechanism for facilitating a configurable port-type peripheral component interconnect express/serial advanced technology attachment host controller architecture |
-
1998
- 1998-04-08 JP JP09553298A patent/JP3266098B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11296475A (ja) | 1999-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |