JP3263554B2 - チップ部品およびその製造方法 - Google Patents
チップ部品およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、チップ部品およびその
製造方法に関し、特に安価で特性の優れたチップ部品に
関するものである。
製造方法に関し、特に安価で特性の優れたチップ部品に
関するものである。
【０００２】
【従来の技術】一般にチップ部品といえば、セラミツク
基板にスクリーン印刷等の技術により受動素子である、
抵抗体、コンデンサおよびコイル等が形成され、ハイブ
リッド基板に実装されている。例えば工業調査会発行の
ＩＣ化実装技術（１９８１年２版）等に詳しく述べられ
ている。
基板にスクリーン印刷等の技術により受動素子である、
抵抗体、コンデンサおよびコイル等が形成され、ハイブ
リッド基板に実装されている。例えば工業調査会発行の
ＩＣ化実装技術（１９８１年２版）等に詳しく述べられ
ている。
【０００３】本願は、半導体素子や受動素子に適用され
るものであるが、一例としてチップ抵抗で説明する。一
般に抵抗は、ここに流れる電流により両端に電圧が生
じ、この電圧をピックアップして制御回路等を介してコ
ントロールされる回路にフィードバックし、回路を保護
したり、制御したりしている。
るものであるが、一例としてチップ抵抗で説明する。一
般に抵抗は、ここに流れる電流により両端に電圧が生
じ、この電圧をピックアップして制御回路等を介してコ
ントロールされる回路にフィードバックし、回路を保護
したり、制御したりしている。
【０００４】例えば、特開昭６３−１２８６７５号公報
は、抵抗体を出力トランジスタのエミッタ側に付け、こ
の抵抗体に流れる電流を検出して、この出力トランジス
タの保護をしている。前述のようにチップ抵抗と称する
ものは、一般にセラミツク基板等の絶縁性基板に実装し
てあり、抵抗体自身の温度特性、絶縁性基板の熱伝導率
等を考慮すると好ましいものでなく、本公報では、金属
基板に貼着されたＣｕ配線自身を活用し、熱伝導率は金
属基板により、温度特性は、正の温度特性をコンペンセ
イトする素子を実装して補償したりしていた。
は、抵抗体を出力トランジスタのエミッタ側に付け、こ
の抵抗体に流れる電流を検出して、この出力トランジス
タの保護をしている。前述のようにチップ抵抗と称する
ものは、一般にセラミツク基板等の絶縁性基板に実装し
てあり、抵抗体自身の温度特性、絶縁性基板の熱伝導率
等を考慮すると好ましいものでなく、本公報では、金属
基板に貼着されたＣｕ配線自身を活用し、熱伝導率は金
属基板により、温度特性は、正の温度特性をコンペンセ
イトする素子を実装して補償したりしていた。
【０００５】従って損失を少なくするために極めて小さ
い抵抗値にする必要があり、ここでは前述したようにＣ
ｕであるために比較的狭い配置面積で抵抗値を小さくで
き、また金属基板であるが故に放熱性が良くその分余計
に電流を流すことができる。
い抵抗値にする必要があり、ここでは前述したようにＣ
ｕであるために比較的狭い配置面積で抵抗値を小さくで
き、また金属基板であるが故に放熱性が良くその分余計
に電流を流すことができる。
【０００６】
【発明が解決しようとする課題】前述のＣｕ配線の一部
を抵抗体とする場合、Ｃｕ配線は、箔形状とするための
圧延工程で厚みのバラツキが有り、これを基板全面に貼
り付けてからエッチングして配線とするために、エッチ
ングのバラツキやサイドエッチングにより、精度の高い
ものが得られない問題があった。またＣｕの温度係数
は、約４０００ｐｐｍ程度と高く温度変化に対する抵抗
値の変動を例えばダイオード等で補正する必要があっ
た。
を抵抗体とする場合、Ｃｕ配線は、箔形状とするための
圧延工程で厚みのバラツキが有り、これを基板全面に貼
り付けてからエッチングして配線とするために、エッチ
ングのバラツキやサイドエッチングにより、精度の高い
ものが得られない問題があった。またＣｕの温度係数
は、約４０００ｐｐｍ程度と高く温度変化に対する抵抗
値の変動を例えばダイオード等で補正する必要があっ
た。
【０００７】またセラミツク基板等の絶縁材料の基板上
に抵抗体を形成するチップ抵抗は、自動ダイボンド装置
等で簡単に実装する事が可能ではあるが、基板自身の熱
伝導率が小さく大電流を流した際に生ずる熱を外部に放
出しずらい問題があった。以上、前述した問題点、且つ
コスト的課題も含めて両者を解決できるものがなかっ
た。
に抵抗体を形成するチップ抵抗は、自動ダイボンド装置
等で簡単に実装する事が可能ではあるが、基板自身の熱
伝導率が小さく大電流を流した際に生ずる熱を外部に放
出しずらい問題があった。以上、前述した問題点、且つ
コスト的課題も含めて両者を解決できるものがなかっ
た。
【０００８】
【課題を解決するための手段】本発明は前述の問題に鑑
みて成され、第１に、半導体基板に、不良品を使用する
ことで解決するものである。第２に、素子が実装されな
い半導体基板面には、半田となじむ電極を設け、ハイブ
リッド基板上に設けられた導電路と半田を介して固着す
ることで解決するものである。
みて成され、第１に、半導体基板に、不良品を使用する
ことで解決するものである。第２に、素子が実装されな
い半導体基板面には、半田となじむ電極を設け、ハイブ
リッド基板上に設けられた導電路と半田を介して固着す
ることで解決するものである。
【０００９】第３に、ウェハへの加工工程またはウェハ
での半導体プロセス工程にに於いて不良となったウェハ
を用意し、ウェハの表面又は裏面に素子を実装する事で
解決するものである。
での半導体プロセス工程にに於いて不良となったウェハ
を用意し、ウェハの表面又は裏面に素子を実装する事で
解決するものである。
【００１０】
【作用】第１に比較的熱伝導率の良いシリコンを受動素
子を実装する基板として着目し、且つコスト的にはウェ
ハの不良品に着目した。つまり個々にスクライブした不
良ウェハ基板をハイブリッドＩＣの上に実装するヒート
シンクとして活用し、しかも通常の半導体技術を使って
不良ウェハの上にチップを形成することで、熱伝導率が
優れ、安価で精度の高いチップが実現できる。ここで熱
伝導率を、厚さ１ｍの板の両面に１Ｋの温度差が有ると
き、その板の面積１ｍ２の面を通して流れる熱量で表し
たとき、アルミナは２１、ガラスは約０．５から１、Ｃ
ｕは約４００およびシリコンは１６８である（昭和６３
年１１月３０日発行の理科年表より参照）。
子を実装する基板として着目し、且つコスト的にはウェ
ハの不良品に着目した。つまり個々にスクライブした不
良ウェハ基板をハイブリッドＩＣの上に実装するヒート
シンクとして活用し、しかも通常の半導体技術を使って
不良ウェハの上にチップを形成することで、熱伝導率が
優れ、安価で精度の高いチップが実現できる。ここで熱
伝導率を、厚さ１ｍの板の両面に１Ｋの温度差が有ると
き、その板の面積１ｍ２の面を通して流れる熱量で表し
たとき、アルミナは２１、ガラスは約０．５から１、Ｃ
ｕは約４００およびシリコンは１６８である（昭和６３
年１１月３０日発行の理科年表より参照）。
【００１１】第２に、シリコンウェハの裏面には、電極
が形成できるので、例えばＣｒ−Ｎｉ−Ａｕ等の半田付
けが可能な電極を形成することにより、不良ウェハの上
に実装された受動素子をスクライブして個々に分割した
チップを通常のハイブリッド基板にオートダイボンダー
で簡単に実装できる。第３に、例えば、シリコン基板に
拡散領域等が形成されトランジスタ等が作り込まれてい
ても、素子の実装面に絶縁層を形成してから受動素子を
形成しているので、シリコン基板内に何が作り込まれて
いてもなんら問題なくチップ素子として形成可能であ
る。
が形成できるので、例えばＣｒ−Ｎｉ−Ａｕ等の半田付
けが可能な電極を形成することにより、不良ウェハの上
に実装された受動素子をスクライブして個々に分割した
チップを通常のハイブリッド基板にオートダイボンダー
で簡単に実装できる。第３に、例えば、シリコン基板に
拡散領域等が形成されトランジスタ等が作り込まれてい
ても、素子の実装面に絶縁層を形成してから受動素子を
形成しているので、シリコン基板内に何が作り込まれて
いてもなんら問題なくチップ素子として形成可能であ
る。
【００１２】
【実施例】本発明の実施例を図１〜図３を使って説明す
る前に、本願の最大のポイントについて説明する。本願
のポイントは、通常のＩＣの製造工程において排出され
る不良ウェハを使用することであり、受動素子を形成す
る基板として廃棄されるシリコンウェハを使用するので
コストを大幅に削減する事であり、また通常の半導体技
術でウェハの上に受動素子を形成し、セラミック等の絶
縁基板よりも熱伝導率の優れた基板（ヒートシンク）と
して活用し、半導体チップと同様にオートマウンターで
実装するものである。
る前に、本願の最大のポイントについて説明する。本願
のポイントは、通常のＩＣの製造工程において排出され
る不良ウェハを使用することであり、受動素子を形成す
る基板として廃棄されるシリコンウェハを使用するので
コストを大幅に削減する事であり、また通常の半導体技
術でウェハの上に受動素子を形成し、セラミック等の絶
縁基板よりも熱伝導率の優れた基板（ヒートシンク）と
して活用し、半導体チップと同様にオートマウンターで
実装するものである。
【００１３】例えば、バイポーラＩＣの製造工程は、大
まかに説明すると以下のようになる。まず（１）Ｐ型基
板の用意、（２）表面の酸化、（３）この酸化膜の一部
に導入口を形成し、（４）Ｎ＋埋め込み層の形成、
（５）酸化膜除去、（６）Ｎ型エピ層の形成、（７）エ
ピ層表面の酸化、（８）アイソレーションの導入口の酸
化膜形成、（９）アイソーレーションの拡散、（１０）
ベースの導入口およびベースの拡散、（１１）エミッタ
の導入口の形成および拡散、（１２）酸化膜除去、（１
３）酸化膜の形成、（１４）コンタクト口形成、（１
４）メタルの形成の１４工程が有る。
まかに説明すると以下のようになる。まず（１）Ｐ型基
板の用意、（２）表面の酸化、（３）この酸化膜の一部
に導入口を形成し、（４）Ｎ＋埋め込み層の形成、
（５）酸化膜除去、（６）Ｎ型エピ層の形成、（７）エ
ピ層表面の酸化、（８）アイソレーションの導入口の酸
化膜形成、（９）アイソーレーションの拡散、（１０）
ベースの導入口およびベースの拡散、（１１）エミッタ
の導入口の形成および拡散、（１２）酸化膜除去、（１
３）酸化膜の形成、（１４）コンタクト口形成、（１
４）メタルの形成の１４工程が有る。
【００１４】一般に受動素子を形成する場合、表面がフ
ラットで有る方が好ましいため、（１）〜（２）、
（５）〜（７）および（１２）等の工程で不良となった
ものが好ましい。つまりシリコン表面に絶縁膜および／
またはエピ層が形成されているが、導入口やコンタクト
等のための凸凹が無いため、ウェハ表面がフラットであ
る理由に依るためである。
ラットで有る方が好ましいため、（１）〜（２）、
（５）〜（７）および（１２）等の工程で不良となった
ものが好ましい。つまりシリコン表面に絶縁膜および／
またはエピ層が形成されているが、導入口やコンタクト
等のための凸凹が無いため、ウェハ表面がフラットであ
る理由に依るためである。
【００１５】またＭＯＳＩＣの製造工程では、（１）Ｐ
型基板の用意、（２）全面酸化、（３）シリコン窒化膜
の全面形成、（４）ロコス酸化のための前記窒化膜除
去、（５）窒化膜を耐酸化マスクとしてロコス酸化、
（６）窒化膜、酸化膜除去、（７）ゲート酸化膜の形
成、（８）ゲートを形成し、ゲートにセルフアラインし
てソース・ドレインを形成、（９）全面にＣＶＤによる
絶縁膜形成、（１０）コンタクト形成、（１１）メタル
形成の１１工程がある。
型基板の用意、（２）全面酸化、（３）シリコン窒化膜
の全面形成、（４）ロコス酸化のための前記窒化膜除
去、（５）窒化膜を耐酸化マスクとしてロコス酸化、
（６）窒化膜、酸化膜除去、（７）ゲート酸化膜の形
成、（８）ゲートを形成し、ゲートにセルフアラインし
てソース・ドレインを形成、（９）全面にＣＶＤによる
絶縁膜形成、（１０）コンタクト形成、（１１）メタル
形成の１１工程がある。
【００１６】前述したように、基板表面がフラットであ
ることが好ましいことから、（１）〜（３）で不良とな
ったウェハが好ましい。また前述した好ましい工程以外
でも、最初に凸凹ウェハにガラス等を形成してフラット
にするか、または凸凹表面をエッチングしてフラットに
しても良い。図１は、不良ウェハ１採用していることを
示すために、バイポーラＩＣプロセスで、埋め込み領域
２と分離領域３が形成された状態で不良となったとして
説明しており、分離領域形成の際の不純物導入口４がシ
リコン酸化膜５に示されている。６は、絶縁層であり、
導入口４を埋め実質的にきばん表面をフラットにすれば
良く、ガラスや樹脂で成る。また７は、裏電極で、ハイ
ブリッド基板の導電路に実装する際、簡単に半田付けで
きるように、例えばＣｒ−Ｎｉ−Ａｕの順で積層されて
いる。抵抗体８は、実質的にフラットにされた基板表
面、つまり絶縁層６の表面に例えばＣｒ−Ｎｉ−Ｍｎの
順で積層されて形成されている。また抵抗体８の両端に
は、Ａｌ電極９が形成されている。
ることが好ましいことから、（１）〜（３）で不良とな
ったウェハが好ましい。また前述した好ましい工程以外
でも、最初に凸凹ウェハにガラス等を形成してフラット
にするか、または凸凹表面をエッチングしてフラットに
しても良い。図１は、不良ウェハ１採用していることを
示すために、バイポーラＩＣプロセスで、埋め込み領域
２と分離領域３が形成された状態で不良となったとして
説明しており、分離領域形成の際の不純物導入口４がシ
リコン酸化膜５に示されている。６は、絶縁層であり、
導入口４を埋め実質的にきばん表面をフラットにすれば
良く、ガラスや樹脂で成る。また７は、裏電極で、ハイ
ブリッド基板の導電路に実装する際、簡単に半田付けで
きるように、例えばＣｒ−Ｎｉ−Ａｕの順で積層されて
いる。抵抗体８は、実質的にフラットにされた基板表
面、つまり絶縁層６の表面に例えばＣｒ−Ｎｉ−Ｍｎの
順で積層されて形成されている。また抵抗体８の両端に
は、Ａｌ電極９が形成されている。
【００１７】図２の抵抗体も同様であるが、温度係数Ｔ
ＣＲは、実質±５０ＰＰＭ程度で、抵抗体として数ｍｍ
Ωから実現可能である。１９８９年第６２冊の理科年表
４７７ページに依れば、アルミナは、常温で２１κ、ポ
リエチレンが０．２５程度、珪素は０度で１６８κ、ア
ルミニウムは、０度で２３６κ、Ｃｕは、０度で４０３
κである。ここでκの単位は、Ｗ／（ｍ・Ｋ）である。
説明するまでもないが、シリコン基板１の上に配置され
ているので、絶縁性基板の上に形成された抵抗体よりも
放熱性が優れている。
ＣＲは、実質±５０ＰＰＭ程度で、抵抗体として数ｍｍ
Ωから実現可能である。１９８９年第６２冊の理科年表
４７７ページに依れば、アルミナは、常温で２１κ、ポ
リエチレンが０．２５程度、珪素は０度で１６８κ、ア
ルミニウムは、０度で２３６κ、Ｃｕは、０度で４０３
κである。ここでκの単位は、Ｗ／（ｍ・Ｋ）である。
説明するまでもないが、シリコン基板１の上に配置され
ているので、絶縁性基板の上に形成された抵抗体よりも
放熱性が優れている。
【００１８】一方、図２は、図１の抵抗体にパシベーシ
ョン膜１０が形成されているものである。ウェハ１は、
好ましい工程で形成されたもので、表面１１が絶縁層で
有れば、別途絶縁層を付けても付けなくても良い。しか
しエピタキシャル層やシリコン層であれば、別途前記絶
縁層１１を全表面に設ける必要がある。またエッチング
によりシリコン層が露出している場合も、別途絶縁層を
設ける必要がある。
ョン膜１０が形成されているものである。ウェハ１は、
好ましい工程で形成されたもので、表面１１が絶縁層で
有れば、別途絶縁層を付けても付けなくても良い。しか
しエピタキシャル層やシリコン層であれば、別途前記絶
縁層１１を全表面に設ける必要がある。またエッチング
によりシリコン層が露出している場合も、別途絶縁層を
設ける必要がある。
【００１９】図３は、図１の平面図であり、抵抗体８と
相似形で縮小された抵抗体２０が電極９とコンタクトし
て配置されており、抵抗体２０の左端には電極２１が設
けられている。電極２１は、プロービングの際に使用す
る電極で、抵抗体２０をみて抵抗体８の抵抗値を予測す
るものである。図４は、ハイブリッドＩＣ基板３０に前
述した抵抗チップ１を実装した図であり、例えば金属基
板、ＡｌやＣｕの基板３０に絶縁層３１を介して貼着さ
れた導電路３２や導電ランド３３があり、導電ランド３
３には図面では省略したが半田を介して抵抗チップの裏
電極が接続されている。また表面にある電極９，９は、
金属細線を介して導電路３２と電気的に接続されてい
る。
相似形で縮小された抵抗体２０が電極９とコンタクトし
て配置されており、抵抗体２０の左端には電極２１が設
けられている。電極２１は、プロービングの際に使用す
る電極で、抵抗体２０をみて抵抗体８の抵抗値を予測す
るものである。図４は、ハイブリッドＩＣ基板３０に前
述した抵抗チップ１を実装した図であり、例えば金属基
板、ＡｌやＣｕの基板３０に絶縁層３１を介して貼着さ
れた導電路３２や導電ランド３３があり、導電ランド３
３には図面では省略したが半田を介して抵抗チップの裏
電極が接続されている。また表面にある電極９，９は、
金属細線を介して導電路３２と電気的に接続されてい
る。
【００２０】以上説明したように、前述した工程で不良
となったウェハを用意し、必要により耐絶縁および目的
の抵抗値の達成のために絶縁層を形成し、裏面または表
面の一方に、前述した抵抗体や電極を形成し、ウェハ内
にマトリックス状に形成された抵抗体（受動素子）をス
クライバーで個々に分割し、この分割された抵抗体チッ
プを図４のように、ハイブリッドＩＣに実装し、ワイヤ
ーボンドする。この一連のプロセスにより、安価なチッ
プ抵抗が通常の半導体プロセスにて形成でき、しかも基
板自身熱抵抗が小さいので、金属基板に実装すればヒー
トシンクとして働くと共に、基板に熱を良好に伝えるこ
とができ、抵抗体の熱による抵抗値変化も防止できる。
或いは、Ｃｕ等のヒートシンクブロックの上に実装して
も良い。この場合、ランドとブロックが半田や銀ペース
ト等で固着される。しかも材料により温度係数の小さい
抵抗対が実現できるので、高精度で低抵抗の抵抗体が実
現できる。従って、出力トランジスタの出入口に検出用
の抵抗体として活用すれば、抵抗値が小さいためロスが
すくなく、精度の高い検出が可能となる。従って抵抗体
の電圧を制御回路にフィードバックして出力トランジス
タを制御すれば、出力トランジスタの保護が高精度で実
現できる。
となったウェハを用意し、必要により耐絶縁および目的
の抵抗値の達成のために絶縁層を形成し、裏面または表
面の一方に、前述した抵抗体や電極を形成し、ウェハ内
にマトリックス状に形成された抵抗体（受動素子）をス
クライバーで個々に分割し、この分割された抵抗体チッ
プを図４のように、ハイブリッドＩＣに実装し、ワイヤ
ーボンドする。この一連のプロセスにより、安価なチッ
プ抵抗が通常の半導体プロセスにて形成でき、しかも基
板自身熱抵抗が小さいので、金属基板に実装すればヒー
トシンクとして働くと共に、基板に熱を良好に伝えるこ
とができ、抵抗体の熱による抵抗値変化も防止できる。
或いは、Ｃｕ等のヒートシンクブロックの上に実装して
も良い。この場合、ランドとブロックが半田や銀ペース
ト等で固着される。しかも材料により温度係数の小さい
抵抗対が実現できるので、高精度で低抵抗の抵抗体が実
現できる。従って、出力トランジスタの出入口に検出用
の抵抗体として活用すれば、抵抗値が小さいためロスが
すくなく、精度の高い検出が可能となる。従って抵抗体
の電圧を制御回路にフィードバックして出力トランジス
タを制御すれば、出力トランジスタの保護が高精度で実
現できる。
【００２１】
【発明の効果】以上の説明から明らかなように、不良と
なったウェハを基板として活用すれば、基板のコストが
比較にならないほど安価とすることができる。しかもシ
リコンは熱抵抗が絶縁体よりもはるかに小さいため、基
板の上に載せる受動素子が熱を発生しても良好に外部に
放出できる。
なったウェハを基板として活用すれば、基板のコストが
比較にならないほど安価とすることができる。しかもシ
リコンは熱抵抗が絶縁体よりもはるかに小さいため、基
板の上に載せる受動素子が熱を発生しても良好に外部に
放出できる。
【００２２】第二に、ウェハの裏面（抵抗体実装面と異
なる面）に半田付け可能な電極を形成すれば、ハイブリ
ッド基板に半田を介して実装でき、通常の半導体チップ
の実装と同様にハイブリッド基板に実装できる。第３に
ウェハ内にマトリックス状に数多く抵抗体が形成でき、
安価な基板に数多く抵抗体が形成できるため、非常に安
価なものが実現できる。またリサイクルの面でも有効で
ある。
なる面）に半田付け可能な電極を形成すれば、ハイブリ
ッド基板に半田を介して実装でき、通常の半導体チップ
の実装と同様にハイブリッド基板に実装できる。第３に
ウェハ内にマトリックス状に数多く抵抗体が形成でき、
安価な基板に数多く抵抗体が形成できるため、非常に安
価なものが実現できる。またリサイクルの面でも有効で
ある。
【図１】本発明のチップ部品を説明する図である。
【図２】本発明のチップ部品を説明する図である。
【図３】図１の平面図である。
【図４】チップ部品をハイブリッド基板に実装した断面
図である。
図である。
１ 基板 ６ 絶縁層 ７ 裏電極 ８ 抵抗体 ９ 電極 １０ パシベーション膜 ３０ ハイブリッド基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/60 H01L 21/88 H01L 21/82
Claims (2)
- 【請求項１】 半導体基板表面または裏面に形成された
絶縁層上に能動素子または受動素子を形成したチップ部
品であり、 前記半導体基板はウェハへの加工工程またはウェハでの
半導体プロセス工程において排出される不良ウェハであ
り、 前記素子が実装されない半導体基板面には、半田となじ
む電極が設けられ、ハイブリット基板上に設けられた導
電路とロウ材を介して固着されることを特徴とするチッ
プ部品。 - 【請求項２】 ウェハへの加工工程またはウェハでの半
導体プロセス工程に於いて排出される不良ウェハを用意
し、 前記ウェハ上に受動素子を実装し、 前記ウェハに形成された受動素子を個別分離し、前記排
出される不良ウェハをヒートシンクとして再利用するこ
とを特徴とするチップ部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01191595A JP3263554B2 (ja) | 1995-01-27 | 1995-01-27 | チップ部品およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01191595A JP3263554B2 (ja) | 1995-01-27 | 1995-01-27 | チップ部品およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204063A JPH08204063A (ja) | 1996-08-09 |
| JP3263554B2 true JP3263554B2 (ja) | 2002-03-04 |
Family
ID=11791008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01191595A Expired - Fee Related JP3263554B2 (ja) | 1995-01-27 | 1995-01-27 | チップ部品およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263554B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159120A (ja) | 2003-11-27 | 2005-06-16 | Disco Abrasive Syst Ltd | チップ抵抗器の製造方法 |
-
1995
- 1995-01-27 JP JP01191595A patent/JP3263554B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204063A (ja) | 1996-08-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |