JP2004071961A - 複合モジュール及びその製造方法 - Google Patents
複合モジュール及びその製造方法 Download PDFInfo
- Publication number
- JP2004071961A JP2004071961A JP2002231598A JP2002231598A JP2004071961A JP 2004071961 A JP2004071961 A JP 2004071961A JP 2002231598 A JP2002231598 A JP 2002231598A JP 2002231598 A JP2002231598 A JP 2002231598A JP 2004071961 A JP2004071961 A JP 2004071961A
- Authority
- JP
- Japan
- Prior art keywords
- post electrode
- substrate
- composite module
- silicon wafer
- connection hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【課題】本発明では、複合モジュール及びその製造方法において、シリコンウェハを貫通する接続孔を設けることなく、また、金属シールドケースを用いることなく良好なシールド特性を得ることが可能な複合モジュール及びその製造方法を提供する。
【解決手段】集積回路、及び受動部品を実装した基板の実装面に、ワイヤ等を用いてポスト電極を形成した後、モールド樹脂を塗布して樹脂封止を行う。
そして、実装面側から研削を行ってポスト電極を露出させ、この露出したポスト電極に外部接続端子を形成する。
【選択図】 図１
【解決手段】集積回路、及び受動部品を実装した基板の実装面に、ワイヤ等を用いてポスト電極を形成した後、モールド樹脂を塗布して樹脂封止を行う。
そして、実装面側から研削を行ってポスト電極を露出させ、この露出したポスト電極に外部接続端子を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複合モジュール及びその製造方法に関し、特に、複合モジュール及びその製造方法に関する。
【０００２】
【従来の技術】
異種材料の薄膜を積層して形成した薄膜回路、ＩＣチップ等の集積回路、薄膜回路では形成が困難なコンデンサ、抵抗等の受動部品等をシリコンウェハなどの半導体基板上に実装し、モールド樹脂を用いて樹脂封止を行った複合モジュールが様々な分野で広く用いられており、このような複合モジュールは、例えば、図９に示すように、次のような工程を用いて形成されていた。
【０００３】
まず、図９（ａ）に示すように、シリコンウェハ２０の表面に絶縁層である酸化膜２１を形成し、この酸化膜２１上にスパッタリング等を用いて異種材料薄膜を積層し、図示しない薄膜回路を形成すると共に、Ａｌ、Ｃｕ、Ａｕ、Ｐｔなどの導電性金属からなる配線２２を形成する。
【０００４】
次に、図９（ｂ）に示すように、配線２２上の所定の位置にＩＣチップ２３、及びコンデンサ、抵抗等の受動部品２４を搭載し、ポリイミドなどのモールド樹脂２５を用いて樹脂封止を行う。
【０００５】
ここで、図９（ｃ）に示すように、ＩＣチップ２３や受動部品２４を搭載したシリコンウェハ２０の面とは反対側の下面側から所定の位置にエッチングを施し、配線２２が露出した接続孔２６を形成する。
【０００６】
そして、図９（ｄ）に示すように、接続孔２６の内壁に酸化膜などの絶縁層２７を形成した後、導電性金属を充填して接続端子２８を形成した後、シリコンウェハ２０をダイシング分離して、複合モジュールを作成していた。
【０００７】
このようにして形成された複合モジュール２９は、図１０に示すように、図示しない外部引き出し端子が形成されたインターポーザ基板３０に搭載され、また、複合モジュール２９を覆うように金属シールドケース３１をインターポーザ基板３０上に設けることにより、シールド効果を得ていた。
【０００８】
【発明が解決しようとする課題】
しかし、このような複合モジュールでは、外部との接続端子を設けるため、エッチングを施して接続孔を形成する必要があり、製造工程、及びコストの削減を妨げていた。
【０００９】
また、シリコンウェハをエッチングして形成した接続孔の内壁には、ｐ型若しくはｎ型の導体層であるシリコンが露出するため、酸化膜など、絶縁層を設ける必要があった。
【００１０】
そして、インターポーザ基板に複合モジュールを搭載し、金属シールドケースで複合モジュールを覆うため、複合モジュールを回路基板に実装する際には、少なくとも、インターポーザ基板を実装することが可能な実装面積が必要であり、複合モジュールの実装面積を抑えることは困難であった。
【００１１】
また、金属シールドケースで複合モジュールを覆うため、高さ方向に対して、複合モジュールのＩＣチップや受動部品等と金属シールドケースとの間に一定の距離を確保する必要があり、複合モジュールを実装する際の厚みを抑えることを妨げていた。
【００１２】
なお、複合モジュールを実装する回路基板に、インターポーザ基板を用いることなく複合モジュールを直接実装する方法もあるが、金属シールドケースを設けるための面積を回路基板上に確保すると共に、金属シールドケースと複合モジュールとの間にある一定の距離を確保する必要があった。
【００１３】
そこで本発明では、複合モジュール及びその製造方法において、シリコンウェハを貫通する接続孔を設けることなく、また、金属シールドケースを用いることなく良好なシールド特性を得ることが可能な複合モジュール及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る複合モジュールは、基板上に形成された配線上に集積回路、及び受動部品を実装し、外部接続端子を介して外部と接続する複合モジュールにおいて、集積回路、及び受動部品を実装した基板の実装面に形成されたポスト電極と、実装面に塗付されて樹脂封止を施しているモールド樹脂と、モールド樹脂から露出したポスト電極を介して外部と接続する外部接続端子とを具備する。
【００１５】
そして、基板は、シリコンウェハであり、ｐ型、若しくはｎ型の記シリコンウェハが露出する接続孔をさらに具備し、ポスト電極は、接続孔を介してシリコンウェハと接続している。
【００１６】
また、基板が絶縁性材料からなる場合は、導電性材料からなる回路と、回路が露出する接続孔をさらに具備し、ポスト電極は、接続孔を介して回路と接続している。
【００１７】
ここで、好ましくは、基板上に実装された集積回路、及び受動部品の周囲に、グランド結線を成している導電体からなる導電層が形成されている。
【００１８】
次に、本発明に係る複合モジュールの製造方法は、基板上に形成された配線上に集積回路、及び受動部品を実装し、外部接続端子を介して外部と接続する複合モジュールの製造方法において、集積回路、及び受動部品を実装した基板の実装面にポスト電極を形成し、ポスト電極がモールド樹脂に埋まる厚さで実装面側から樹脂封止し、モールド樹脂を研削して少なくともポスト電極が露出する平坦な研削面を形成し、研削面側からポスト電極を介して外部と接続する外部接続端子を形成する。
【００１９】
そして、基板は、シリコンウェハであり、実装面にｐ型、若しくはｎ型のシリコンウェハが露出する接続孔をさらに形成し、接続孔にポスト電極を形成する。
【００２０】
ここで、絶縁材料からなる基板を用いる場合は、導電性材料からなる回路と、回路が露出する接続孔をさらに形成し、接続孔にポスト電極を形成する。
【００２１】
また、好ましくは、基板上に実装された集積回路、及び受動部品の周囲に、グランド結線を成している導電体からなる導電層をさらに形成する。
【００２２】
【発明の実施の形態】
以下、本発明に係わる複合モジュール及びその製造方法の実施の形態を添付図面を参照して詳細に説明する。
【００２３】
図１は、本発明に係る複合モジュールの構成の一例を示す断面図であり、この図に示すように、本発明に係る複合モジュールには、シリコンウェハをダイシングして形成した半導体基板１を有し、この半導体基板１の表面には、酸化膜などの絶縁層２が形成されている。
【００２４】
そして、この半導体基板１の下面側には、異種材料薄膜を積層して形成した図示しない薄膜回路、及び配線３が配設され、また、この配線３を介して半導体基板１の下面側に、ＩＣチップ４、薄膜回路で形成することが困難なコンデンサ、抵抗等の受動部品５、及びポスト電極６が配設されている。
【００２５】
ここで、半導体基板１下面側の絶縁層２が除去され、ｐ型、若しくはｎ型のシリコンが露出した接続部７には、ポスト電極６が配設され、半導体基板１をグランドとするグランド結線を構成している。
【００２６】
そして、半導体基板１の下面側は、モールド樹脂８で樹脂封止され、モールド樹脂８から露出したポスト電極６の表面に、外部接続端子９が設けられている。
【００２７】
このように、本発明に係る複合モジュールは、半導体基板の下側にＩＣチップや受動部品を搭載すると共に、ポスト電極を設けることにより、半導体基板をエッチングすることなく、複合モジュールを実装する回路基板など、外部と接続する外部接続端子を設けることができる。
【００２８】
また、半導体基板の絶縁層を除去し、ｐ型、若しくはｎ型の導体層である半導体基板を露出させ、半導体基板をグランドとしてポスト電極とグランド結線を成しているため、金属シールドケースを用いることなく良好なシールド効果を得ることができる。
【００２９】
次に、図２及び図３を用いて本実施の形態における複合モジュールの製造方法を説明する。
【００３０】
まず、図２（ａ）に示すように、シリコンウェハ１の表面に、絶縁層２である酸化膜を形成する。
【００３１】
続いて、絶縁層２の所定の位置にエッチングを施し、図２（ｂ）に示すように、ｐ型、若しくはｎ型のシリコンウェハ１表面が露出した接続部７を形成する。
【００３２】
ここで、Ａｌ、Ｃｕ、Ａｕ、Ｐｔなどの導電性金属を用いてスパッタリングを施し、図２（ｃ）に示すように、配線３を形成すると共に、異種材料薄膜を積層して、図示しない薄膜回路を形成する。
【００３３】
そして、図２（ｄ）に示すように、配線３上の所定の位置に ＩＣチップ４、及び受動部品５を実装し、また、配線３の所定の位置、及び接続部７にポスト電極６を形成する。なお、ポスト電極６の高さは、ＩＣチップ４や受動部品５など、シリコンウェハ１上に実装された部品の中で最も高くなるように形成する。
【００３４】
ここで、真空印刷法やトランスファーモールド等を用い、モールド樹脂８で樹脂封止を行う。この際、モールド樹脂８の厚さは、図３（ａ）に示すように、ポスト電極６を覆う厚さである。
【００３５】
また、モールド樹脂８側から所定の厚みまで研磨を行い、図３（ｂ）に示すように、少なくともポスト電極６をモールド樹脂８の表面から露出させる。
【００３６】
そして、図３（ｃ）に示すように、モールド樹脂８から露出したポスト電極６の露出面に接続端子９を印刷、めっき等の方法を用いて導電性金属で形成した後、シリコンウェハ１をダイシング分離して、複合モジュールを作成する。
【００３７】
また、実装基板１０に複合モジュールを実装する際には、図３（ｄ）に示すように、接続端子９を下側（実装基板１０側）に向けて実装する。
【００３８】
ここで、図４を用いて、回路の所定の位置にポスト電極を形成するポスト電極の形成方法の一例を説明する。なお、接続部においても同様の工程を用いてポスト電極を形成することができる。
【００３９】
まず、図４（ａ）に示すように、Ａｕ、又はＣｕからなるワイヤ１１を有するボンディングツール１２を用意する。
【００４０】
ここで、図４（ｂ）に示すように、熱、及び超音波等を併用したワイヤボンディング法を用いて、ワイヤ１１の一端を配線３上の所定の位置に接続して、シリコンウェハ１に対して垂直方向にワイヤ柱１４を形成する。
【００４１】
そして、酸水素トーチ１３や電気トーチ、レーザー等を用い、例えば、７０〜５００μｍ程度の長さにワイヤ１１を切断し、図４（ｃ）に示すように、ポスト電極６を形成する。
【００４２】
なお、所定の高さまでめっきを積層し、ワイヤに代えてめっきを用いてポスト電極を形成することもできる。
【００４３】
このように本実施の形態では、ＩＣチップ等が搭載された面にポスト電極を設置し、モールド樹脂から露出したポスト電極に外部との接続端子を設けることにより、半導体基板に接続孔を設けることなく外部との接続端子を設けることができる。
【００４４】
また、半導体基板をグランドとして半導体基板とグランド結線するポスト電極を設け、複合モジュールの半導体基板側を上とし、下側に形成された外部接続端子を介して実装基板に複合モジュールを実装する（図３（ｄ）参照）ことにより、金属シールドケースを用いることなく、シールド効果を得ることができる。
【００４５】
この際、シリコン基板とグランド結線する導電体からなる導電層でＩＣチップや受動素子等の周囲を囲むことにより、シールド効果を向上させることが可能であり、例えば、図５に示すように、半導体基板１とグランド結線する複数のポスト電極６をＩＣチップ４や受動部品５等の周囲に形成する構成や、図６に示すように、複合モジュールの周囲にめっき等を施し、半導体基板１とグランド結線する金属層１１を設けるなどの方法を挙げることができる。
【００４６】
本実施の形態では、シリコンウェハをダイシングして各複合モジュールに分離する領域にポスト電極等を設けていないが、図７（ａ）に示すように、導電性金属からなる金属柱１２を設け、図７（ｂ）に示すように、モールド樹脂を用いて樹脂封止を行った後、金属柱１２の中間でダイシングを行い、図７（ｃ）に示すように、金属柱１２からなるポスト電極がダイシング面に形成された複合モジュールを形成することができる。
【００４７】
この構成では、金属柱と半導体基板とをグランド結線させることにより、シールド効果を得ることができ、また、金属柱で複合モジュールを囲むことにより、図６に示すように、金属層１１を複合モジュールの周囲に形成することができる。
【００４８】
なお、シリコンウェハをダイシングする位置のみならず、他のポスト電極を金属柱を用いて形成することもできる。
【００４９】
また、本実施の形態では、シリコンウェハを基板として用いているが、基板材料は、シリコンウェハに限られるものではなく、図８に示すように、ポリイミドなどの絶縁体材料からなる絶縁性基板１５上に、導電性金属を用いてグランドとなる回路１６を形成し、この回路上にパシ・ベーション膜１７を設けた基板を半導体ウェハに代えて用いることもできる。
【００５０】
このように、シリコンウェハに代えて絶縁性基板を用いた複合モジュールは、絶縁層に代えてパッシベーション膜を用い、また、ｐ型、若しくはｎ型半導体基板に代えてグランドとなる回路を用いる点を除き、図２乃至４を用いて説明した複合モジュールの製造方法と同様の方法を用いて製造することができる。
【００５１】
【発明の効果】
本発明では、半導体基板上にポスト電極を設け、モールド樹脂から露出したポスト電極に外部接続端子を形成することにより、半導体基板に接続孔を形成することなく、外部接続端子を設けることが可能となる。
【００５２】
また、モールド樹脂から露出したポスト電極に外部接続端子を形成し、実装基板に実装することにより、金属シールドケースを用いることなく、シールド効果を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る複合モジュールの構成の一例を示す断面図
【図２】本実施の形態における複合モジュールの製造方法を示す断面図
【図３】本実施の形態における複合モジュールの製造方法を示す断面図
【図４】本発明に係るポスト電極の形成方法の一例を示す断面図
【図５】本発明に係る複合モジュールの他の構成の一例を示す断面図
【図６】本発明に係る複合モジュールの他の構成の一例を示す断面図
【図７】第２の実施の形態における複合モジュールの製造方法を示す断面図
【図８】第３の実施の形態における複合モジュールを示す断面図
【図９】従来技術における複合モジュールの製造方法を示す断面図
【図１０】従来技術における複合モジュールの構成を示す断面図
【符号の説明】
１…シリコンウェハ
２…絶縁層
３…配線
４…チップ
５…受動部品
６…ポスト電極
７…接続部
８…モールド樹脂
９…外部接続端子
１０…実装基板
１１…ワイヤ
１２…金属柱
１３…酸水素トーチ
１４…ワイヤ柱
１５…絶縁性基板
１６…回路
１７…パシ・ベーション膜
２０…シリコンウェハ
２１…酸化膜
２２…配線
２３…チップ
２４…受動部品
２５…モールド樹脂
２６…接続孔
２７…絶縁層
２８…接続端子
２９…複合モジュール
３０…インターポーザ基板
３１…金属シールドケース
【発明の属する技術分野】
本発明は、複合モジュール及びその製造方法に関し、特に、複合モジュール及びその製造方法に関する。
【０００２】
【従来の技術】
異種材料の薄膜を積層して形成した薄膜回路、ＩＣチップ等の集積回路、薄膜回路では形成が困難なコンデンサ、抵抗等の受動部品等をシリコンウェハなどの半導体基板上に実装し、モールド樹脂を用いて樹脂封止を行った複合モジュールが様々な分野で広く用いられており、このような複合モジュールは、例えば、図９に示すように、次のような工程を用いて形成されていた。
【０００３】
まず、図９（ａ）に示すように、シリコンウェハ２０の表面に絶縁層である酸化膜２１を形成し、この酸化膜２１上にスパッタリング等を用いて異種材料薄膜を積層し、図示しない薄膜回路を形成すると共に、Ａｌ、Ｃｕ、Ａｕ、Ｐｔなどの導電性金属からなる配線２２を形成する。
【０００４】
次に、図９（ｂ）に示すように、配線２２上の所定の位置にＩＣチップ２３、及びコンデンサ、抵抗等の受動部品２４を搭載し、ポリイミドなどのモールド樹脂２５を用いて樹脂封止を行う。
【０００５】
ここで、図９（ｃ）に示すように、ＩＣチップ２３や受動部品２４を搭載したシリコンウェハ２０の面とは反対側の下面側から所定の位置にエッチングを施し、配線２２が露出した接続孔２６を形成する。
【０００６】
そして、図９（ｄ）に示すように、接続孔２６の内壁に酸化膜などの絶縁層２７を形成した後、導電性金属を充填して接続端子２８を形成した後、シリコンウェハ２０をダイシング分離して、複合モジュールを作成していた。
【０００７】
このようにして形成された複合モジュール２９は、図１０に示すように、図示しない外部引き出し端子が形成されたインターポーザ基板３０に搭載され、また、複合モジュール２９を覆うように金属シールドケース３１をインターポーザ基板３０上に設けることにより、シールド効果を得ていた。
【０００８】
【発明が解決しようとする課題】
しかし、このような複合モジュールでは、外部との接続端子を設けるため、エッチングを施して接続孔を形成する必要があり、製造工程、及びコストの削減を妨げていた。
【０００９】
また、シリコンウェハをエッチングして形成した接続孔の内壁には、ｐ型若しくはｎ型の導体層であるシリコンが露出するため、酸化膜など、絶縁層を設ける必要があった。
【００１０】
そして、インターポーザ基板に複合モジュールを搭載し、金属シールドケースで複合モジュールを覆うため、複合モジュールを回路基板に実装する際には、少なくとも、インターポーザ基板を実装することが可能な実装面積が必要であり、複合モジュールの実装面積を抑えることは困難であった。
【００１１】
また、金属シールドケースで複合モジュールを覆うため、高さ方向に対して、複合モジュールのＩＣチップや受動部品等と金属シールドケースとの間に一定の距離を確保する必要があり、複合モジュールを実装する際の厚みを抑えることを妨げていた。
【００１２】
なお、複合モジュールを実装する回路基板に、インターポーザ基板を用いることなく複合モジュールを直接実装する方法もあるが、金属シールドケースを設けるための面積を回路基板上に確保すると共に、金属シールドケースと複合モジュールとの間にある一定の距離を確保する必要があった。
【００１３】
そこで本発明では、複合モジュール及びその製造方法において、シリコンウェハを貫通する接続孔を設けることなく、また、金属シールドケースを用いることなく良好なシールド特性を得ることが可能な複合モジュール及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る複合モジュールは、基板上に形成された配線上に集積回路、及び受動部品を実装し、外部接続端子を介して外部と接続する複合モジュールにおいて、集積回路、及び受動部品を実装した基板の実装面に形成されたポスト電極と、実装面に塗付されて樹脂封止を施しているモールド樹脂と、モールド樹脂から露出したポスト電極を介して外部と接続する外部接続端子とを具備する。
【００１５】
そして、基板は、シリコンウェハであり、ｐ型、若しくはｎ型の記シリコンウェハが露出する接続孔をさらに具備し、ポスト電極は、接続孔を介してシリコンウェハと接続している。
【００１６】
また、基板が絶縁性材料からなる場合は、導電性材料からなる回路と、回路が露出する接続孔をさらに具備し、ポスト電極は、接続孔を介して回路と接続している。
【００１７】
ここで、好ましくは、基板上に実装された集積回路、及び受動部品の周囲に、グランド結線を成している導電体からなる導電層が形成されている。
【００１８】
次に、本発明に係る複合モジュールの製造方法は、基板上に形成された配線上に集積回路、及び受動部品を実装し、外部接続端子を介して外部と接続する複合モジュールの製造方法において、集積回路、及び受動部品を実装した基板の実装面にポスト電極を形成し、ポスト電極がモールド樹脂に埋まる厚さで実装面側から樹脂封止し、モールド樹脂を研削して少なくともポスト電極が露出する平坦な研削面を形成し、研削面側からポスト電極を介して外部と接続する外部接続端子を形成する。
【００１９】
そして、基板は、シリコンウェハであり、実装面にｐ型、若しくはｎ型のシリコンウェハが露出する接続孔をさらに形成し、接続孔にポスト電極を形成する。
【００２０】
ここで、絶縁材料からなる基板を用いる場合は、導電性材料からなる回路と、回路が露出する接続孔をさらに形成し、接続孔にポスト電極を形成する。
【００２１】
また、好ましくは、基板上に実装された集積回路、及び受動部品の周囲に、グランド結線を成している導電体からなる導電層をさらに形成する。
【００２２】
【発明の実施の形態】
以下、本発明に係わる複合モジュール及びその製造方法の実施の形態を添付図面を参照して詳細に説明する。
【００２３】
図１は、本発明に係る複合モジュールの構成の一例を示す断面図であり、この図に示すように、本発明に係る複合モジュールには、シリコンウェハをダイシングして形成した半導体基板１を有し、この半導体基板１の表面には、酸化膜などの絶縁層２が形成されている。
【００２４】
そして、この半導体基板１の下面側には、異種材料薄膜を積層して形成した図示しない薄膜回路、及び配線３が配設され、また、この配線３を介して半導体基板１の下面側に、ＩＣチップ４、薄膜回路で形成することが困難なコンデンサ、抵抗等の受動部品５、及びポスト電極６が配設されている。
【００２５】
ここで、半導体基板１下面側の絶縁層２が除去され、ｐ型、若しくはｎ型のシリコンが露出した接続部７には、ポスト電極６が配設され、半導体基板１をグランドとするグランド結線を構成している。
【００２６】
そして、半導体基板１の下面側は、モールド樹脂８で樹脂封止され、モールド樹脂８から露出したポスト電極６の表面に、外部接続端子９が設けられている。
【００２７】
このように、本発明に係る複合モジュールは、半導体基板の下側にＩＣチップや受動部品を搭載すると共に、ポスト電極を設けることにより、半導体基板をエッチングすることなく、複合モジュールを実装する回路基板など、外部と接続する外部接続端子を設けることができる。
【００２８】
また、半導体基板の絶縁層を除去し、ｐ型、若しくはｎ型の導体層である半導体基板を露出させ、半導体基板をグランドとしてポスト電極とグランド結線を成しているため、金属シールドケースを用いることなく良好なシールド効果を得ることができる。
【００２９】
次に、図２及び図３を用いて本実施の形態における複合モジュールの製造方法を説明する。
【００３０】
まず、図２（ａ）に示すように、シリコンウェハ１の表面に、絶縁層２である酸化膜を形成する。
【００３１】
続いて、絶縁層２の所定の位置にエッチングを施し、図２（ｂ）に示すように、ｐ型、若しくはｎ型のシリコンウェハ１表面が露出した接続部７を形成する。
【００３２】
ここで、Ａｌ、Ｃｕ、Ａｕ、Ｐｔなどの導電性金属を用いてスパッタリングを施し、図２（ｃ）に示すように、配線３を形成すると共に、異種材料薄膜を積層して、図示しない薄膜回路を形成する。
【００３３】
そして、図２（ｄ）に示すように、配線３上の所定の位置に ＩＣチップ４、及び受動部品５を実装し、また、配線３の所定の位置、及び接続部７にポスト電極６を形成する。なお、ポスト電極６の高さは、ＩＣチップ４や受動部品５など、シリコンウェハ１上に実装された部品の中で最も高くなるように形成する。
【００３４】
ここで、真空印刷法やトランスファーモールド等を用い、モールド樹脂８で樹脂封止を行う。この際、モールド樹脂８の厚さは、図３（ａ）に示すように、ポスト電極６を覆う厚さである。
【００３５】
また、モールド樹脂８側から所定の厚みまで研磨を行い、図３（ｂ）に示すように、少なくともポスト電極６をモールド樹脂８の表面から露出させる。
【００３６】
そして、図３（ｃ）に示すように、モールド樹脂８から露出したポスト電極６の露出面に接続端子９を印刷、めっき等の方法を用いて導電性金属で形成した後、シリコンウェハ１をダイシング分離して、複合モジュールを作成する。
【００３７】
また、実装基板１０に複合モジュールを実装する際には、図３（ｄ）に示すように、接続端子９を下側（実装基板１０側）に向けて実装する。
【００３８】
ここで、図４を用いて、回路の所定の位置にポスト電極を形成するポスト電極の形成方法の一例を説明する。なお、接続部においても同様の工程を用いてポスト電極を形成することができる。
【００３９】
まず、図４（ａ）に示すように、Ａｕ、又はＣｕからなるワイヤ１１を有するボンディングツール１２を用意する。
【００４０】
ここで、図４（ｂ）に示すように、熱、及び超音波等を併用したワイヤボンディング法を用いて、ワイヤ１１の一端を配線３上の所定の位置に接続して、シリコンウェハ１に対して垂直方向にワイヤ柱１４を形成する。
【００４１】
そして、酸水素トーチ１３や電気トーチ、レーザー等を用い、例えば、７０〜５００μｍ程度の長さにワイヤ１１を切断し、図４（ｃ）に示すように、ポスト電極６を形成する。
【００４２】
なお、所定の高さまでめっきを積層し、ワイヤに代えてめっきを用いてポスト電極を形成することもできる。
【００４３】
このように本実施の形態では、ＩＣチップ等が搭載された面にポスト電極を設置し、モールド樹脂から露出したポスト電極に外部との接続端子を設けることにより、半導体基板に接続孔を設けることなく外部との接続端子を設けることができる。
【００４４】
また、半導体基板をグランドとして半導体基板とグランド結線するポスト電極を設け、複合モジュールの半導体基板側を上とし、下側に形成された外部接続端子を介して実装基板に複合モジュールを実装する（図３（ｄ）参照）ことにより、金属シールドケースを用いることなく、シールド効果を得ることができる。
【００４５】
この際、シリコン基板とグランド結線する導電体からなる導電層でＩＣチップや受動素子等の周囲を囲むことにより、シールド効果を向上させることが可能であり、例えば、図５に示すように、半導体基板１とグランド結線する複数のポスト電極６をＩＣチップ４や受動部品５等の周囲に形成する構成や、図６に示すように、複合モジュールの周囲にめっき等を施し、半導体基板１とグランド結線する金属層１１を設けるなどの方法を挙げることができる。
【００４６】
本実施の形態では、シリコンウェハをダイシングして各複合モジュールに分離する領域にポスト電極等を設けていないが、図７（ａ）に示すように、導電性金属からなる金属柱１２を設け、図７（ｂ）に示すように、モールド樹脂を用いて樹脂封止を行った後、金属柱１２の中間でダイシングを行い、図７（ｃ）に示すように、金属柱１２からなるポスト電極がダイシング面に形成された複合モジュールを形成することができる。
【００４７】
この構成では、金属柱と半導体基板とをグランド結線させることにより、シールド効果を得ることができ、また、金属柱で複合モジュールを囲むことにより、図６に示すように、金属層１１を複合モジュールの周囲に形成することができる。
【００４８】
なお、シリコンウェハをダイシングする位置のみならず、他のポスト電極を金属柱を用いて形成することもできる。
【００４９】
また、本実施の形態では、シリコンウェハを基板として用いているが、基板材料は、シリコンウェハに限られるものではなく、図８に示すように、ポリイミドなどの絶縁体材料からなる絶縁性基板１５上に、導電性金属を用いてグランドとなる回路１６を形成し、この回路上にパシ・ベーション膜１７を設けた基板を半導体ウェハに代えて用いることもできる。
【００５０】
このように、シリコンウェハに代えて絶縁性基板を用いた複合モジュールは、絶縁層に代えてパッシベーション膜を用い、また、ｐ型、若しくはｎ型半導体基板に代えてグランドとなる回路を用いる点を除き、図２乃至４を用いて説明した複合モジュールの製造方法と同様の方法を用いて製造することができる。
【００５１】
【発明の効果】
本発明では、半導体基板上にポスト電極を設け、モールド樹脂から露出したポスト電極に外部接続端子を形成することにより、半導体基板に接続孔を形成することなく、外部接続端子を設けることが可能となる。
【００５２】
また、モールド樹脂から露出したポスト電極に外部接続端子を形成し、実装基板に実装することにより、金属シールドケースを用いることなく、シールド効果を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る複合モジュールの構成の一例を示す断面図
【図２】本実施の形態における複合モジュールの製造方法を示す断面図
【図３】本実施の形態における複合モジュールの製造方法を示す断面図
【図４】本発明に係るポスト電極の形成方法の一例を示す断面図
【図５】本発明に係る複合モジュールの他の構成の一例を示す断面図
【図６】本発明に係る複合モジュールの他の構成の一例を示す断面図
【図７】第２の実施の形態における複合モジュールの製造方法を示す断面図
【図８】第３の実施の形態における複合モジュールを示す断面図
【図９】従来技術における複合モジュールの製造方法を示す断面図
【図１０】従来技術における複合モジュールの構成を示す断面図
【符号の説明】
１…シリコンウェハ
２…絶縁層
３…配線
４…チップ
５…受動部品
６…ポスト電極
７…接続部
８…モールド樹脂
９…外部接続端子
１０…実装基板
１１…ワイヤ
１２…金属柱
１３…酸水素トーチ
１４…ワイヤ柱
１５…絶縁性基板
１６…回路
１７…パシ・ベーション膜
２０…シリコンウェハ
２１…酸化膜
２２…配線
２３…チップ
２４…受動部品
２５…モールド樹脂
２６…接続孔
２７…絶縁層
２８…接続端子
２９…複合モジュール
３０…インターポーザ基板
３１…金属シールドケース
Claims (10)
- 基板上に形成された配線上に集積回路、及び受動部品を実装し、外部接続端子を介して外部と接続する複合モジュールにおいて、
前記集積回路、及び前記受動部品を実装した前記基板の実装面に形成されたポスト電極と、
前記実装面に塗付されて樹脂封止を施しているモールド樹脂と、
前記モールド樹脂から露出した前記ポスト電極を介して外部と接続する外部接続端子と
を具備することを特徴とする複合モジュール。 - 前記基板は、シリコンウェハであり、
ｐ型、若しくはｎ型の前記シリコンウェハが露出する接続孔をさらに具備し、
前記ポスト電極は、前記接続孔を介して前記シリコンウェハと接続している
ことを特徴とする請求項１記載の複合モジュール。 - 前記基板は、絶縁性材料からなり、
導電性材料からなる回路と、
前記回路が露出する接続孔をさらに具備し、
前記ポスト電極は、前記接続孔を介して前記回路と接続している
ことを特徴とする請求項１記載の複合モジュール。 - 前記ポスト電極は、ワイヤからなることを特徴とする請求項１乃至３記載の複合モジュール。
- 前記基板上に実装された前記集積回路、及び前記受動部品の周囲に、グランド結線を成している導電体からなる導電層が形成されていることを特徴とする請求項２、又は３記載の複合モジュール。
- 基板上に形成された配線上に集積回路、及び受動部品を実装し、外部接続端子を介して外部と接続する複合モジュールの製造方法において、
前記集積回路、及び受動部品を実装した前記基板の実装面にポスト電極を形成し、
前記ポスト電極がモールド樹脂に埋まる厚さで前記実装面側から樹脂封止し、前記モールド樹脂を研削して少なくとも前記ポスト電極が露出する平坦な研削面を形成し、
前記研削面側から前記ポスト電極を介して外部と接続する外部接続端子を形成する
ことを特徴とする複合モジュールの製造方法。 - 前記基板は、シリコンウェハであり、
前記実装面にｐ型、若しくはｎ型の前記シリコンウェハが露出する接続孔をさらに形成し、
前記接続孔に前記ポスト電極を形成する
ことを特徴とする請求項６記載の複合モジュールの製造方法。 - 前記基板は、絶縁性材料からなり、
導電性材料からなる回路と、
前記回路が露出する接続孔をさらに形成し、
前記接続孔に前記ポスト電極を形成する
ことを特徴とする請求項６記載の複合モジュールの製造方法。 - ワイヤを用いて前記ポスト電極を形成することを特徴とする請求項６乃至８記載の複合モジュール。
- 前記基板上に実装された前記集積回路、及び前記受動部品の周囲に、グランド結線を成している導電体からなる導電層をさらに形成することを特徴とする請求項７、又は８記載の複合モジュールの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231598A JP4072816B2 (ja) | 2002-08-08 | 2002-08-08 | 複合モジュール及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231598A JP4072816B2 (ja) | 2002-08-08 | 2002-08-08 | 複合モジュール及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004071961A true JP2004071961A (ja) | 2004-03-04 |
| JP4072816B2 JP4072816B2 (ja) | 2008-04-09 |
Family
ID=32017318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002231598A Expired - Fee Related JP4072816B2 (ja) | 2002-08-08 | 2002-08-08 | 複合モジュール及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4072816B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195918A (ja) * | 2005-01-17 | 2006-07-27 | Shinko Electric Ind Co Ltd | リーダ／ライタおよびリーダ／ライタの製造方法 |
| JP2008078207A (ja) * | 2006-09-19 | 2008-04-03 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2009170802A (ja) * | 2008-01-18 | 2009-07-30 | Oki Semiconductor Co Ltd | 半導体装置 |
| WO2013035655A1 (ja) * | 2011-09-09 | 2013-03-14 | 株式会社村田製作所 | モジュール基板 |
| JP2013149673A (ja) * | 2012-01-17 | 2013-08-01 | Denso Corp | 電子装置およびその製造方法 |
| JP2013207064A (ja) * | 2012-03-28 | 2013-10-07 | Denso Corp | 電子装置およびその製造方法 |
| WO2014020783A1 (ja) * | 2012-07-30 | 2014-02-06 | パナソニック株式会社 | 放熱構造を備えた半導体装置 |
| JP2014123638A (ja) * | 2012-12-21 | 2014-07-03 | Murata Mfg Co Ltd | 部品モジュール |
| JP2015517745A (ja) * | 2012-05-22 | 2015-06-22 | インヴェンサス・コーポレイション | ワイヤボンド相互接続を用いた基板レス積層可能パッケージ |
| US9538649B2 (en) | 2011-09-07 | 2017-01-03 | Murata Manufacturing Co., Ltd. | Method of manufacturing module |
| KR20170074477A (ko) | 2015-12-22 | 2017-06-30 | 삼성전기주식회사 | 전자소자 모듈의 제조방법 |
| JPWO2017010216A1 (ja) * | 2015-07-15 | 2018-04-12 | 株式会社村田製作所 | 電子部品 |
| US10098229B2 (en) | 2013-02-25 | 2018-10-09 | Murata Manufacturing Co., Ltd. | Module, module component composing the module, and method of manufacturing the module |
| WO2020179504A1 (ja) * | 2019-03-07 | 2020-09-10 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
| WO2022119437A1 (en) * | 2020-12-01 | 2022-06-09 | Ampleon Netherlands B.V. | Electronic package and device comprising the same |
| WO2023037799A1 (ja) * | 2021-09-08 | 2023-03-16 | 株式会社村田製作所 | 高周波モジュール |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101548801B1 (ko) | 2013-08-28 | 2015-08-31 | 삼성전기주식회사 | 전자 소자 모듈 및 그 제조 방법 |
| KR20150053592A (ko) | 2013-11-08 | 2015-05-18 | 삼성전기주식회사 | 전자 소자 모듈 및 그 제조 방법 |
-
2002
- 2002-08-08 JP JP2002231598A patent/JP4072816B2/ja not_active Expired - Fee Related
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195918A (ja) * | 2005-01-17 | 2006-07-27 | Shinko Electric Ind Co Ltd | リーダ／ライタおよびリーダ／ライタの製造方法 |
| JP4718192B2 (ja) * | 2005-01-17 | 2011-07-06 | 新光電気工業株式会社 | リーダ／ライタ |
| JP2008078207A (ja) * | 2006-09-19 | 2008-04-03 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7678612B2 (en) | 2006-09-19 | 2010-03-16 | Shinko Electric Industries Co., Ltd. | Method of manufacturing semiconductor device |
| JP2009170802A (ja) * | 2008-01-18 | 2009-07-30 | Oki Semiconductor Co Ltd | 半導体装置 |
| JP4571679B2 (ja) * | 2008-01-18 | 2010-10-27 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US9538649B2 (en) | 2011-09-07 | 2017-01-03 | Murata Manufacturing Co., Ltd. | Method of manufacturing module |
| JPWO2013035655A1 (ja) * | 2011-09-09 | 2015-03-23 | 株式会社村田製作所 | モジュール基板 |
| WO2013035655A1 (ja) * | 2011-09-09 | 2013-03-14 | 株式会社村田製作所 | モジュール基板 |
| US9591747B2 (en) | 2011-09-09 | 2017-03-07 | Murata Manufacturing Co., Ltd. | Module board |
| CN103814439A (zh) * | 2011-09-09 | 2014-05-21 | 株式会社村田制作所 | 模块基板 |
| JP2013149673A (ja) * | 2012-01-17 | 2013-08-01 | Denso Corp | 電子装置およびその製造方法 |
| JP2013207064A (ja) * | 2012-03-28 | 2013-10-07 | Denso Corp | 電子装置およびその製造方法 |
| JP2015517745A (ja) * | 2012-05-22 | 2015-06-22 | インヴェンサス・コーポレイション | ワイヤボンド相互接続を用いた基板レス積層可能パッケージ |
| US9219021B2 (en) | 2012-07-30 | 2015-12-22 | Panasonic Corporation | Semiconductor device including heat dissipating structure |
| JPWO2014020783A1 (ja) * | 2012-07-30 | 2016-07-21 | パナソニック株式会社 | 放熱構造を備えた半導体装置 |
| WO2014020783A1 (ja) * | 2012-07-30 | 2014-02-06 | パナソニック株式会社 | 放熱構造を備えた半導体装置 |
| JP2014123638A (ja) * | 2012-12-21 | 2014-07-03 | Murata Mfg Co Ltd | 部品モジュール |
| US10098229B2 (en) | 2013-02-25 | 2018-10-09 | Murata Manufacturing Co., Ltd. | Module, module component composing the module, and method of manufacturing the module |
| JPWO2017010216A1 (ja) * | 2015-07-15 | 2018-04-12 | 株式会社村田製作所 | 電子部品 |
| KR20170074477A (ko) | 2015-12-22 | 2017-06-30 | 삼성전기주식회사 | 전자소자 모듈의 제조방법 |
| WO2020179504A1 (ja) * | 2019-03-07 | 2020-09-10 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
| WO2022119437A1 (en) * | 2020-12-01 | 2022-06-09 | Ampleon Netherlands B.V. | Electronic package and device comprising the same |
| NL2027022B1 (en) * | 2020-12-01 | 2022-07-06 | Ampleon Netherlands Bv | Electronic package and device comprising the same |
| WO2023037799A1 (ja) * | 2021-09-08 | 2023-03-16 | 株式会社村田製作所 | 高周波モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4072816B2 (ja) | 2008-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6335564B1 (en) | Single Paddle having a semiconductor device and a passive electronic component | |
| US7405486B2 (en) | Circuit device | |
| US7364944B2 (en) | Method for fabricating thermally enhanced semiconductor package | |
| US6316287B1 (en) | Chip scale surface mount packages for semiconductor device and process of fabricating the same | |
| US7312521B2 (en) | Semiconductor device with holding member | |
| JP4072816B2 (ja) | 複合モジュール及びその製造方法 | |
| US20030230801A1 (en) | Semiconductor device assemblies and packages including multiple semiconductor devices and methods | |
| US7858512B2 (en) | Semiconductor with bottom-side wrap-around flange contact | |
| JP2003037239A (ja) | 半導体装置およびその製造方法 | |
| US11417579B2 (en) | Packaged semiconductor devices for high voltage with die edge protection | |
| JPH02184054A (ja) | ハイブリッド型樹脂封止半導体装置 | |
| US6576988B2 (en) | Semiconductor package | |
| US7135779B2 (en) | Method for packaging integrated circuit chips | |
| TW202226464A (zh) | 具有堆疊被動組件的多層半導體封裝 | |
| JP3744771B2 (ja) | 半導体装置の製造方法 | |
| US11631632B2 (en) | Three dimensional package for semiconductor devices and external components | |
| US20220396474A1 (en) | Semiconductor package with metal column mold barrier | |
| JP2003100985A (ja) | 回路モジュール | |
| US20090324906A1 (en) | Semiconductor with top-side wrap-around flange contact | |
| JP2001319996A (ja) | 半導体装置の製造方法 | |
| TWI299205B (en) | Semiconductor package and manufacturing method thereof | |
| CN114551402A (zh) | 包括不同厚度的电再分布层的半导体封装体及其制造方法 | |
| JP2003100984A (ja) | 回路モジュール | |
| JPH07312414A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0621325A (ja) | 複合電子部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050608 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070807 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070925 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140201 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |