JP3259323B2 - デ・インターリーブ回路 - Google Patents
デ・インターリーブ回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
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- Signal Processing (AREA)
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- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Detection And Correction Of Errors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デ・インターリーブ回
路に関し、特に、いわゆるミニディスクと呼称されるデ
ィジタル・オーディオ・ディスクを再生可能なディスク
プレーヤのディジタルデータ再生装置に用いて好適なデ
・インターリーブ回路に関する。
路に関し、特に、いわゆるミニディスクと呼称されるデ
ィジタル・オーディオ・ディスクを再生可能なディスク
プレーヤのディジタルデータ再生装置に用いて好適なデ
・インターリーブ回路に関する。
【０００２】
【従来の技術】高音質のディジタル・オーディオ・ディ
スクとして、コンパクトディスク（以下、ＣＤと称す
る）が広く普及している。これに対し、近時、ＣＤより
も極端に小さく、しかもデータを圧縮して記録すること
から、ＣＤと同程度の再生時間を持つミニディスク（以
下、ＭＤと称する）が開発され、実用化されつつある。
このＭＤでは、光磁気記録方式を採っている。また、Ｍ
Ｄに使用されるインターリーブは、波形継ぎがし易くか
つＣＤと同等のインターリーブ効果を得る目的で作られ
ている。
スクとして、コンパクトディスク（以下、ＣＤと称す
る）が広く普及している。これに対し、近時、ＣＤより
も極端に小さく、しかもデータを圧縮して記録すること
から、ＣＤと同程度の再生時間を持つミニディスク（以
下、ＭＤと称する）が開発され、実用化されつつある。
このＭＤでは、光磁気記録方式を採っている。また、Ｍ
Ｄに使用されるインターリーブは、波形継ぎがし易くか
つＣＤと同等のインターリーブ効果を得る目的で作られ
ている。
【０００３】このＭＤのデ・インターリーブのシーケン
スを図９に示す。同図で、左側はディスクより再生され
た１フレームのデータを表わす。フレームの初めにおい
てサブコードの次に再生されるのが８ビットデータＷ12
n , Ａである。次に再生されるのは、データＷ12n ，Ｂ
となる。ここに、ｎはフレームナンバーを表し、Ｐn は
Ｃ１パリティー、Ｑn はＣ２パリティーをそれぞれ表わ
す。また、四角内の“１”は１フレーム遅延を表し、２
７Ｄは１０８フレーム（Ｄ＝４）遅延を表わす。
スを図９に示す。同図で、左側はディスクより再生され
た１フレームのデータを表わす。フレームの初めにおい
てサブコードの次に再生されるのが８ビットデータＷ12
n , Ａである。次に再生されるのは、データＷ12n ，Ｂ
となる。ここに、ｎはフレームナンバーを表し、Ｐn は
Ｃ１パリティー、Ｑn はＣ２パリティーをそれぞれ表わ
す。また、四角内の“１”は１フレーム遅延を表し、２
７Ｄは１０８フレーム（Ｄ＝４）遅延を表わす。
【０００４】Ｃ１訂正では、Ｗ12n , Ａ、１フレーム前
のＷ12n , Ｂ、Ｗ12n+1 , Ａ、１フレーム前のＷ1
2n+1 , Ｂ、……と続けていき、３２バイトデータで１
つの符号語となる。Ｃ１訂正処理で訂正できないとき
（多重エラー）、Ｃ１の３２バイトにつきＣ１フラグ
（Ｃ１ポインタ）をセットする。データ幅が８ビットの
ＲＡＭを使用した場合、その１ビットのみＣ１フラグと
して使う。
のＷ12n , Ｂ、Ｗ12n+1 , Ａ、１フレーム前のＷ1
2n+1 , Ｂ、……と続けていき、３２バイトデータで１
つの符号語となる。Ｃ１訂正処理で訂正できないとき
（多重エラー）、Ｃ１の３２バイトにつきＣ１フラグ
（Ｃ１ポインタ）をセットする。データ幅が８ビットの
ＲＡＭを使用した場合、その１ビットのみＣ１フラグと
して使う。
【０００５】Ｃ２訂正では、１０８フレーム前のＷ1
2n , Ａ、１０５フレーム前のＷ12n ,Ｂ、……と続き、
２８バイトデータで１つの符号語となる。Ｃ２訂正処理
では、Ｃ２エラー訂正の計算にＣ１フラグを使うことで
誤訂正を防止したり、イレージャ訂正に利用したりす
る。さらに、Ｃ２訂正でエラー訂正できなかったとき、
多くの場合は、それぞれのデータのＣ１フラグを使う。
つまり、Ｃ１フラグがセットしてある場合、エラーデー
タとしてＣ２ポインタ（Ｃ２フラグ）をセットする。こ
のＣ２ポインタは、それぞれの８ビットデータに対して
対となって付加されるものである。
2n , Ａ、１０５フレーム前のＷ12n ,Ｂ、……と続き、
２８バイトデータで１つの符号語となる。Ｃ２訂正処理
では、Ｃ２エラー訂正の計算にＣ１フラグを使うことで
誤訂正を防止したり、イレージャ訂正に利用したりす
る。さらに、Ｃ２訂正でエラー訂正できなかったとき、
多くの場合は、それぞれのデータのＣ１フラグを使う。
つまり、Ｃ１フラグがセットしてある場合、エラーデー
タとしてＣ２ポインタ（Ｃ２フラグ）をセットする。こ
のＣ２ポインタは、それぞれの８ビットデータに対して
対となって付加されるものである。
【０００６】
【発明が解決しようとする課題】このように、１つのデ
ータに対し１つのＣ２ポインタ（１バイト）を割り当て
た場合、必要なエラー訂正用のバッファＲＡＭの空間と
しては、以下のようにして求まるバイト数が必要とな
る。すなわち、 ＲＦ信号の書込みからＣ１訂正まで
ータに対し１つのＣ２ポインタ（１バイト）を割り当て
た場合、必要なエラー訂正用のバッファＲＡＭの空間と
しては、以下のようにして求まるバイト数が必要とな
る。すなわち、 ＲＦ信号の書込みからＣ１訂正まで
【数１】３２＋１６バイト＝４８バイト Ｃ１訂正からＣ２訂正まで
【数２】２７Ｄ＋２６Ｄ＋……＋３Ｄ＋２Ｄ＋１Ｄ＋２
７Ｄ＝１，６２０バイト 但し、最後の２７ＤはＣ１ポインタに関するものであ
る。 Ｃ２訂正からＤ／Ａ出力まで
７Ｄ＝１，６２０バイト 但し、最後の２７ＤはＣ１ポインタに関するものであ
る。 Ｃ２訂正からＤ／Ａ出力まで
【数３】｛（２７Ｄ＋２６Ｄ＋……＋２Ｄ＋１Ｄ）＋１
２｝＋｛（２７Ｄ＋２６Ｄ＋……＋２Ｄ＋１Ｄ）＋１
２｝＝２，６１６バイト 但し、前半の｛ ｝の部分はデータに関し、後半の｛
｝の部分はＣ２ポインタに関するものであり、又１２
Ｄ〜１５ＤはパリティＱに対応し、省略される。以上よ
り、バッファＲＡＭの空間として、＋＋より、
４，２８４バイトが必要となる。すなわち、総容量とし
て３４，２７２ビットのバッファＲＡＭが必要となる。
２｝＋｛（２７Ｄ＋２６Ｄ＋……＋２Ｄ＋１Ｄ）＋１
２｝＝２，６１６バイト 但し、前半の｛ ｝の部分はデータに関し、後半の｛
｝の部分はＣ２ポインタに関するものであり、又１２
Ｄ〜１５ＤはパリティＱに対応し、省略される。以上よ
り、バッファＲＡＭの空間として、＋＋より、
４，２８４バイトが必要となる。すなわち、総容量とし
て３４，２７２ビットのバッファＲＡＭが必要となる。
【０００７】ところで、ＣＤプレーヤのＥＦＭ(Eight t
o Fourteen Modulation)復調では、エラー訂正でのＣ２
訂正後のデータ２バイトに対し、１バイトのＣ２ポイン
タを使っていた。また、Ｃ２訂正後、Ｄ／Ａコンバータ
に出力する区間は、２フレーム以下であり、Ｃ２ポイン
タも２フレーム以下の時間だけ保持できる容量で済むた
め、大きな問題は無かった。
o Fourteen Modulation)復調では、エラー訂正でのＣ２
訂正後のデータ２バイトに対し、１バイトのＣ２ポイン
タを使っていた。また、Ｃ２訂正後、Ｄ／Ａコンバータ
に出力する区間は、２フレーム以下であり、Ｃ２ポイン
タも２フレーム以下の時間だけ保持できる容量で済むた
め、大きな問題は無かった。
【０００８】しかしながら、ＭＤのデ・インターリーブ
においては、上述したように、最大Ｃ２ポインタを１０
９（＝２７Ｄ＋１）フレームだけ保持する必要があり、
エラー訂正用のＲＡＭとして３４，２７２ビットの空間
が必要であるため、３２ＫビットのバッファＲＡＭで
は、容量が不足し、６４ＫビットのバッファＲＡＭを使
用せざるを得なくなる。
においては、上述したように、最大Ｃ２ポインタを１０
９（＝２７Ｄ＋１）フレームだけ保持する必要があり、
エラー訂正用のＲＡＭとして３４，２７２ビットの空間
が必要であるため、３２ＫビットのバッファＲＡＭで
は、容量が不足し、６４ＫビットのバッファＲＡＭを使
用せざるを得なくなる。
【０００９】本発明は、上述した点に鑑みてなされたも
のであり、ＭＤのデ・インターリーブにおいて、３２Ｋ
ビットのバッファＲＡＭで実現でき、しかもＣＤのエラ
ー訂正プログラムを共用化できるデ・インターリーブ回
路を提供することを目的とする。
のであり、ＭＤのデ・インターリーブにおいて、３２Ｋ
ビットのバッファＲＡＭで実現でき、しかもＣＤのエラ
ー訂正プログラムを共用化できるデ・インターリーブ回
路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明によるデ・インタ
ーリーブ回路は、種類が異なるディスクをそれぞれ再生
する第１、第２の動作モードを有し、並列に入力される
１フレーム分所定バイトのディジタルデータを、エラー
訂正しつつ再生処理するディジタルデータ再生装置にお
いて、第１の動作モードでは、エラー訂正用フラグを２
バイトのデータ毎に１バイトの一部のビットのみに対応
させて付加し、第２の動作モードでは、同一書込みアド
レスに４回繰返し書くことによってエラー訂正用フラグ
を８バイトのデータ毎に８ビットに対応させて付加する
構成となっている。
ーリーブ回路は、種類が異なるディスクをそれぞれ再生
する第１、第２の動作モードを有し、並列に入力される
１フレーム分所定バイトのディジタルデータを、エラー
訂正しつつ再生処理するディジタルデータ再生装置にお
いて、第１の動作モードでは、エラー訂正用フラグを２
バイトのデータ毎に１バイトの一部のビットのみに対応
させて付加し、第２の動作モードでは、同一書込みアド
レスに４回繰返し書くことによってエラー訂正用フラグ
を８バイトのデータ毎に８ビットに対応させて付加する
構成となっている。
【００１１】
【作用】ＭＤのＣ２訂正において、第２の動作モードで
は、エラー訂正用フラグ（Ｃ２ポインタ）を８バイトの
データ毎に８ビットに対応させて付加することで、Ｃ２
ポインタの容量を、２バイトのデータ毎に１バイトの一
部のビットのみに対応させて付加する第１の動作モード
の場合に比較して１／４にできる。これにより、第２の
動作モードでは、最大Ｃ２ポインタを１０９（＝２７Ｄ
＋１）フレームだけ保持する必要があっても、第１の動
作モードの場合と同じ３２ＫビットのＲＡＭでデ・イン
ターリーブを実現できる。
は、エラー訂正用フラグ（Ｃ２ポインタ）を８バイトの
データ毎に８ビットに対応させて付加することで、Ｃ２
ポインタの容量を、２バイトのデータ毎に１バイトの一
部のビットのみに対応させて付加する第１の動作モード
の場合に比較して１／４にできる。これにより、第２の
動作モードでは、最大Ｃ２ポインタを１０９（＝２７Ｄ
＋１）フレームだけ保持する必要があっても、第１の動
作モードの場合と同じ３２ＫビットのＲＡＭでデ・イン
ターリーブを実現できる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるデ・インターリーブ
回路が適用されるディジタルデータ再生回路の構成を示
すブロック図である。図において、ＭＤから読み取られ
たＥＦＭ信号はＥＦＭ復調回路１でＥＦＭ復調が行われ
る。その復調出力であるＰＣＭオーディオデータ、即ち
８ビット（並列化された１シンボル）のデータは、外部
バス２を介して３２ＫビットのバッファＲＡＭ３に記録
される。
に説明する。図１は、本発明によるデ・インターリーブ
回路が適用されるディジタルデータ再生回路の構成を示
すブロック図である。図において、ＭＤから読み取られ
たＥＦＭ信号はＥＦＭ復調回路１でＥＦＭ復調が行われ
る。その復調出力であるＰＣＭオーディオデータ、即ち
８ビット（並列化された１シンボル）のデータは、外部
バス２を介して３２ＫビットのバッファＲＡＭ３に記録
される。
【００１３】ＲＡＭ３は、ＣＩＲＣ(Cross Interleave
Reed Solomon Code)のデ・インターリーブおよびエラー
訂正のためのバッファとしての機能を有する。このＲＡ
Ｍ３においてデ・インターリーブされたＣ１，Ｃ２それ
ぞれ３２シンボル，２８シンボルのデータは、入力回路
４を経た後内部バス５を介してエラー訂正回路６に供給
される。この系列は、図９に示す系列となっている。
Reed Solomon Code)のデ・インターリーブおよびエラー
訂正のためのバッファとしての機能を有する。このＲＡ
Ｍ３においてデ・インターリーブされたＣ１，Ｃ２それ
ぞれ３２シンボル，２８シンボルのデータは、入力回路
４を経た後内部バス５を介してエラー訂正回路６に供給
される。この系列は、図９に示す系列となっている。
【００１４】Ｃ２については、エラー訂正できなかった
情報についてポインタが付される。Ｃ２訂正で多重エラ
ーのためエラー訂正できなかったときはＣ１ポインタを
コピーし、またＣ２訂正でＣ１見逃しの可能性の強いと
きは、そのＣ２情報全てにＣ２ポインタをセットする
（以下、オールポインタと称する）。Ｃ２ポインタをセ
ットするために、Ｃ２ポインタセット回路７およびポイ
ンタ処理回路８が内部バス５にそれぞれ接続されてい
る。このＣ２ポインタセット回路７およびポインタ処理
回路８は、マイクロプログラムシーケンサ９によって制
御されるようになっている。
情報についてポインタが付される。Ｃ２訂正で多重エラ
ーのためエラー訂正できなかったときはＣ１ポインタを
コピーし、またＣ２訂正でＣ１見逃しの可能性の強いと
きは、そのＣ２情報全てにＣ２ポインタをセットする
（以下、オールポインタと称する）。Ｃ２ポインタをセ
ットするために、Ｃ２ポインタセット回路７およびポイ
ンタ処理回路８が内部バス５にそれぞれ接続されてい
る。このＣ２ポインタセット回路７およびポインタ処理
回路８は、マイクロプログラムシーケンサ９によって制
御されるようになっている。
【００１５】すなわち、マイクロプログラムシーケンサ
９により、オールポインタ命令が実行されたとき、マイ
クロプログラムシーケンサ９からＣ２ポインタセット命
令が出力されることで、Ｃ２ポインタセット回路７によ
って８ビット全て“１”が内部バス５にセットされ、出
力回路１０を通してＲＡＭ３に繋がる外部バス（データ
バス）２にセットされる。
９により、オールポインタ命令が実行されたとき、マイ
クロプログラムシーケンサ９からＣ２ポインタセット命
令が出力されることで、Ｃ２ポインタセット回路７によ
って８ビット全て“１”が内部バス５にセットされ、出
力回路１０を通してＲＡＭ３に繋がる外部バス（データ
バス）２にセットされる。
【００１６】ところで、ＣＤの場合には、図２に示すよ
うに、Ｃ２訂正後のデータ２バイトに対し、１バイトの
Ｃ２ポインタが書き込まれるようになっている。この場
合、図２からも明らかなように、上位６ビットが未使用
となる。このＣＤとＭＤを共通にするため、本発明にお
いては、マイクロプログラムを同じにしておき、Ｃ２ポ
インタのＲＡＭアドレスのみ変えることで対応できるよ
うにしている。すなわち、図３に示すように、２４バイ
トのデータに対し、ＣＤの場合には、１バイトにつき２
ビットずつ１２回Ｃ２ポインタを書くことになるに対
し、ＭＤの場合には、同一書込みアドレスに４回、１バ
イト分繰返し書くことになり、これにより、エラー訂正
プログラムをＣＤとＭＤに共用化できることになる。
うに、Ｃ２訂正後のデータ２バイトに対し、１バイトの
Ｃ２ポインタが書き込まれるようになっている。この場
合、図２からも明らかなように、上位６ビットが未使用
となる。このＣＤとＭＤを共通にするため、本発明にお
いては、マイクロプログラムを同じにしておき、Ｃ２ポ
インタのＲＡＭアドレスのみ変えることで対応できるよ
うにしている。すなわち、図３に示すように、２４バイ
トのデータに対し、ＣＤの場合には、１バイトにつき２
ビットずつ１２回Ｃ２ポインタを書くことになるに対
し、ＭＤの場合には、同一書込みアドレスに４回、１バ
イト分繰返し書くことになり、これにより、エラー訂正
プログラムをＣＤとＭＤに共用化できることになる。
【００１７】また、前述したように、Ｃ２訂正で多重エ
ラーのため訂正できないときで、Ｃ１訂正も正しいと判
断したとき、Ｃ２ポインタとしてＣ１ポインタをコピー
することになる。このコピー命令がマイクロプログラム
シーケンサ９より発せられると、マイクロプログラムシ
ーケンサ９から出力されるＣ１ポインタリード命令およ
びＣ２ポインタライト命令に応じてポインタ処理回路８
が動作する。
ラーのため訂正できないときで、Ｃ１訂正も正しいと判
断したとき、Ｃ２ポインタとしてＣ１ポインタをコピー
することになる。このコピー命令がマイクロプログラム
シーケンサ９より発せられると、マイクロプログラムシ
ーケンサ９から出力されるＣ１ポインタリード命令およ
びＣ２ポインタライト命令に応じてポインタ処理回路８
が動作する。
【００１８】このポインタ処理回路８においては、図４
に示すように、８ビット分のイネーブル（Ｅ）端子付き
Ｄ‐ＦＦ（フリップフロップ）１１1 〜１１8 が縦続接
続されており、これらＤ‐ＦＦ１１1 〜１１8 はＣ１ポ
インタリード命令をイネーブル入力としている。また、
初段のＤ‐ＦＦ１１1 は、内部バス５を通して供給され
るＣ１ポインタのＬＳＢ（最下位ビット）をデータ
（Ｄ）入力としている。また、Ｄ‐ＦＦ１１1 〜１１8
の各出力端と内部バス５との間には、Ｃ２ポインタライ
ト命令によって能動状態となるバッファ１２1 〜１２8
がそれぞれ接続されている。
に示すように、８ビット分のイネーブル（Ｅ）端子付き
Ｄ‐ＦＦ（フリップフロップ）１１1 〜１１8 が縦続接
続されており、これらＤ‐ＦＦ１１1 〜１１8 はＣ１ポ
インタリード命令をイネーブル入力としている。また、
初段のＤ‐ＦＦ１１1 は、内部バス５を通して供給され
るＣ１ポインタのＬＳＢ（最下位ビット）をデータ
（Ｄ）入力としている。また、Ｄ‐ＦＦ１１1 〜１１8
の各出力端と内部バス５との間には、Ｃ２ポインタライ
ト命令によって能動状態となるバッファ１２1 〜１２8
がそれぞれ接続されている。
【００１９】ところで、Ｃ１訂正後、Ｃ１ポインタはＬ
ＳＢのみに書かれており、ＣＤモードのポインタコピー
部のマイクロプログラムは、図５に示すようになる。す
なわち、Ｃ１ポインタを２回読み込んで１回書き込む動
作を繰り返すことになる。ＣＤモードでは、Ｃ２ポイン
タとして、図２から明らかなように、１バイトの下位ビ
ット（２ＬＳＢ）のみ使用するため、上位６ビットは何
が入っても良い。ＭＤモードでは、Ｃ２ポインタの書込
み(Write) アドレスを４回オーバーライトすることによ
り、Ｃ２ポインタが８バイトのデータに対して８ビット
（１バイト）付加され、最後に、８ビットのＣ２ポイン
タが、図６に示すように、２４バイトのデータに対して
３バイト完成する。
ＳＢのみに書かれており、ＣＤモードのポインタコピー
部のマイクロプログラムは、図５に示すようになる。す
なわち、Ｃ１ポインタを２回読み込んで１回書き込む動
作を繰り返すことになる。ＣＤモードでは、Ｃ２ポイン
タとして、図２から明らかなように、１バイトの下位ビ
ット（２ＬＳＢ）のみ使用するため、上位６ビットは何
が入っても良い。ＭＤモードでは、Ｃ２ポインタの書込
み(Write) アドレスを４回オーバーライトすることによ
り、Ｃ２ポインタが８バイトのデータに対して８ビット
（１バイト）付加され、最後に、８ビットのＣ２ポイン
タが、図６に示すように、２４バイトのデータに対して
３バイト完成する。
【００２０】上述した一連の動作を要約すれば、Ｃ２ポ
インタを８ビットまとめてＲＡＭ上に１つのデータとし
て記録することになる。つまり、Ｗ12n ，Ａ〜Ｗ1
2n+3 ，Ｂの８バイトのデータに対し、１バイトのＣ２
ポインタを当てる。このＣ２ポインタは、７Ｄ区間ＲＡ
Ｍ３に記録し続ける。次に、Ｗ12n+4 ，Ａ〜Ｗ12n+7 ，
Ｂを１バイトのＣ２ポインタにまとめ、１９Ｄ区間ＲＡ
Ｍ３にデータを保持させる。最後に、Ｗ12n+8 ，Ａ〜Ｗ
12n+11，Ｂを１バイトのＣ２ポインタにまとめ、２７Ｄ
区間ＲＡＭ３にデータを保持することとする。
インタを８ビットまとめてＲＡＭ上に１つのデータとし
て記録することになる。つまり、Ｗ12n ，Ａ〜Ｗ1
2n+3 ，Ｂの８バイトのデータに対し、１バイトのＣ２
ポインタを当てる。このＣ２ポインタは、７Ｄ区間ＲＡ
Ｍ３に記録し続ける。次に、Ｗ12n+4 ，Ａ〜Ｗ12n+7 ，
Ｂを１バイトのＣ２ポインタにまとめ、１９Ｄ区間ＲＡ
Ｍ３にデータを保持させる。最後に、Ｗ12n+8 ，Ａ〜Ｗ
12n+11，Ｂを１バイトのＣ２ポインタにまとめ、２７Ｄ
区間ＲＡＭ３にデータを保持することとする。
【００２１】上述したように、Ｃ２訂正後のＣ２ポイン
タを８バイト情報に対し、８ビットに対応させることに
より、Ｃ２ポインタの容量は、
タを８バイト情報に対し、８ビットに対応させることに
より、Ｃ２ポインタの容量は、
【数４】７Ｄ＋１９Ｄ＋２７Ｄ＝２１２バイト となり、従来の１／４となる。これにより、バッファＲ
ＡＭ３の総容量は、数１〜数３との対応から、
ＡＭ３の総容量は、数１〜数３との対応から、
【数５】４８＋１，６２０＋１，２９６＋１２＋２１２
＝３，１８８バイト となる。
＝３，１８８バイト となる。
【００２２】すなわち、Ｃ２ポインタの容量を従来の１
／４に低減できたことにより、３２ＫビットＲＡＭでデ
・インターリーブを実現できることになるとともに、３
２ＫビットＲＡＭであっても、
／４に低減できたことにより、３２ＫビットＲＡＭでデ
・インターリーブを実現できることになるとともに、３
２ＫビットＲＡＭであっても、
【数６】 ｛（３２×１，０２４）／８｝−３，１８８＝９０８ から９０８バイト分の容量が残り、この分だけフレーム
ジッタマージンに使えることになる。また、図３で説明
したように、２４バイトのデータに対し、ＣＤでは１２
回Ｃ２ポインタを書くのに対し、ＭＤでは４回同じアド
レスに繰り返し書くようにしたことにより、ＣＤのエラ
ー訂正プログラムと共用化できることになる。
ジッタマージンに使えることになる。また、図３で説明
したように、２４バイトのデータに対し、ＣＤでは１２
回Ｃ２ポインタを書くのに対し、ＭＤでは４回同じアド
レスに繰り返し書くようにしたことにより、ＣＤのエラ
ー訂正プログラムと共用化できることになる。
【００２３】再び図１において、ＰＣＭオーディオ情報
は、エラー訂正された後外部バス２を介してＤ／Ａイン
タフェース回路１３に供給され、補間処理やパラレル／
シリアル変換等が行われる。データリクエスト処理回路
１４は、バッファＲＡＭ３に対し読出し／書込みする回
路からの占有要求を受けるためのものである。すなわ
ち、エラー訂正回路５がバッファＲＡＭ３を使用した場
合、エラー訂正回路５からリクエストをこのデータリク
エスト処理回路１４に出力する。他に、Ｄ／Ａインター
フェイス回路１３やＥＦＭ復調回路１からもそれぞれ読
出し要求や書込み要求がこのデータリクエスト処理回路
１４に入力され、要求が重なった場合、予め設定したプ
ライオリティに沿って要求を受け付ける。そのとき、ア
ドレス発生回路１５では、実際のバッファＲＡＭ３のア
ドレスが要求に対し生成される。
は、エラー訂正された後外部バス２を介してＤ／Ａイン
タフェース回路１３に供給され、補間処理やパラレル／
シリアル変換等が行われる。データリクエスト処理回路
１４は、バッファＲＡＭ３に対し読出し／書込みする回
路からの占有要求を受けるためのものである。すなわ
ち、エラー訂正回路５がバッファＲＡＭ３を使用した場
合、エラー訂正回路５からリクエストをこのデータリク
エスト処理回路１４に出力する。他に、Ｄ／Ａインター
フェイス回路１３やＥＦＭ復調回路１からもそれぞれ読
出し要求や書込み要求がこのデータリクエスト処理回路
１４に入力され、要求が重なった場合、予め設定したプ
ライオリティに沿って要求を受け付ける。そのとき、ア
ドレス発生回路１５では、実際のバッファＲＡＭ３のア
ドレスが要求に対し生成される。
【００２４】Ｄ／Ａインタフェース回路１３において、
Ｃ２ポインタのセットされているデータは、Ｃ２訂正で
もエラー訂正できなかった誤ったデータなので、例えば
前後の正しいデータの平均値を求めて出力する補間処理
等が行われる。この補間処理を行うためには、Ｃ２ポイ
ンタを読み取る必要がある。このＣ２ポインタのリード
回路の構成の一例を図７に示す。
Ｃ２ポインタのセットされているデータは、Ｃ２訂正で
もエラー訂正できなかった誤ったデータなので、例えば
前後の正しいデータの平均値を求めて出力する補間処理
等が行われる。この補間処理を行うためには、Ｃ２ポイ
ンタを読み取る必要がある。このＣ２ポインタのリード
回路の構成の一例を図７に示す。
【００２５】このＣ２ポインタリード回路の回路動作に
つき、図８のタイミングチャートを参照しつつ説明す
る。図７において、バッファＲＡＭ３のデータバス２に
は、データを取り込むためのタイミングパルスDABSREが
高レベルの区間、Ｃ２ポインタおよびデ・インターリー
ブ後のエラー訂正済データが乗ってくる。
つき、図８のタイミングチャートを参照しつつ説明す
る。図７において、バッファＲＡＭ３のデータバス２に
は、データを取り込むためのタイミングパルスDABSREが
高レベルの区間、Ｃ２ポインタおよびデ・インターリー
ブ後のエラー訂正済データが乗ってくる。
【００２６】ＭＤモードでは、タイミングパルスDABSRE
は、図８から明らかなように、４個のパルスが１組とな
り、これら４個のパルスに対応してポインタＰL （下
位）、ＰU （上位）およびデータＷx ，Ｂ（下位）、Ｗ
x ，Ａ（上位）の順にデータバス２にデータが乗る。こ
れらデータは、タイミングパルスDABSREをイネーブル
（Ｅ）入力とする４個の８ビットレジスタ２１〜２４に
それぞれ格納される。レジスタ２１は下位のポインタＰ
L 用として、レジスタ２２は上位のポインタＰU 用とし
てそれぞれ作用する。
は、図８から明らかなように、４個のパルスが１組とな
り、これら４個のパルスに対応してポインタＰL （下
位）、ＰU （上位）およびデータＷx ，Ｂ（下位）、Ｗ
x ，Ａ（上位）の順にデータバス２にデータが乗る。こ
れらデータは、タイミングパルスDABSREをイネーブル
（Ｅ）入力とする４個の８ビットレジスタ２１〜２４に
それぞれ格納される。レジスタ２１は下位のポインタＰ
L 用として、レジスタ２２は上位のポインタＰU 用とし
てそれぞれ作用する。
【００２７】一方、タイミングパルスDABSREの立下がり
タイミングに同期してカウント動作を行う４ビットカウ
ンタ２５が設けられており、このカウンタ２５はフレー
ムの頭で発生するタイミングパルスXRFCKRS に応答して
（０，０，０，０）をロードする。このカウンタ２５の
カウント内容とタイミングパルスDABSREとの関係を、図
８のタイミングチャートに示す。カウンタ２５の上位２
ビット（ＭＳＢ，３ＳＢ）に基づいて、ゲート回路２６
によって２バイトのデータ（Ｗx ，Ｂ、Ｗx ，Ａ）を対
とした４つの状態０〜３が作られる。
タイミングに同期してカウント動作を行う４ビットカウ
ンタ２５が設けられており、このカウンタ２５はフレー
ムの頭で発生するタイミングパルスXRFCKRS に応答して
（０，０，０，０）をロードする。このカウンタ２５の
カウント内容とタイミングパルスDABSREとの関係を、図
８のタイミングチャートに示す。カウンタ２５の上位２
ビット（ＭＳＢ，３ＳＢ）に基づいて、ゲート回路２６
によって２バイトのデータ（Ｗx ，Ｂ、Ｗx ，Ａ）を対
とした４つの状態０〜３が作られる。
【００２８】そして、マトリクス回路２７において、カ
ウンタ２５のカウント値により、２バイトのデータに対
応するポインタが、レジスタ２１，２２に格納されてい
るＣ２ポインタの８ビット中、どのビットであるかが選
択される。レジスタ２１のＣ２ポインタから選択された
下位のポインタＰL は、ゲート回路２８を介してラッチ
回路３０にラッチされ、またレジスタ２２のＣ２ポイン
タから選択された上位のポインタＰU は、ゲート回路２
９を介してラッチ回路３１にラッチされる。
ウンタ２５のカウント値により、２バイトのデータに対
応するポインタが、レジスタ２１，２２に格納されてい
るＣ２ポインタの８ビット中、どのビットであるかが選
択される。レジスタ２１のＣ２ポインタから選択された
下位のポインタＰL は、ゲート回路２８を介してラッチ
回路３０にラッチされ、またレジスタ２２のＣ２ポイン
タから選択された上位のポインタＰU は、ゲート回路２
９を介してラッチ回路３１にラッチされる。
【００２９】一方、ＣＤモードでは、タイミングパルス
DABSREは３個のパルスが組となり、ゲート回路２９の作
用により、レジスタ２２に格納されているＣ２ポインタ
の下位２ビットを、Ｗx ，Ａ／Ｗx ，Ｂ共通のポインタ
として得ることができる。このようにしてＣ２ポインタ
が得られると、図１のＤ／Ａインタフェース回路１３で
は、Ｃ２ポインタの内容を判別し、Ｃ２ポインタのセッ
トされているデータに関しては、誤ったデータなので、
補間処理等が行われることになる。
DABSREは３個のパルスが組となり、ゲート回路２９の作
用により、レジスタ２２に格納されているＣ２ポインタ
の下位２ビットを、Ｗx ，Ａ／Ｗx ，Ｂ共通のポインタ
として得ることができる。このようにしてＣ２ポインタ
が得られると、図１のＤ／Ａインタフェース回路１３で
は、Ｃ２ポインタの内容を判別し、Ｃ２ポインタのセッ
トされているデータに関しては、誤ったデータなので、
補間処理等が行われることになる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
ＭＤのＣ２訂正において、Ｃ２ポインタを８バイト（シ
ンボル）のデータ毎に８ビットに対応させて付加する構
成としたことにより、２バイトのデータに対して１バイ
トのうちの２ビットのみを使っていたＣＤの場合に比較
して８バイトのデータに対して８ビット（１バイト）を
使用することになり、Ｃ２ポインタの容量を１／４にで
きるので、ＣＤの場合と同じ３２ＫビットのＲＡＭでデ
・インターリーブを実現できることになる。また、２４
バイトのデータに対し、ＣＤでは１２回Ｃ２ポインタを
書くのに対し、ＭＤでは４回同じアドレスに繰り返し書
くようにしたので、ＭＤのエラー訂正プログラムをＣＤ
のものと共用化できることになる。
ＭＤのＣ２訂正において、Ｃ２ポインタを８バイト（シ
ンボル）のデータ毎に８ビットに対応させて付加する構
成としたことにより、２バイトのデータに対して１バイ
トのうちの２ビットのみを使っていたＣＤの場合に比較
して８バイトのデータに対して８ビット（１バイト）を
使用することになり、Ｃ２ポインタの容量を１／４にで
きるので、ＣＤの場合と同じ３２ＫビットのＲＡＭでデ
・インターリーブを実現できることになる。また、２４
バイトのデータに対し、ＣＤでは１２回Ｃ２ポインタを
書くのに対し、ＭＤでは４回同じアドレスに繰り返し書
くようにしたので、ＭＤのエラー訂正プログラムをＣＤ
のものと共用化できることになる。
【図１】本発明の一実施例を示すブロック図である。
【図２】ＣＤのＣ２ポインタの構成図である。
【図３】Ｃ２訂正後のデータとＣＤ／ＭＤのＣ２ポイン
タアドレスの対応関係を示す図である。
タアドレスの対応関係を示す図である。
【図４】ポインタ処理回路の構成の一例を示すブロック
図である。
図である。
【図５】ＣＤモードのポインタコピー部のマイクロプロ
グラムを示す図である。
グラムを示す図である。
【図６】ＭＤのＣ２ポインタの構成図である。
【図７】Ｃ２ポインタリード回路の構成の一例を示すブ
ロック図である。
ロック図である。
【図８】Ｃ２ポインタリードのタイミングチャートであ
る。
る。
【図９】ＭＤのデ・インターリーブのシーケンス図であ
る。
る。
１ ＥＦＭ復調回路 ２ 外部バス（データバス） ３ バッファＲＡＭ ５ 内部バス ６ エラー訂正回路 ７ Ｃ２ポインタセット回路 ８ ポインタ処理回路 ９ マイクロプログラムシーケンサ １３ Ｄ／Ａインターフェイス回路 ２１〜２４ ８ビットレジスタ ２５ ４ビットカウンタ
Claims (1)
- 【請求項１】種類が異なるディスクをそれぞれ再生する
第１、第２の動作モードを有し、並列に入力される１フ
レーム分所定バイトのディジタルデータを、エラー訂正
しつつ再生処理するディジタルデータ再生装置におい
て、第１の動作モードでは、エラー訂正用フラグを２バイト
のデータ毎に１バイトの一部のビットのみに対応させて
付加し、 第２の動作モードでは、同一書込みアドレスに４回繰返
し書くことによって エラー訂正用フラグを８バイトのデ
ータ毎に８ビットに対応させて付加することを特徴とす
るデ・インターリーブ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11979892A JP3259323B2 (ja) | 1992-04-13 | 1992-04-13 | デ・インターリーブ回路 |
| KR1019930005748A KR100259435B1 (ko) | 1992-04-13 | 1993-04-07 | 디인터리브회로 |
| EP93105966A EP0569716B1 (en) | 1992-04-13 | 1993-04-13 | De-interleave circuit for regenerating digital data |
| DE69319181T DE69319181T2 (de) | 1992-04-13 | 1993-04-13 | Entschachtelungsschaltung zum Regenerieren von digitalen Daten |
| US08/419,508 US5528608A (en) | 1992-04-13 | 1995-04-07 | De-interleave circuit for regenerating digital data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11979892A JP3259323B2 (ja) | 1992-04-13 | 1992-04-13 | デ・インターリーブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05290527A JPH05290527A (ja) | 1993-11-05 |
| JP3259323B2 true JP3259323B2 (ja) | 2002-02-25 |
Family
ID=14770493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11979892A Expired - Lifetime JP3259323B2 (ja) | 1992-04-13 | 1992-04-13 | デ・インターリーブ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5528608A (ja) |
| EP (1) | EP0569716B1 (ja) |
| JP (1) | JP3259323B2 (ja) |
| KR (1) | KR100259435B1 (ja) |
| DE (1) | DE69319181T2 (ja) |
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