JPH08101398A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH08101398A JPH08101398A JP26175794A JP26175794A JPH08101398A JP H08101398 A JPH08101398 A JP H08101398A JP 26175794 A JP26175794 A JP 26175794A JP 26175794 A JP26175794 A JP 26175794A JP H08101398 A JPH08101398 A JP H08101398A
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Abstract
源から電源供給を行って、適正な液晶表示画面を得ると
ともに、液晶モジュールを小型化するようにする。 【構成】 信号側駆動回路のLSI21,22を構成す
る内部ロジック回路31、サンプルホールド回路32、
出力バッファ回路33などの機能ブロック回路にそれぞ
れ必要な電源を複数の電源供給端子から個々に供給する
ようにする。正電源のVDD系の電源を見ると、出力バッ
ファ回路33は液晶表示パネルに液晶駆動電圧を印加す
る際に大電流が流れ、サンプルホールド回路32ではほ
とんど電流を流さず、また、内部ロジック回路31は常
にある程度の電流を流す必要がある。各機能ブロック回
路に供給される電源は、独立しているため、大電流が流
れて電圧降下が生じても、他の回路に影響を与えること
がなくなり、適正な液晶表示画像が得られるとともに、
電源を分けたことにより、個々の電源ラインを流れる電
流値が小さくなり、電源ラインを細くしてモジュールが
小型化できる。
Description
動用のドライバチップを直接実装するCOG(Chip on
Glass)技術を用いた液晶表示装置に関するものであ
る。
種機器に採用されており、液晶は小型、軽量で低消費電
力のため、携帯用に適している。例えば、従来のアクテ
ィブマトリクス型のLCM(Liquid Crystal Module)
では、液晶表示パネルに複数の信号ラインと複数の走査
ラインとがマトリクス状に配置され、その信号ラインと
走査ラインの各交点にスイッチング素子が設けられてい
る。そして、前記複数の信号ラインは、信号側駆動回路
に接続され、走査駆動を行なう走査ライン上の各画素位
置に対した表示信号を所定のタイミングで出力し、前記
複数の走査ラインは、走査側駆動回路に接続され、順次
駆動する走査ラインに走査信号を出力して走査ライン上
の画素のスイッチング素子を開いて、前記信号側駆動回
路から供給される表示信号を各画素に書き込むものであ
る。
は、LSI(Large Scale IntegratedCircuit)化され
ており、例えば、液晶テレビ等ではTAB(Tape Autom
ated Bonding)方式によりテープの可撓性を利用して、
折り曲げ立体的な実装が行われている。
に供給される電源供給ラインの配線状態を示す図であ
る。図10に示すように、信号側駆動回路1は、内部ロ
ジック回路2、サンプルホールド回路3、出力バッファ
回路4などから構成されている。
にタイミング発生回路やシフトレジスタやレベルシフタ
で構成されており、タイミング発生回路がスタート信号
や基本クロックをシフトレジスタやサンプルホールド回
路3に出力する。シフトレジスタは、スタート信号が入
力されると、基本クロックが入力される度にシフトクロ
ックをシフトさせながらレベルシフタに出力し、最終段
のレジスタまでシフトさせると、シフト信号を次段の信
号側駆動回路に出力する。シフトレジスタからレベルシ
フタ入力されるシフトクロックは、そのレベルを上げて
順次サンプルホールド回路3に出力される。
信号の場合、R、G、B信号が入力され、内部ロジック
回路2のレベルシフタからシフトクロックが入力される
度に映像信号をサンプルホールドして、出力バッファ回
路4に出力する。
回路3でサンプルホールドされた映像信号を入力して信
号側駆動回路1の出力端子の出力側から出力されて、液
晶表示パネルの各信号ラインに表示信号が供給される。
そして、従来の信号側駆動回路1のLSIに供給される
電源供給端子は、3つあった。
は、例えば、4.5Vの電圧が配線抵抗5を介して内部
ロジック回路2、サンプルホールド回路3、及び出力バ
ッファ回路4に対して共通の電源が供給されている。次
に、グラウンドレベル電源(VSS)の電源供給端子から
は、配線抵抗6を介して0Vの電圧が内部ロジック回路
2に対して供給されている。
は、例えば、−7.5Vの電圧が配線抵抗7を介してサ
ンプルホールド回路3及び出力バッファ回路4に対して
共通の電源として供給されている。このように、従来の
液晶表示装置は、3つの電源供給端子を使って信号側駆
動回路1に対して所要の電源を供給することにより、液
晶駆動を行っていた。
うな従来の液晶表示装置にあっては、上記した図10に
示す信号側駆動回路1の電源供給端子の構成からなるL
SIチップを実装する際に、上記TAB方式を用いる
と、LCM(液晶モジュール)が大型化するという問題
があった。
IチップをLCMのガラス基板上に直接実装するCOG
(Chip On Glass) 方式を用いると、LCMが小型化で
きるが、上記信号側駆動回路1の電源供給端子の構成を
変更することなくCOG方式で実装しようとすると、以
下に述べる種々の問題が生じる。
ラス基板上に接続用のアルミニウム配線が形成されるこ
とから、上記TAB方式では無視できた配線抵抗値が高
くなってしまい、かなりの電圧降下が発生する。その結
果、例えば、信号側駆動回路1に入力される電圧値が小
さくなって、液晶表示パネルに出力される出力電圧範囲
が狭くなることから、コントラストが低下するという問
題がある。
流を流す出力バッファ回路4の正電源(VDD)と内部ロ
ジック回路2の正電源(VDD)の電源接続端子が共通で
あることから、出力バッファ回路4から液晶表示パネル
に表示データを書き込む際に大電流が流れると、瞬間的
に正電源(VDD)の電圧が降下し、その電圧降下が内部
ロジック回路2に影響を与えてロジックが誤動作し、正
常な液晶表示ができなくなることによると考えられる。
各部に電源を供給する電源供給端子を分割し、それぞれ
独立した電源から電源を供給することによって、誤動作
の少ない適正な液晶表示画面を得るとともに、液晶モジ
ュールを小型化することができる液晶表示装置を提供す
ることにある。
く、本発明の液晶表示装置は、請求項1に記載されるよ
うに、一対の透明基板上に液晶を駆動する駆動回路が直
接実装されてなる液晶表示装置において、液晶を駆動す
る前記駆動回路には、該駆動回路内の機能ブロック回路
毎にそれぞれ独立した外部電源から電力を供給する電源
供給端子が設けられ、前記透明基板上に駆動回路を実装
することによって透明基板上に形成された配線と前記電
源供給端子とを接続して液晶を駆動制御することによ
り、上記目的を達成する。
請求項2に記載されるように、前記駆動回路が信号側駆
動回路であって、前記信号側駆動回路内を内部ロジック
回路、サンプルホールド回路、及び出力バッファ回路の
各機能ブロック回路に分けて、前記各機能ブロック回路
毎に所要の電源を個々に供給する電源供給端子を備える
ようにしてもよい。
ば、請求項3に記載されるように、前記各機能ブロック
回路に供給される電源に正電源、負電源、及びグラウン
ドレベル電源の3種類の電源レベルがあって、少なくと
も前記内部ロジック回路と前記出力バッファ回路に供給
される正電源がそれぞれ独立した電源から供給されるよ
うに前記信号側駆動回路の電源供給端子が形成されるよ
うにしてもよい。
請求項4に記載されるように、前記各機能ブロック回路
に供給される電源に正電源、負電源、及びグラウンドレ
ベル電源の3種類の電源電圧レベルがあって、前記内部
ロジック回路には、サンプルホールド回路と共通の正電
源が供給されるとともに、グラウンドレベル電源が供給
され、前記サンプルホールド回路には、内部ロジック回
路と共通の正電源とは別の正電源が供給されるととも
に、負電源が供給され、前記出力バッファ回路には、1
つの正電源と2つの負電源が供給されるように、前記信
号側駆動回路の電源供給端子が形成されていてもよい。
する駆動回路内の機能ブロック回路毎にそれぞれ独立し
た外部電源から電力を供給する電源供給端子が設けられ
ている。
回路で大電流が流れても、他の機能ブロック回路に電圧
降下などの影響が波及しなくなり、適正な液晶駆動動作
が保証される。そして、各電源供給端子に接続されて透
明基板上に引き回される各配線に流れる電流値を小さく
することができるため、1つ1つの配線帯を太くして配
線抵抗を低減する必要がなくなり、液晶表示パネルの透
明基板の額縁部分が小さくなり、液晶モジュールが小型
化できる。
1記載の駆動回路が信号側駆動回路であって、その信号
側駆動回路内には内部ロジック回路、サンプルホールド
回路、及び出力バッファ回路の各機能ブロック回路が設
けられ、その各機能ブロック回路毎に電力を供給する電
源供給端子を具備している。
は、液晶駆動信号を作成する内部ロジック回路や映像信
号をサンプルホールドするサンプルホールド回路、ある
いは、サンプルホールドされた映像信号を液晶駆動電圧
に変換して液晶表示パネルに出力する出力バッファ回路
などがあり、各機能ブロック回路毎に必要とする電流値
が異なることから、互いに電圧変化などの影響を受けな
いために電源供給端子を別とし、それぞれ独立した電源
から電源供給され、適正な液晶駆動動作が得られるとと
もに、液晶モジュールを小型化することができる。
ブロック回路に供給される電源に正電源、負電源、及び
グラウンドレベル電源の3種類の電源レベルがあって、
少なくとも前記内部ロジック回路と前記出力バッファ回
路に供給される正電源がそれぞれ独立した電源から供給
されるように、信号側駆動回路の電源供給端子を形成す
る。
よって液晶表示パネルにデータを書き込む際の電圧降下
の影響、特に、液晶駆動信号を作成する内部ロジック回
路が電圧降下の影響を受けなくて済むため、ロジックの
誤動作がなくなり、適正な液晶駆動動作を行うことがで
きる。
ブロック回路に供給される電源に正電源、負電源、及び
グラウンドレベル電源の3種類の電源レベルがあって、
内部ロジック回路には、サンプルホールド回路と共通の
正電源が供給されるとともに、グラウンドレベル電源が
供給され、サンプルホールド回路には、内部ロジック回
路と共通の正電源とは別の正電源が供給されるととも
に、負電源が供給され、出力バッファ回路には、1つの
正電源と2つの負電源が供給されるように、信号側駆動
回路の電源供給端子が形成される。
じた所要の電源を供給するとともに、その必要とする電
流量に応じて電源供給端子を複数にして供給するように
したため、電圧降下の影響を他の機能ブロック回路に及
ぼすことが一層少なくなり、安定した液晶駆動動作を行
うことができる。
施例を図1〜図7に基づいて説明する。先ず、図1は本
発明を適用した液晶表示装置10の一例としてのLCD
11への駆動回路のLSI21,22,23およびフレ
キシブルプリント基板30の実装構成を示すもので、L
CD11のガラス基板12は、その液晶画面13の下方
の側辺部に左右2個の信号駆動回路のLSI21,22
をCOG技術により実装し、液晶画面13の右方の側辺
部に1個の走査側駆動回路であるLSI23をCOG技
術により実装している。
内に液晶画面13を有すると共に、ガラス基板12表面
の下方の側辺部に、液晶画面13の各画素に接続される
出力側の透明導電膜の一つである酸化インジウム(In
2O3)膜のITO膜による左右のITOパターン14,
15が形成されている。また、ガラス基板12表面の右
方の側辺部に、同じく液晶画面13の各画素に接続され
る出力側のITO膜による左右のITOパターン16が
形成されている。
の表面には、図2に示すように、出力側の各ITOパタ
ーン14,15,16に対応して入力側には、アルミニ
ウム配線によるアルミ配線パターン17,18,19が
形成されると共に、この入力側のアルミ配線パターン1
7,18,19が一括して右方の側辺部の1箇所にまと
められた接続用電極パターン20を形成している。
方の側辺部上に、出力側のITOパターン14,15と
入力側のアルミ配線パターン17,18との間を各々接
続する2個の信号側駆動回路のLSI21,22を実装
すると共に、同様に、ガラス基板12の右方の側辺部上
には、出力側のITOパターン16と入力側のアルミ配
線パターン19との間を接続する走査側駆動回路のLS
I23が実装されている。
い長方形のチップであり、図3に示すように、一方の長
辺部に出力側端子である多数の駆動信号端子26を有
し、また、一方の短辺部に入力側端子である多数の共通
信号端子27を有すると共に、他方の長辺部の一側寄り
に同じく入力側端子である複数(図示では4個)の非共
通信号端子28を有している。
端子をはんだボールによるバンプにより、LCD11の
ガラス基板12のITOパターン14,15,16とア
ルミ配線パターン17,18,19の各端子に接続し
て、COG実装する。
力側のアルミ配線パターン17,18,19が一括して
まとめられた右方の側辺部の接続用電極パターン20に
は、一様な幅を有するフレキシブルプリント基板30の
裏面に設けた配線パターン24の接続用電極パターン2
5を熱圧着により接続する。このような構成による液晶
表示装置10は、例えば、液晶テレビや電子手帳等の小
型電子機器に装着される。
成は、図4に示すように、信号側駆動回路のLSI2
1,22内が、内部ロジック回路31、サンプルホール
ド回路32、出力バッファ回路33などの機能ブロック
回路に分けられ、これらの各回路31、32、33に対
してそれぞれ独立した電源が供給されるようにする。す
なわち、ここでは、正電源のVDDA、VDDC、VDD、グラ
ウンド電源のVSS、負電源のVBB、VBBA、VBBCの7つ
の電源が入力される電源供給端子がLSI21,22に
それぞれ設けられ、各機能ブロック回路31、32、3
3に対してそれぞれ電源供給を行うようにした点であ
る。
回路31には、正電源のVDDとグラウンド電源のVSSが
供給されており、サンプルホールド回路32には、前記
内部ロジック回路31に供給されていた正電源のVDDが
供給されるとともに、正電源のVDDC が供給され、ま
た、負電源のVBBが供給されている。そして、出力バッ
ファ回路33には、正電源のVDDAと負電源のVBBA及び
VBBCが供給されている。
1,22を構成する各機能ブロック回路31,32,3
3は、それぞれの回路に必要な電源を複数の電源供給端
子から個々に供給されている。このため、例えば、正電
源であるVDD系の電源(VDDA、VDDC、VDD)を見る
と、出力バッファ回路33は液晶表示パネルに液晶駆動
電圧を印加する際に大電流を流す必要があるが、サンプ
ルホールド回路32ではほとんど電流を流さず、また、
内部ロジック回路31は常にある程度の電流を流す必要
があるというように、各回路で電流の消費量が異なって
いる。
アルミ配線を流れる電流は、配線抵抗が大きいため、図
9に示すように、共通の電源供給端子から電源を供給す
るようにすると、その電源ラインを流れる電流値が大き
くなるため、電圧降下が発生し易くなり、その電圧降下
の影響がそのまま他の回路に波及して、画質が劣化する
という問題があった。
正電源VDDが4.5Vでグラウンド電源のVSSが0Vの
時は、電位差が4.5Vあったが、電圧降下が生じる
と、正電源VDDが3.5Vでグラウンド電源のVSSが1
Vとなって、その電位差は2.5Vとかなり小さな値と
なり、ロジックが誤動作する原因となっている。
動電圧の出力レベルは、正電源のVDD〜負電源のVBB間
で振れる幅が小さくなって、液晶のコントラストが低下
する原因になっていた。
SI21,22の詳細な構成を示す回路ブロック図であ
り、図6は、図5の出力バッファ回路33の詳細な回路
図である。
I21,22は、内部ロジック回路31と、サンプルホ
ールド回路32と、出力バッファ回路33などから構成
されており、上記内部ロジック回路31は、さらに、タ
イミング発生回路41と、シフトレジスタ42と、レベ
ルシフタ43などから構成されている。
5の信号側駆動回路は、ここでは液晶表示パネルが形成
されたガラス基板上にCOG(Chip On Grass)方式に
より実装されている。そして、その液晶表示パネルは、
マトリックス状に形成された複数の走査ラインと信号ラ
インとの各交点にスイッチング素子と液晶からなる表示
素子が形成されており、LSI21,22(以下、信号
側駆動回路21,22ともいう)とLSI23(以下、
走査側駆動回路23ともいう)により1走査ライン毎に
表示駆動する。
源回路から信号側駆動回路21,22内の各種ディジタ
ル素子用のロジック電源VBB、VDD、VSS、アナログ素
子用のロジック電源VDDA 、VBBA 、サンプルホールド
回路32のサンプルホールドするサンプルコンデンサ用
の電源VDDC 及び出力バッファ回路33のクリア用基準
電源VBBC 等の各種電源電圧が供給されている。
御回路からシフトレジスタ42のシフトクロックのシフ
ト動作を開始させるスタート信号STR、このシフトク
ロックをシフトレジスタ42内で順次シフトさせる基本
クロックMCLKが入力され、また、R、G、Bの映像
信号、出力バッファ回路33によるデータ信号の書き込
みを行わせる書込信号OE、及び出力バッファ回路33
の出力するデータ信号の値を変化させて出力バッファ回
路33の能力を切り換える電源Vg等が入力されている
とともに、出力バッファ回路33に接続される各信号ラ
インをクリアするための2つのクリア信号CLR1、C
LR2が入力されている。
に、複数の信号側駆動回路21,22で構成されている
場合に、図5の信号側駆動回路21では、次段の信号側
駆動回路22にシフトクロックを出力するため、シフト
レジスタ42の最終段から取り出したシフトクロックを
シフト信号XOUTとして出力する。
タート信号STRと基本クロックMCLKが入力されて
おり、タイミング発生回路41は、これらの各信号をシ
フトレジスタ42及びサンプルホールド回路32に出力
する。
のレジスタを備えており、スタート信号STRが入力さ
れると、基本クロックMCLKが入力される毎にシフト
クロックをシフトさせて順次レベルシフタ43に出力し
て、最終段のレジスタまでシフトさせると、シフト信号
XOUTを次段の信号側駆動回路22に出力する。レベ
ルシフタ43は、シフトレジスタ42から入力されるシ
フトクロックをそのレベルを上げて、順次サンプルホー
ルド回路32に出力する。
G、Bの映像信号が入力されており、サンプルホールド
回路32は、レベルシフタ43からシフトクロックが入
力される毎に映像信号をサンプルホールドして、出力バ
ッファ回路33に出力する。
に構成されており、ゲインが1のオペアンプOP1〜オ
ペアンプOP280、発振防止用のコンデンサCp1〜
コンデンサCp280、PチャネルトランジスタTa1
〜PチャネルトランジスタTa280、定電流源AV1
〜定電流源AV280、アナログスイッチASW1〜ア
ナログスイッチASW280およびNチャネルトランジ
スタTb1〜NチャネルトランジスタTb280等を備
えており、オペアンプOP1〜オペアンプOP280に
は、それぞれサンプルホールド回路32からサンプルホ
ールド回路32のサンプルホールドした映像信号IN1
〜映像信号IN280が入力される。
イミングチャートに示すように、1水平走査期間(1
H)の内の所定の期間のみハイとなる書込信号OEが入
力され、アナログスイッチASW1は、ハイの書込信号
OEが入力されると、オンとなって、オペアンプOP及
びPチャネルトランジスタTaを介してサンプルホール
ド回路14から入力される映像信号IN1〜IN280
に対応する電圧をデータ信号として信号ラインX1〜X
280に出力する。
ルトランジスタTb140は、そのゲートが共通接続さ
れ、上記クリア信号CLR1の入力端子にクリア線L1
により接続されている。また、Nチャネルトランジスタ
Tb141〜NチャネルトランジスタTb280は、そ
のゲートが共通接続され、上記クリア信号CLR2の入
力端子にクリア線L2により接続されている。
LR2は、図7に示すように、1水平走査期間(1H)
の帰線消去期間の間に所定時間だけハイレベルとなるパ
ルス信号であり、クリア信号CLR1とクリア信号CL
R2とは、所定のずれ時間t(図7参照)だけずれてハ
イになる。
40及びNチャネルトランジスタTb141〜Tb28
0は、それぞれハイのクリア信号CLR1及びクリア信
号CLR2が入力されている間だけ、オンとなって、信
号ラインX1〜信号ラインX140及び信号ラインX1
41〜信号ラインX280を基準電源ラインVLに接続
し、基準電源ラインVLは、クリア用基準電源VBBC の
入力端子に接続されている。
図外のボリュウム等により調整される電源Vgの値に応
じて、PチャネルトランジスタTa1〜Ta280を介
してロジック電圧VDDA から流れ込む電流値を変化さ
せ、PチャネルトランジスタTa〜Ta280を介して
信号ラインX1〜X280に出力されるデータ信号の値
を調整する。
示すように、フレキシブルプリント基板30を接続して
なるLCD11は、図示せぬ液晶テレビ等の機器本体の
回路基板から配線パターン24に信号が入力されて、接
続用電極パターン25,20からアルミ配線パターン1
7,18,19をそれぞれ通り、各LSI21,22,
23に信号がそれぞれ入る。
て、映像信号の処理が行われた後、各ITOパターン1
4,15,16から液晶画面に信号が送られて、各画素
の液晶を駆動することにより、画像が表示される。
号の処理は、図5に示すように、サンプルホールド回路
32においてレベルシフタ43を介して順次入力される
シフトクロックに基づいて入力されるR、G、Bの映像
信号をサンプルホールドし、サンプルホールドした映像
信号を順次出力バッファ回路33に出力する。
インX1〜信号ラインX280分の映像信号がサンプル
ホールドされて、出力バッファ回路33に入力されたタ
イミングで、図7に示す書込信号OEが入力され、出力
バッファ回路33は、書込信号OEが入力されると、そ
のアナログスイッチASW1〜アナログスイッチASW
180がオンとなって、映像信号に対応するデータ信号
を各信号ラインX1〜信号ラインX280に出力する。
したがって、このとき走査側駆動回路により選択走査さ
れている走査ライン上の各液晶に、データ信号が印加さ
れ、当該各液晶が表示駆動される。
表示駆動が完了すると、次の走査ライン上の各液晶の表
示駆動が行われるが、各信号ラインX1〜信号ラインX
280には、1走査期間前の映像信号に対応する電荷が
蓄積されており、このまま次の走査ラインの各液晶の駆
動を行うと、1走査期間前の映像信号に対応する電荷の
影響をうけて、適切な表示駆動を行うことができない。
1走査期間毎に、その帰線消去期間の間に信号ラインX
1〜信号ラインX280をクリア用基準電源VBBC に接
続して、基準電源ラインVLを介して1走査期間前の映
像信号による走査ライン1〜走査ライン280上の電荷
をクリア用基準電源VBBC に放出することにより、信号
ラインX1〜信号ラインX280をクリアしている。本
実施例の信号側駆動回路21,22は、この信号ライン
X1〜信号ラインX280をクリアするに際し、信号ラ
インX1〜信号ラインX140と、信号ラインX141
〜信号ラインX280とに分けてクリア処理を行ってい
る。
140に接続されたNチャネルトランジスタTb1〜N
チャネルトランジスタTb140のゲートは、クリア信
号CLR1の入力されるクリア線L1に接続されてお
り、信号ラインX141〜信号ラインX280に接続さ
れたNチャネルトランジスタTb141〜Nチャネルト
ランジスタTb280は、クリア信号CLR2の入力さ
れるクリア線L2に接続されている。
R2とは、図7に示すように、所定のずれ時間tだけず
れてハイになり、クリア信号CLR1とクリア信号CL
R2がともにハイとなった後、クリア信号CLR1がオ
フとなって、その後、所定のずれ時間tだけ遅れてクリ
ア信号CLR2がオフとなる。
NチャネルトランジスタTb140は、クリア信号CL
R1がハイの間だけオンとなって、信号ラインX1〜信
号ラインX140をクリア線L1に接続し、信号ライン
X1〜信号ラインX140に蓄積されていた電荷を基準
電源ラインVLを介してクリア用基準電源VBBC に放出
する。
〜NチャネルトランジスタTb280は、クリア信号C
LR2がハイの間だけオンとなって、信号ラインX14
1〜信号ラインX280をクリア線Lに接続し、信号ラ
インX141〜信号ラインX280に蓄積されていた電
荷を基準電源ラインVLを介してクリア用基準電源VBB
C に放出する。
X140と信号ラインX141〜信号ラインX280を
クリア用基準電源VBBC の電圧に一旦クリアした後、オ
ペアンプOP1〜オペアンプOP280、Pチャネルト
ランジスタTa1〜Ta280及びアナログスイッチA
SW1〜ASW280を介して映像信号IN1〜IN2
80に対応する大きさのデータ信号を各信号ラインX1
〜X280に供給することができ、映像信号IN1〜I
N280に対応するデータ信号の信号ラインX1〜X2
80への供給と、信号ラインX1〜X280上の電荷の
放出とを、PチャネルトランジスタTa1〜Ta280
とNチャネルトランジスタTb1〜Tb280とにそれ
ぞれ分担して行わせることができる。
〜Ta280やNチャネルトランジスタTb1〜Tb2
80として、従来よりも小さいドライブ能力のトランジ
スタを使用することができ、出力バッファ回路33、ひ
いては液晶駆動装置である信号側駆動回路21,22を
小型で、安価なものとすることができる。
80に供給する期間以外は、信号ラインX1〜X280
とPチャネルトランジスタTa1〜Ta280とが書込
信号OEによりオン/オフするアナログスイッチASW
1〜ASW280により切り離されているため、データ
信号を供給する期間以外は、PチャネルトランジスタT
a1〜Ta280に流れる電流は、バイアス電流のみと
なり、従来に比較して、消費電力を低減させることがで
きる。
40と信号ラインX141〜信号ラインX280が、ク
リア信号CLR1とクリア信号CLR2がハイとなるず
れ時間tだけずれて、基準電源ラインVLに接続され、
基準電源ラインVLに放出される電荷量を、全ての信号
ラインX1〜信号ラインX280が一斉に基準電源ライ
ンVLに接続される場合の半分程度に低減することがで
きる。
の大きいITO(透明電極)やアルミ配線パターンを使
用するCOG方式による液晶表示装置においても、信号
ラインX1〜信号ラインX280の電圧変動を抑制する
ことができる。その結果、画質を向上させることができ
るとともに、配線の接合上の問題を解消することができ
る。
インX1〜信号ラインX280に、オン/オフ信号であ
るクリア信号CLR1、CLR2に基づいてオン/オフ
して各信号ラインX1〜X280とクリア用基準電源V
BBC との接続/切り離しを行うNチャネルトランジスタ
Tb1〜Tb280を接続し、このNチャネルトランジ
スタTb1〜Tb280を、NチャネルトランジスタT
b1〜Tb140とNチャネルトランジスタTb141
〜Tb280に分けて、クリア信号CLR1とクリア信
号CLR2のタイミングでオン/オフすることにより、
信号ラインX1〜信号ラインX280を、信号ラインX
1〜X140と信号ラインX141〜X280とに分け
るとともに、時間をずらせてクリア用基準電源VBBC に
接続している。その結果、基準電源ラインVLに流れる
ピーク電流を容易に適切な値に低減することができる。
装置は、LSI21、22、23で構成された信号側駆
動回路と走査側駆動回路とにより、液晶表示パネルの各
画素毎の液晶に所定の電圧を印加して液晶を駆動させ
て、表示制御を行っている。
のLSI21、22、23に対してそれぞれ電源が供給
されるが、本第1実施例では、図4に示されるように、
駆動回路を構成する機能ブロック回路として、内部ロジ
ック回路31とサンプルホールド回路32と出力バッフ
ァ回路33とがあって、各回路に対してそれぞれ独立し
た電源を供給するための電源供給端子が形成され、この
電源供給端子を介して電源が供給されている。
共通の電源供給端子を介して共通の電源ラインから電源
が供給されていたため、出力バッファ回路33から液晶
駆動電圧を液晶パネルに印加する際に大電流が流れて電
圧降下が生じ、この電圧降下が内部ロジック回路31の
電源電圧に影響を与えて、ロジックの誤動作を誘発する
ことがあった。
置では、図4に示すように、正電源のVDD系の電源を3
つ(VDDA、VDDC、VDD)、負電源のVBB系の電源を3
つ(VBBA、VBBC、VBB)、グラウンド電源のVSS系の
電源を1つの合計7つの電源に分割し、これらの各電源
に対応するように電源供給端子を設けて、各機能ブロッ
ク回路31、32、33に対してそれぞれ独立した電源
を供給している。このため、例えば、出力バッファ回路
33に大電流が流れても、各電源が独立しているため、
電圧降下の影響が内部ロジック回路31等の他の機能ブ
ロック回路に波及しなくなり、ロジックの誤動作などが
防止されて、適正な液晶表示を行うことができる。
ようにしたため、各電源ラインを流れる電流値が分散さ
れて小さくて済むことから、その分、各電源ラインのア
ルミ配線の配線抵抗34〜40を流れる電流値も小さく
なり、配線抵抗による電圧降下の影響も少なくできる利
点がある。
し、配線が短くなる程、また、配線が太くなる程、低抵
抗となる。そこで、配線長を短くするのは、COG技術
で実装する場合には、事実上難しく、FPC(フレキシ
ブルプリント基板)をLSIの近くまで伸ばす必要があ
る。また、配線幅を太くするのは、アルミ配線パターン
を引き回したガラス基板の額縁部分が大きくなってしま
い、LCM(液晶モジュール)全体が大型化する。この
点、上記実施例の場合は、電源供給端子を分割したた
め、各電源ラインを流れる電流値が小さくなって、配線
抵抗が小となり、配線長を短くしたり、配線幅を太くし
て低抵抗化を図る必要がなくなった。従って、アルミ配
線パターンを引き回すガラス基板の額縁部分が小さくて
済み、LCM(液晶モジュール)を小型化できる。
上記した理由により電圧降下の影響を最小限度に止める
ことができるため、液晶表示パネルに印加される入力電
圧範囲が広がって、良好なコントラストを得ることがで
きる。
施例を図8及び図9に基づいて説明する。先ず、液晶表
示装置10のLCD11へ駆動回路のLSI21,2
2,23およびフレキシブルプリント基板30を実装し
た状態は、上記第1実施例の図1と同様であり、また、
図8において図2と同一の符号については、同一部又は
相当部であり、説明を省略する。
に、ガラス基板12の下方の側辺部に設けられる入力側
のアルミ配線パターン17,18に関しては、共通出力
信号用のパターン17a,18aと、共通入力信号用の
パターン17b,18bとに分割されている。即ち、接
続用電極パターン20に共通出力信号用のパターン18
aが連続し、このパターン18aから同じく共通出力信
号用のパターン17aが連続している。また、接続用電
極パターン20に共通入力信号用のパターン18bが連
続し、このパターン18bから同じく共通入力信号用の
パターン17bが連続している。
端子部は出力側のITOパターン14の右側に位置し、
パターン18aの端子部も出力側のITOパターン15
の右側に位置している。また、パターン17bの端子部
は、パターン17aの下方に沿って左側に少し延びてI
TOパターン14の右側に位置しているが、パターン1
8bの端子部は、パターン18aの下方に沿って左側に
大きく延びてITOパターン15の左側に位置してい
る。なお、ガラス基板12に右方の側辺部に設ける入力
側のアルミ配線パターン19の端子部は、出力側のIT
Oパターン16の下側に位置している。
方の側辺部上に、出力側のITOパターン14,15と
入力側のアルミ配線パターン17,18との間を各々接
続する2個のLSI21,22を実装すると共に、同様
に、ガラス基板12の右方の側辺部上に、出力側のIT
Oパターン16と入力側のアルミ配線パターン19との
間を接続するLSI23を実装している(実装状態は図
1参照)。
い長方形のチップであり、図9に示すように、一方の長
辺部に出力側端子である多数の駆動信号端子26を有し
て、また、一方の短辺部に入力側端子である多数の共通
入力信号端子27を有すると共に、他方の長辺部の左右
両端側寄りに同じく入力側端子である複数(図示では4
個)ずつの対をなす共通入力信号端子28,28′を有
している。
の影響を受けない共通入力信号端子27をチップの短辺
部側に配置し、特に、抵抗の影響を受けやすい共通入力
信号端子28,28′をチップの長辺部側の左右に配置
している。
端子をはんだボールによるバンプにより、LCD11の
ガラス基板12のITOパターン14,15,16と、
アルミ配線パターン17,18,19の各端子に接続し
て、COG実装する。
6を出力側のITOパターン14に接続し、共通入力信
号端子27を入力側のアルミ配線パターン17のパター
ン17aに接続すると共に、一方の共通入力信号端子2
8′を入力側のアルミ配線パターン17のパターン17
bに接続している。
出力側のITOパターン15に接続し、共通入力信号端
子27を入力側のアルミ配線パターン18のパターン1
8aに接続すると共に、他方の共通入力信号端子28を
入力側のアルミ配線パターン18のパターン18bに接
続している。
出力側のITOパターン16に接続して、共通入力信号
端子27を入力側のアルミ配線パターン19に接続して
いる。
力側のアルミ配線パターン17,18,19が一括して
まとめられた右方の側辺部の接続用電極パターン20に
は、一様な幅を有するフレキシブルプリント基板30の
裏面に設けた配線パターン24の接続用電極パターン2
5を熱圧着により接続する。
1に示すように、フレキシブルプリント基板30を接続
してなるLCD11は、図示せぬ液晶テレビ等の機器本
体の回路基板から配線パターン24に信号が入力され
て、接続用電極パターン25,20からITOパターン
17,18,19をそれぞれ通り、各LSI21,2
2,23に信号がそれぞれ入る。
て、画像用信号が処理された後、各ITOパターン1
4,15,16から液晶画面に信号が送られて、各画素
が駆動され、画像が映される。
は、図1に示すように、LCD11のガラス基板12の
下方の側辺部に設けた左右2個の各LSI21,22に
関しては、図8において、信号は接続用電極パターン2
0から入り、右のLSI22、左のLSI21へと結線
されていることから、右のLSI22、左のLSI21
の順に入力される。
けやすい共通入力信号端子28,28′については、L
SI21,22の長辺部の左右に配置して、右のLSI
22は、左側の共通入力信号端子28を用いて、入力側
のアルミ配線パターン18のパターン18bに接続し、
左のLSI21は、右側の共通入力信号端子28′を用
いて、入力側のアルミ配線パターン17のパターン17
bに接続したので、LCD配線の引き廻しによる左右の
LSI21,22の抵抗差を小さくすることができる。
力信号端子28,28′において、全く同じ電極とした
が、予め、LCDパターン引き廻しによる抵抗差を予測
し、一方の端子28側に他方の端子28′との差の抵抗
をチップ内に配置したLSIとしておくことで、左右の
LSI21,22は、その入力レベルを全く同一にする
ことができるので、画像の安定が得られ、抵抗差が生じ
やすい大画面化にも対応することができる。そして、L
SIは3つでも良く、その場合は、中間に位置するLS
Iに合わせて配線パターンを設ければ良い。すなわち、
極端にLSIが多い場合以外なら対応することができ
る。
適な実施例に基づき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
子手帳として実施した場合を例に挙げて説明したが、本
発明はこれに限定されるものではなく、他の電子機器に
備えられる液晶表示装置であってもよい。
よる配線パターンの構成やその形成材料については、I
TOの他、AlやAgペースト等でもよく、さらに、L
SIの構成等も任意であり、その他、具体的な細部構造
等についても適宜に変更可能であることは勿論である。
表示パネルを用いたLCMを使って3個のLSIを用い
た場合で説明したが、本発明はこれらのパネルのインチ
数やLSIの数に限定されるものではなく、例えば、
1.8インチのパネルを使ってLSIを1個使う場合
や、5.5インチのパネルを使ってLSIを3個使う場
合であっても上記と同様に実施することができる。
電源供給端子について説明したが、走査側駆動回路の電
源供給端子の場合でも、機能ブロック回路の構成が異な
るが、各機能ブロック毎に独立した電源が供給できるよ
うに、電源供給端子を分割するだけで、同様の効果を得
ることができる。
液晶を駆動する駆動回路内の機能ブロック回路毎にそれ
ぞれ独立した外部電源から電力を供給する電源供給端子
が設けたので、駆動回路内の一部の機能ブロック回路で
大電流が流れても、他の機能ブロック回路に電圧降下な
どの影響が及ばなくなり、適正な液晶駆動動作が保証さ
れるとともに、液晶モジュールを小型化することができ
る。
記駆動回路が信号側駆動回路であって、その信号側駆動
回路内には内部ロジック回路、サンプルホールド回路、
及び出力バッファ回路の各機能ブロック回路が設けら
れ、その各機能ブロック回路毎に電力を供給する電源供
給端子を具備しているので、各機能ブロック回路毎に必
要とする電流値が異なって大電流が流れても、互いに電
圧変化などの影響を受けることがなくなるため、適正な
液晶駆動動作が得られるとともに、液晶モジュールが小
型化できる。
機能ブロック回路に供給される電源に正電源、負電源、
及びグラウンドレベル電源の3種類の電源レベルがあっ
て、少なくとも内部ロジック回路と出力バッファ回路に
供給される正電源がそれぞれ独立した電源から供給され
るように、信号側駆動回路の電源供給端子が形成されて
いるので、大電流を流れる出力バッファ回路によって内
部ロジック回路が電圧降下の影響を受けなくて済むこと
から、ロジックの誤動作がなくなり、適正な液晶駆動動
作が行える。
機能ブロック回路に供給される電源に正電源、負電源、
及びグラウンドレベル電源の3種類の電源レベルがあっ
て、内部ロジック回路には、サンプルホールド回路と共
通の正電源が供給されるとともに、グラウンドレベル電
源が供給され、サンプルホールド回路には、内部ロジッ
ク回路と共通の正電源とは別の正電源が供給されるとと
もに、負電源が供給され、出力バッファ回路には、1つ
の正電源と2つの負電源が供給されるように、信号側駆
動回路の電源供給端子を形成したので、各機能ブロック
回路に応じた所要の電源が供給されるとともに、その必
要とする電流量に応じて電源供給端子を複数にして供給
するようにしたため、電圧降下の影響を他の機能ブロッ
ク回路に及ぼすことが一層少なくなり、安定した液晶駆
動動作を行うことができる。
LCDへのLSIおよびフレキシブルプリント基板の実
装構成を示す平面図である。
を示す平面図である。
Iの端子構成を示す透視平面図である。
I内部の電源ラインの配線説明図である。
示す回路ブロック図である。
る。
形のタイミングチャートである。
ーンを示す平面図である。
LSIの端子構成を示す透視平面図である。
源供給ラインの配線状態を示す図である。
ン) 20 接続用電極パターン 21,22,23 LSI 24 配線パターン 25 接続用電極パターン 26 出力側の駆動信号端子 27 入力側の共通信号端子 28 入力側の非共通信号端子 30 フレキシブルプリント基板 31 内部ロジック回路 32 サンプルホールド回路 33 出力バッファ回路 34,35,36,37,38,39,40 配線抵抗 41 タイミング発生回路 42 シフトレジスタ 43 レベルシフタ
Claims (4)
- 【請求項1】一対の透明基板上に液晶を駆動する駆動回
路が直接実装されてなる液晶表示装置において、 液晶を駆動する前記駆動回路には、該駆動回路内の機能
ブロック回路毎にそれぞれ独立した外部電源から電力を
供給する電源供給端子が設けられ、 前記透明基板上に前記駆動回路を実装することによって
透明基板上に形成された配線と前記電源供給端子とを接
続して液晶を駆動制御することを特徴とする液晶表示装
置。 - 【請求項2】前記駆動回路が信号側駆動回路であって、 前記信号側駆動回路内を内部ロジック回路、サンプルホ
ールド回路、及び出力バッファ回路の各機能ブロック回
路に分けて、 前記各機能ブロック回路毎に所要の電源を個々に供給す
る電源供給端子を備えたことを特徴とする請求項1記載
の液晶表示装置。 - 【請求項3】前記各機能ブロック回路に供給される電源
に正電源、負電源、及びグラウンドレベル電源の3種類
の電源レベルがあって、 少なくとも前記内部ロジック回路と前記出力バッファ回
路に供給される正電源がそれぞれ独立した電源から供給
されるように前記信号側駆動回路の電源供給端子が形成
されていることを特徴とする請求項2記載の液晶表示装
置。 - 【請求項4】前記各機能ブロック回路に供給される電源
に正電源、負電源、及びグラウンドレベル電源の3種類
の電源レベルがあって、 前記内部ロジック回路には、サンプルホールド回路と共
通の正電源が供給されるとともに、グラウンドレベル電
源が供給され、 前記サンプルホールド回路には、内部ロジック回路と共
通の正電源とは別の正電源が供給されるとともに、負電
源が供給され、 前記出力バッファ回路には、1つの正電源と2つの負電
源が供給されるよう、前記信号側駆動回路の電源供給端
子が形成されていることを特徴とする請求項2記載液晶
表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26175794A JP3475371B2 (ja) | 1994-09-30 | 1994-09-30 | 液晶表示装置 |
Applications Claiming Priority (1)
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JPH08101398A true JPH08101398A (ja) | 1996-04-16 |
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ID=17366284
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6249270B1 (en) | 1997-12-09 | 2001-06-19 | Fujitsu Limited | Liquid crystal display device, drive circuit for liquid crystal display device, and method for driving liquid crystal display device |
JP2005291972A (ja) * | 2004-03-31 | 2005-10-20 | Casio Comput Co Ltd | 検査回路 |
JP2009251040A (ja) * | 2008-04-01 | 2009-10-29 | Oki Semiconductor Co Ltd | 表示用駆動装置 |
JP2014013301A (ja) * | 2012-07-04 | 2014-01-23 | Seiko Epson Corp | 電気光学装置、及び電子機器 |
USRE45727E1 (en) | 2002-02-25 | 2015-10-06 | Lg Display Co., Ltd. | Method and apparatus for manufacturing liquid crystal display device using serial production processes |
JP2017151211A (ja) * | 2016-02-23 | 2017-08-31 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1994
- 1994-09-30 JP JP26175794A patent/JP3475371B2/ja not_active Expired - Fee Related
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---|---|---|---|---|
US6249270B1 (en) | 1997-12-09 | 2001-06-19 | Fujitsu Limited | Liquid crystal display device, drive circuit for liquid crystal display device, and method for driving liquid crystal display device |
USRE45727E1 (en) | 2002-02-25 | 2015-10-06 | Lg Display Co., Ltd. | Method and apparatus for manufacturing liquid crystal display device using serial production processes |
JP2005291972A (ja) * | 2004-03-31 | 2005-10-20 | Casio Comput Co Ltd | 検査回路 |
JP2009251040A (ja) * | 2008-04-01 | 2009-10-29 | Oki Semiconductor Co Ltd | 表示用駆動装置 |
JP2014013301A (ja) * | 2012-07-04 | 2014-01-23 | Seiko Epson Corp | 電気光学装置、及び電子機器 |
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