JP2840320B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2840320B2 JP1243615A JP24361589A JP2840320B2 JP 2840320 B2 JP2840320 B2 JP 2840320B2 JP 1243615 A JP1243615 A JP 1243615A JP 24361589 A JP24361589 A JP 24361589A JP 2840320 B2 JP2840320 B2 JP 2840320B2
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    • G—PHYSICS
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチポートを持つ半導体記憶装置さらには
それにおける付加機能に関し、例えば通信データのバッ
ファメモリに適用して有効に技術に関するものである。
〔従来技術〕
イメージ情報のような画素毎の情報の量はコード情報
に比べて極めて大きくなるため、例えばファクシミリな
どでは、伝送すべき情報量を圧縮して、データ伝送時間
を短縮することが行われている。このデータ圧縮方式と
しては１次元符号化方式がある。この方式は、２値情報
によって特定される画素のかたまり毎に符号化する方式
である。
ところで、符号化する前の情報をデータバッファに一
時的に蓄えてからデータの圧縮を行うような場合には、
少なくとも当該データバッファをアクセスして必要なデ
ータを読み出し、読み出したデータに対して圧縮のため
の符号化処理をソフトウェアなどを介して実行しなけれ
ばならない。この点については圧縮されたデータを伸張
して元に戻す場合も同様である。即ち、従来のデータバ
ッファにはデータの圧縮／伸張機能が備えられていな
い。
尚、１次元符号化方式について記載された文献の例と
しては昭和60年12月25日オーム社発行の「マイクロコン
ピュータハンドブック」第1019頁及び第1020頁がある。
〔発明が解決しようとする課題〕
従来のようにデータバッファメモリにデータの圧縮／
伸張機能が備えられていないと、データの一時的な記憶
とそのデータに対する圧縮／伸張処理とが分離されるた
め、データバッファメモリと圧縮／伸張を行う回路との
間で外部データ転送を行わなければならず、また、圧縮
／伸張処理をソフトウェアを介して行うにときにはプロ
セッサの負担も増え、これにより、一時的に蓄えたデー
タに対する圧縮／伸張処理に時間がかかり、システムの
動作効率が低下してしまう。
本発明の目的は、データを一時的に蓄えると共にデー
タの圧縮／伸張処理を行うことができる半導体記憶装置
を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかなになるで
あろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。
すなわち、マルチポートを持つランダムアクセスメモ
リ部と、これにおける少なくとも一つのポートに接続す
るデータの圧縮回路及び伸張回路と、前記ランダムアク
セスメモリ部、圧縮回路及び伸張回路の動作モードを外
部制御信号によって決定する制御手段とを、１つの半導
体基板に含めて半導体記憶装置を構成するものである。
圧縮される前のデータを一時的に蓄える領域としてラ
ンダムアクセスメモリ部を利用する場合に、少なくとも
一つのポートが圧縮されたデータを外部との間でやりと
りできるようにするには、ランランダムアクセスメモリ
部から読み出されるデータを圧縮して外部にシリアル出
力させる動作モードと、外部から供給されるデータを伸
長しランダムアクセスメモリ部に書き込む動作モードと
を、前記制御手段が決定する動作モードに含めておけば
よい。
また、圧縮されたデータを一時的に蓄える領域として
ランダムアクセスメモリ部を利用する場合に、少なくと
も一つのポートが非圧縮状態の通常データを外部との間
でやりとりできるようにするには、ランダムアクセスメ
モリ部から読み出されるデータを伸張して外部に出力さ
せる動作モードと、外部から供給されるデータを圧縮し
てランダムアクセスメモリ部に書き込む動作モードと
を、前記制御手段が決定する動作モードに含めればよ
い。
また、データの圧縮／伸張処理に一次元的な符号化方
式を採用する場合には、前記圧縮回路及び伸張回路をラ
ンダムアクセスメモリ部のシリアルアクセスポートに接
続しておくことが望ましく、また、システム動作上の融
通性を考慮する場合にはランダムアクセスメモリ部にお
けるその他のポートをデータバスに接続可能なパラレル
アクセスポートにするとよい。
さらに本発明の半導体記憶装置の用途を増すには、ラ
ンダムアクセスメモリ部のシリアルアクセスポートから
読出されるデータをそのままシリアル出力する動作モー
ドをさらに前記制御手段が決定する動作モードに含めて
おくのがよい。
〔作 用〕
上記した手段によれば、ランダムアクセスメモリ部と
共に共通の半導体基板に内蔵された圧縮回路／伸張回路
は、内臓制御手段によるランダムアクセスメモリ部との
間での内部データ転送制御だけで圧縮／伸張処理を可能
にするように働き、このことが、データの一時記憶とデ
ータの圧縮／伸張処理に連続性を持たせることになっ
て、圧縮／伸張処理の高速化を達成する。
〔実 施 例〕
第１図には本発明に係る半導体記憶装置の一実施例が
示される。本実施例の半導体記憶装置は、公知の半導体
集積回路製造技術によってシリコンのような１個の半導
体基板に形成されており、マルチポートを持つランダム
アクセスメモリ部１と、圧縮回路２及び伸張回路３を含
み前記ランダムアクセスメモリ部１と外部とにシリアル
インタフェースされる入出力回路部４と、内部タイミン
グ制御やモード設定制御を行うコントローラ５を含んで
成る。
前記ランダムアクセスメモリ部１は、特に制限されな
いが、デュアルポートを持つ画像データ用のフレームバ
ッファメモリもしくはビデオRAM類似の構成を有し、図
示しない複数のダイナミック型メモリセルがマトリクス
配置されて成るメモリセルアレイ10を備える。11は行ア
ドレスデコーダであり、メモリセルアレイ10に含まれる
図示しないメモリセルの選択端子が行毎に結合されるワ
ード線を選択的に駆動する。図示しないメモリセルのデ
ータ入出力回路が列毎に結合される図示しないビット
線、一方において図示しないセンスアンプ及びプリチャ
ージ回路に結合されると共に、他方において列選択スイ
ッチ回路12を介してパラレル入出力回路13に接続され
る。前記列選択スイッチ回路12は列アドレスデコーダ14
の出力信号によってスイッチ制御される。ここで前記パ
ラレル入出力回路13はパラレルデータを入出力するため
のパラレルアクセスポートの一例であり、ランダムアク
セスに利用される。
第１図において16は外部アドレス信号が供給されるア
ドレスバッファ及びアドレスマルチプレクサであり、所
定のタイミングに従って前記行アドレスデコーダ11に行
アドレス信号ARを供給し、また、所定のタイミングに従
って前記列アドレスデコーダ14に列アドレス信号ACを供
給する。
ランダムアクセスメモリ部１はシリアルアクセスポー
トの一例として図示しないビット線に接続されるデータ
レジスタ及びセレクタ17を有し、その前段にはデータ転
送ゲート18が介在されている。データ転送ゲート18は、
ランダムアクセスサイクルとの間で択一的に選択される
内部データ転送サイクルにおいて、上記メモリセルアレ
イ10から読み出される１行分のデータをデータレジスタ
及びセレクタ17にラッチさせる。データレジスタ及びセ
レクタ17は、ラッチしたデータをビット配列に対して所
定のビット位置から順次シリアルに出力する。また、デ
ータレジスタ及びセレクタ17は入出力回路部４から供給
されるシリアルデータをラッチし、ラッチしたデータを
データ転送ゲート18を介してビット線に与える。
斯るシリアルデータの入出力制御は、シリアルアドレ
スカウンタ20と、その出力をデコードするシリアルデコ
ーダ19との動作に基づいて行われる。即ち、シリアルア
ドレスカウンタ20は、内部データ転送サイクル（ランダ
ムアクセスメモリ部１と入出力回路部４との間でのデー
タ転送サイクル）において列アドレス信号ACをプリセッ
トデータとして取り込み、このプリセットデータに呼応
する列アドレスの位置から順番にシリアルアドレスが生
成し、これをシリアルデコーダ19が解読することによっ
てシリアルデータを順番に入出力させる。
前記入出力回路部４は圧縮されていない通常データを
外部との間でやりとりする第１シリアル入出力回路21
と、圧縮されたデータを外部との間でやりとりする第２
シリアル入出力回路22を持ち、選択回路23によって前記
データレジスタ及びセレクタ17との接続が選択される。
そして、前記圧縮回路２は第１シリアル入出力回路21か
ら与えられるデータを圧縮して第２シリアル入出力回路
22に供給する。また、前記伸張回路３は第２シリアル入
出力回路22から与えられるデータを伸張して第１シリア
ル入出力回路21に供給する。ここで、前記第１及び第２
シリアル入出力回路21,22は、シリアルイン・シリアル
アウト形式でデータを蓄える記憶手段と、データの入出
力方法と入出力先を選択するためのゲートなどを含んで
構成され、最も簡単な構成はシリアルイン・シリアルア
ウト形式のレジスタとセレクタによって構成することが
でき、或いはシリアルアクセメモリによって構成しても
よい。
前記圧縮回路２並びに伸張回路３で行われるデータの
圧縮／伸張の方式は、例えば一次元的な符号化／復号化
方式とすることができる。
第２図には一次元的な符号化方式を実現するための圧
縮回路２の一例ブロック図が示される。この圧縮回路２
は、シリアルクロックSCの変化に同期して順次シリアル
データをラッチするＤ型ラッチ回路25と、このＤ型ラッ
チ回路25の出力が変化されるまでの期間毎に前記シリア
ルクロックSCのパルス数を計数するカウンタ26と、前記
Ｄ型ラッチ回路25の入力と出力の一致、即ちシリアル入
力における相前後するビットの一致を検出するための排
他的ノア回路27とを備え、この排他的ノア回路27による
一致検出に同期してカウンタ26の計数値を出力するよう
になっている。したがって、そのカウンタ26の出力がシ
リアルデータのコード情報即ち圧縮データになる。例え
ば第３図のタイミングチャートに示されるようえに、シ
リアル入力される通常データの５ビットがハイレベルで
ある場合には数値５をバイナリコード化した情報が圧縮
データとして出力される。
第４図には一次元的な復号化方式を実現するための伸
張回路３の一例ブロック図が示される。この伸張回路３
は、圧縮データをプリセット値として採り込むと共にそ
のプリセット値をシリアルクロックSCに同期しながらダ
ウンカウントしていくダウンカウンタ30と、このダウン
カウンタ30の計数値のゼロを検出するためのアンドゲー
ト31と、前記アンドゲート31の出力が変化される度に出
力状態が反転されるフリップフロップ32と、アンドゲー
ト31の出力を反転させるインバータ33とを備え、前記フ
リップフロップ32の出力が通常データになる。例えば第
５図のタイミングチャートに示されるように、バイナリ
コード化された数値11に対応する圧縮データがダウンカ
ウンタ30にプリセットされると、シリアルクロックSCの
11クロックサイクル期間に呼応する期間フリップフロッ
プ32の出力がハイレベルにされ、これが、通常データと
しての11ビット分のハイレベルシリアルデータになる。
尚、通常データのレベルは前記フリップフロップ32の初
期状態によって決まり、その状態は圧縮処理との関係に
従って決定されている。また前記インバータ33の出力は
次の圧縮データの供給タイミングを制御するためのウェ
ト信号として利用され、例えば第２シリアル入出力回路
22に与えられる。
前記コントローラ５には外部制御信号として例えばロ
ー・アドレス・ストローブ（以下単にラスとも記す）信
号▲▼、カラム・アドレス・ストローブ（以下単
にカスとも記す）信号▲▼、ライトイネーブル信
号▲▼、データトランスファ信号▲▼、データ
レシーブ信号▲▼、そしてモード信号MODE1,MODE2
が供給される。前記ラス信号▲▼はチップ選択信
号とみなされ、そのロウレベルに呼応して内部回路が活
性化される。またこのラス信号▲▼は前記カス信
号▲▼と共に行アドレス信号と列アドレス信号の
アドレスマルチプレクス制御に利用される。ライトイネ
ーブル信号▲▼はパラレル入出力回路13を介するラ
ンダムアクセスがリード動作がライト動作かを指示する
ための制御信号とされる。尚、当該ランダムアクセスサ
イクルは前記データトランスファ信号▲▼並びにデ
ータレシーブ信号▲▼が共にハイレベルにネゲート
されていることを条件に可能とされる。データトランス
ファ信号▲▼は入出力回路部４における外部との間
でのデータ出力動作の指示信号とみなされ、また、デー
タレシーブ信号▲▼は入出力回路部４における外部
との間でのデータ入力動作の指示信号とみなされる。前
記モード信号MODE1,MODE2は、データトランスファ信号
▲▼又はデータレシーブ信号▲▼がアサートさ
れている状態において圧縮／伸張動作並びにシリアル入
出力回路21,22の動作を決定するためのモード設定信号
とされる。
第6A図から第6F図には前記モード信号MODE1,MODE2に
よって設定可能な動作モードの態様が示される。
第6A図及び第6B図は圧縮／伸張動作を行わずにランダ
ムアクセスメモリ部１と外部との間でシリアルデータの
入出力を可能にする動作態様が示される。即ち、第6A図
に示される動作モードはデータレジスタ及びセレクタ17
を介して出力されるデータを第１シリアル入出力回路21
から外部にシリアル出力する動作態様であり、MODE＝L,
MODE2＝L,DT＝L,DR＝Ｈによって設定される。第6B図に
示される動作モードは外部から第１シリアル入出力回路
21に供給されるシリアルデータをデータをデータレジス
タ及びセレクタ17を介してメモリセルアレイ10に書き込
むための動作態様であり、MODE＝L,MODE2＝L,DT＝H,DR
＝Ｌによって設定される。本実施例の半導体記憶装置を
画像表示用フレームバッファメモリとして利用するよう
な場合には、第6A図に示される動作モードを設定するこ
とにより、第１シリアル入出力回路21はビデオ信号の出
力ポートとして利用可能になる。
第6C図及び第6D図はランダムアクセスメモリ部１が通
常データの記憶領域として利用される場合において外部
との間で圧縮データのシリアル入出力を行う場合の動作
態様が示される。即ち、第6C図に示される動作モードは
データレジスタ及びセレクタ17を介して出力される通常
データを圧縮回路２を通して圧縮データに変換し、これ
を第２シリアル入出力回路22から外部にシリアル出力す
る動作態様であり、MODE1＝H,MODE2＝L,DT＝L,DR＝Ｈに
よって設定される。第６図に示される動作モードは外部
から第２シリアル入出力回路22に供給される圧縮データ
を伸張回路３を通して通常データに変換し、これをデー
タレジスタ及びセレクタ17を介してメモリセルアレイ10
に書き込むための動作態様であり、MODE1＝H,MODE2＝L,
DT＝H,DR＝Ｌによって設定される。本実施例の半導体記
憶装置をイメージ情報のような画素毎の情報のバッファ
領域に利用する場合には、前記第6C図に示されるような
動作モードを設定することにより、ファクシミリで得ら
れるような情報量の多いイメージ情報を簡単にしかも高
速にコード化圧縮して伝送することができる。受信側で
は第6D図に示される動作モードを設定しておけば受信デ
ータの一時記憶と同時にデータの伸張を行うことができ
る。
第6E図及び第6F図はランダムアクセスメモリ部１が圧
縮データの記憶領域として利用される場合において外部
との間で通常データのシリアルに入出力を行う場合の動
作態様が示される。即ち、第6E図に示される動作モード
はデータレジスタ及びセレクタ17を介して出力される圧
縮データを伸張回路３を通して通常データに変換し、こ
れを第１シリアル入出力回路21から外部にシリアル出力
する動作態様であり、MODE1＝H,MODE2＝H,DT＝L,DT＝Ｈ
によって設定される。第6F図に示される動作モードは外
部から第１シリアル入出力回路21に供給される通常デー
タを圧縮回路２を通して圧縮データに変換し、これをデ
ータレジスタ及びセレクタ17を介してメモリセルアレイ
10に書き込むための動作態様であり、MODE1＝H,MODE2＝
H,DT＝H,DR＝Ｌによって設定される。第6E図や第6F図に
示される動作モードを設定することにより、見掛け上メ
モリセルアレイ10の記憶容量を増大させるのと同じ効果
を得られる。
第７図には第6C図の動作モードにおける動作タイミン
グチャートが示される。同図から明らかなように通常デ
ータに対する圧縮処理は、ランダムアクセスメモリ部１
からの通常データのシリアル出力に連続して行われる。
これに対し、従来のようにデータバッファメモリにデー
タの圧縮／伸張機能が備えられていない場合、即ちデー
タの一時的な記憶とそのデータに対する圧縮／伸張処理
とが分離される場合に、圧縮／伸張処理をプロセッサに
よる演算処理で行うにときは、プロセッサは、圧縮／伸
長処理のための命令フェッチ、命令デコード、対象デー
タのリードを繰り返すと共に、リードした一連のデータ
に対する圧縮／伸長のための演算を実行する必要があ
り、その結果として通常データを圧縮するまでに比較的
長い時間を要し、且つその処理のためにプロセッサが占
有されてしまう。
第8A図及び第8B図には通常データを２回圧縮して当該
データの伝送におけるセキュリティーを高めるための動
作例が示される。即ち、データ伝送すべき通常データが
システム内部から転送されるときには第8A図に示される
ようにその通常データを圧縮してランダムアクセスメモ
リ部１に格納する。この格納データを別のシステムに伝
送するとは第8B図に示されるようにランダムアクセスメ
モリ部１から読み出される圧縮データを更にもう一度圧
縮して外部に送り出す。第9A図及び第9B図にはそのよう
にして２回圧縮されたデターを受信するシステム側にお
ける処理例が示される。即ち、第9A図に示されるように
受信時には当該受信データを１回伸長してランダムアク
セスメモリ部１に一時的に蓄える。そして、斯るデータ
を当該システム内部での処理に供するために出力すると
きは第9B図に示されるようにもう一度伸長してそのデー
タを出力する。
第10図には圧縮／伸長処理のアルゴリズムを異にする
複数個の圧縮回路2A〜2Cと複数個の伸長回路3A〜3Cを予
め内蔵させ、システムの要求使用に応じて所定圧縮／伸
長回路を選択可能にする例が示される。特にこのような
構成を採用することにより適用されるシステムもしくは
圧縮／伸長のための論理さらには取り扱われるデータの
種類に対して高い融通性をもって圧縮／伸長を行うこと
ができる。尚、第10の構成において第１及び第２シリア
ル入出力回路21,22は、その圧縮／伸長論理に応じてパ
ラレル入出力回路に変更してもよい。
第11図には本実施例の半導体記憶装置を利用したシス
テム構成例が示される。第11図において40はCPU、41は
メインメモリであり、それらを含んで一つのシステムが
構成され、また、42は本実施例の半導体記憶装置、そし
て43は別のシステムである。このとき、本実施例の半導
体記憶装置42は、CPU40を含むシステムとはランダムア
クセスポートを介して結合され、また、別のシステム43
とは第２シリアル入出力回路22を介してインタフェース
されている。このシリアル構成例において本実施例の半
導体記憶装置42はバスインタフェース的な機能を持つ
が、別のシステム43への転送データは圧縮データになっ
ているので、転送データ数が減り、システム全体のスル
ープットが向上する。
第12図には本実施例の半導体記憶装置を利用した別の
システム構成例が示される。第12図において50〜52は夫
々別のシステムであり、特にシステム50,51には本実施
例の半導体記憶装置42が含まれ、もう一つのシステム53
には当該半導体記憶装置42が含まれていない。このとき
システム50,51は半導体記憶装置の第２シリアル入出力
回路22を介して接続されている。斯る構成において双方
のシステム50,51間では圧縮データによってデータ伝送
を行うことができるからデータ伝送時間の短縮が図られ
る。また、双方のシステム50,51に含まれる半導体記憶
装置42に第8A図及び第8B図に示される動作モードと第9A
図及び第9B図に示される動作モードが設定される場合に
は、双方でやりとりされるデータには一種の暗号化が施
される結果、伝送データに対するセキュリティーが向上
される。
以上本発明を実施例に基づいて具体的に説明したが本
発明はそれに限定されるものではなく、その要旨を逸脱
しない範囲において種々変更することができる。例えば
ランダムアクセスメモリ部や入出力回路の構成、さらに
は本発明の半導体記憶装置が適用されるシステム構成は
適宜変更することができる。また、圧縮回路や伸長回路
の構成自体もしくはその変換論理も種々変更可能であ
る。そして、半導体記憶装置における動作モードの設定
の仕方や種類そしてその内容に関しても適宜変更可能で
ある。さらに、上記実施例の半導体記憶装置に対しては
ランダムアクセスメモリ部としての機能を用いずに専ら
圧縮／伸長回路の機能だけを用いるような利用の仕方も
ある。即ち、例えば第１図に従えば、第１シリアル入出
力回路21から供給されたデータを圧縮回路２で圧縮し、
そのまま第２シリアル入出力回路22から他のシステムに
供給したり、またその逆即ち第２シリアル入出力回路22
に与えられる圧縮データを伸長回路３で伸長し、そのま
ま第１シリアル入出力回路21から別のシステムに供給す
るものである。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である通信データのバッ
ファメモリに専ら適用する場合について説明したが、本
発明はそれに限定されずデータの汎用的な格納領域など
各種半導体記憶装置に適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、マルチポートを持つランダムアクセスメモ
リ部における少なくとも一つのポートに接続するデータ
の圧縮回路及び伸張回路と、それらに対する制御手段と
を含めて半導体記憶装置を構成することにより、データ
の一時記憶とデータの圧縮／伸張処理に連続性を持たせ
ることができ、これにより、一時記憶したデータに対し
て、プロセッサもしくはソフトウェアに負担を掛けるこ
となく高速に圧縮／伸張処理を行うことができるという
効果がある。
また、ランランダムアクセスメモリ部から読み出され
るデータを圧縮して外部にシリアル出力させる動作モー
ドと、外部から供給されるデータを伸長してランダムア
クセスメモリ部に書き込む動作モードとを持つことによ
り、圧縮される前のデータを一時的に蓄える領域してラ
ンダムアクセスメモリ部を利用する場合に、少なくとも
一つのポートと外部との間での圧縮データのやりとりを
簡単な制御によって実現することができる。
また、ランダムアクセスメモリ部から読み出されるデ
ータを伸長して外部に出力させる動作モードと、外部か
ら供給されるデータを圧縮してランダムアクセスメモリ
部に書き込む動作モードとを含めることにより、圧縮さ
れたデータを一時的に蓄える領域してランダムアクセス
メモリ部を利用する場合に、少なくとも一つのポートと
外部との間での通常データのやりとりを簡単な制御によ
って実現することができる。
また、前記圧縮回路及び伸長回路をシリアルアクセス
ポートに接続しておくことにより、データの圧縮／伸張
処理に一次元的な符号化方式を採用することができるよ
うになる。
また、ランダムアクセスメモリ部におけるその他のポ
ートをデータバスに接続可能なパラレルアクセスポート
にすることにより、システム動作もしくは種々のシステ
ム要求仕様に対して高い融通性を発揮させることができ
る。
さらに、ランダムアクセスメモリ部のシリアルアクセ
スポートから読出されるデータをそのままシリアル出力
する動作モードを選択可能にしておくことにより、本発
明の半導体記憶装置を従来からある画像表示用のフレー
ムバッファメモリもしくはビデオRAMとしても簡単に流
用可能になり、その用途を増すことができるようにな
る。
【図面の簡単な説明】
第１図は本発明に係る半導体記憶装置の一実施例ブロッ
ク図、 第２図は圧縮回路の一例ブロック図、 第３図は第２図に示される圧縮回路の動作タイミングチ
ャート、 第４図は伸張回路の一例ブロック図、 第５図は第４図に示される伸張回路の動作タイミングチ
ャート、 第6A図から第6F図は第１の半導体記憶装置における一部
動作モードの態様説明図、 第７図は第6C図に示される動作モードにおける一例動作
タイミングチャート、 第8A図及び第8B図は複数回の圧縮処理によるデータセキ
ュリティー向上のための一例動作モードの態様説明図、 第9A図及び第9B図は複数回の伸張処理によるデータセキ
ュリティー向上のための一例動作モードの態様説明図、 第10図は入出力回路部の他の例を示すブロック図、 第11図は第１図の半導体記憶装置を利用した一例システ
ム構成ブロック図、 第12図は第１図の半導体記憶装置を利用した別の一例シ
ステム構成ブロック図である。 １……ランダムアクセスメモリ部、２……圧縮回路、３
……伸張回路、４……入出力回路部、５……コントロー
ラ、10……メモリセルアレイ、13……パラレル入出力回
路、17……データレジスタ及びセレクタ、21……第１シ
リアル入出力回路、22……第２シリアル入出力回路。
フロントページの続き (72)発明者 菊池 隆 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 大久保 京夫 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 布施 靖文 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (56)参考文献 特開 昭63−183699（ＪＰ，Ａ) 特開 昭61−157078（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409 H03M 3/00 - 11/00

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】一つの半導体基板に形成され、 複数の制御信号が供給される複数の制御端子と、 伸張データが供給される伸張データ端子と、 上記複数の制御信号中の所定制御信号に応答して、伸張
    データ及び圧縮データが選択的に供給される複数のデー
    タ端子と、 メモリアレイとメモリ部入出力回路を含むランダムアク
    セスメモリ部と、 第１入出力回路、第２入出力回路、圧縮回路及び伸張回
    路を含む入出力回路部と、 制御回路とを備え、 上記メモリアレイは、伸張データ及び圧縮データを格納
    するために複数のメモリセルを有し、 上記メモリ部入出力回路は、上記メモリアレイを上記複
    数のデータ端子に結合し、上記複数のデータ端子から上
    記伸張データ及び上記圧縮データを上記複数のメモリセ
    ル中の所定メモリセルに供給し、かつ、上記複数のメモ
    リセル中の所定メモリセルに格納される上記伸張データ
    及び圧縮データを上記複数のデータ端子に供給し、 上記第１入出力回路は、上記メモリアレイと上記伸張デ
    ータ端子に結合され、 上記第２入出力回路は、上記メモリアレイに結合され、 上記圧縮回路は、上記第１入出力回路及び第２入出力回
    路に結合され、圧縮データを発生し、 上記伸張回路は、上記第１入出力回路及び第２入出力回
    路に結合され、伸張データを発生し、 上記制御回路は、上記複数の制御信号端子に結合され、
    上記複数の制御信号に従って、上記ランダムアクセスメ
    モリ部と上記入出力回路部の動作を制御し、 上記第１入出力回路は、上記複数の制御信号の状態によ
    る制御回路の応答に従って、上記メモリアレイ内の上記
    伸張データを上記圧縮回路に供給する状態、上記メモリ
    アレイ内の上記伸張データを上記伸張データ端子に供給
    する状態、上記伸張データ端子に供給された伸張データ
    を上記圧縮回路に供給する状態、上記伸張データ端子に
    供給された伸張データを上記メモリアレイに供給する状
    態、又は上記伸張回路から発生した伸張データを上記伸
    張データ端子に供給する状態を選択し、 上記第２入出力回路は、上記複数の制御信号の状態によ
    る制御回路の応答に従って、上記メモリアレイ内の上記
    圧縮データを上記伸張回路に供給する状態、又は上記圧
    縮回路から発生された圧縮データを上記メモリアレイに
    供給する状態を選択するものであることを特徴とする半
    導体記憶装置。
  2. 【請求項２】上記圧縮回路は、上記第１入出力回路から
    供給された上記伸張データを圧縮し、かつ、圧縮したデ
    ータを上記第２入出力回路に供給するものであることを
    特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】上記伸張回路は、上記第２入出力回路から
    供給された上記圧縮データを伸張し、かつ、伸張したデ
    ータを上記第１入出力回路に供給するものであることを
    特徴とする請求項２記載の半導体記憶装置。
  4. 【請求項４】上記第１及び第２入出力回路を上記メモリ
    アレイに選択的に結合するための選択回路を更に備えて
    成るものであることを特徴とする請求項３記載の半導体
    記憶装置。
  5. 【請求項５】上記メモリアレイの上記複数のメモリセル
    の各々は、選択トランジスタと情報格納キャパシタと持
    つダイナミックメモリセルであることを特徴とする請求
    項１記載の半導体記憶装置。
  6. 【請求項６】一つの半導体基板に形成され、 複数の制御信号が供給される複数の制御端子と、 圧縮データが供給される圧縮データ端子と、 伸張データ及び圧縮データが選択的に供給される複数の
    データ端子と、 メモリアレイとメモリ部入出力回路を含むランダムアク
    セスメモリ部と、 第１入出力回路、第２入出力回路、圧縮回路及び伸張回
    路を含む入出力回路部と、 制御回路とを備え、 上記メモリアレイは、伸張データ及び圧縮データを格納
    するために複数のメモリセルを有し、 上記メモリ部入出力回路は、上記メモリアレイを上記複
    数のデータ端子に結合し、 上記第１入出力回路は、上記メモリアレイに結合され、 上記第２入出力回路は、上記メモリアレイ及び上記圧縮
    データ端子に結合され、 上記圧縮回路は、上記第１入出力回路及び第２入出力回
    路に結合され、圧縮データを発生し、 上記伸張回路は、上記第１入出力回路及び第２入出力回
    路に結合され、伸張データを発生し、 上記制御回路は、上記複数の制御信号に従って、上記ラ
    ンダムアクセスメモリ部と上記入出力回路部の動作を制
    御し、 上記第１入出力回路は、上記複数の制御信号の状態によ
    る制御回路の応答に従って、上記メモリアレイ内の上記
    伸張データを上記圧縮回路に供給する状態、又は上記伸
    張回路によって伸張されたデータを上記メモリアレイに
    供給する状態を選択するものであり、 上記第２入出力回路は、上記複数の制御信号の状態によ
    る制御回路の応答に従って、上記メモリアレイ内の上記
    圧縮データを上記伸張回路に供給する状態、上記メモリ
    アレイ内の上記圧縮データを上記圧縮データ端子に供給
    する状態、上記圧縮データ端子から入力された圧縮デー
    タを上記伸張回路に供給する状態、上記圧縮データ端子
    を介して供給された圧縮データを上記メモリアレイに供
    給する状態、上記圧縮回路によって圧縮されたデータを
    圧縮データ端子に供給する状態を選択するものであるこ
    とを特徴とする半導体記憶装置。
  7. 【請求項７】上記圧縮回路は、上記第１入出力回路から
    供給された上記伸張データを圧縮し、かつ、圧縮された
    圧縮データを上記第２入出力回路に供給するものである
    ことを特徴とする請求項６記載の半導体記憶装置。
  8. 【請求項８】上記伸張回路は、上記第２入出力回路から
    供給された上記圧縮データを伸張し、かつ、伸張された
    データを上記第１入出力回路に供給するものであること
    を特徴とする請求項７記載の半導体記憶装置。
  9. 【請求項９】上記第１及び第２入出力回路を上記メモリ
    アレイに選択的に結合するための選択回路を更に備えて
    成るものであることを特徴とする請求項８記載の半導体
    記憶装置。
  10. 【請求項１０】上記ランダムアクセスメモリ部の上記複
    数のメモリセルの各々は、選択トランジスタと情報格納
    キャパシタと持つダイナミックメモリセルであることを
    特徴とする請求項６記載の半導体記憶装置。
  11. 【請求項１１】一つの半導体基板に形成され、 複数の制御信号が供給される複数の制御端子と、 通常データが供給される第１データ端子と、 圧縮データが供給される第２データ端子と、 メモリアレイを含むランダムアクセスメモリ部と、 第１入出力回路、第２入出力回路、圧縮回路及び伸張回
    路を含む入出力回路部と、 制御回路とを備え、 上記メモリアレイは、通常データ及び圧縮データの一方
    のデータを格納するために複数のメモリセルを有し、上
    記入出力回路部を介して上記第１データ端子及び上記第
    ２データ端子に結合され、 上記第１入出力回路は、上記メモリアレイと上記第１デ
    ータ端子に結合され、 上記第２入出力回路は、上記メモリアレイと上記第２デ
    ータ端子に結合され、 上記圧縮回路は、上記第１入出力回路から供給された通
    常データを圧縮し、かつ、圧縮した圧縮データを上記第
    ２入出力回路に供給するものであり、 上記伸張回路は、上記第２入出力回路から供給された上
    記圧縮データを伸張し、かつ、伸張した通常データを上
    記第１入出力回路に供給するものであり、 上記制御回路は、上記複数の制御信号端子に結合され、
    上記複数の制御信号に従って、上記ランダムアクセスメ
    モリ部と上記入出力回路部の動作を制御し、 上記第１入出力回路は、上記複数の制御信号の状態によ
    る制御回路の応答に従って、上記通常データを上記メモ
    リアレイから上記圧縮回路に供給する状態、上記通常デ
    ータを上記メモリアレイから上記第１データ端子に供給
    する状態、上記第１データ端子からの通常データを上記
    圧縮回路に供給する状態、上記第１データ端子からの通
    常データを上記メモリアレイに供給する状態、伸張回路
    によって伸張された通常データを上記第１データ端子に
    供給する状態、又は伸張回路によって伸長された通常デ
    ータをメモリアレイに供給する状態を選択するものであ
    り、 上記第２入出力回路は、上記複数の制御信号の状態によ
    る制御回路の応答に従って、上記圧縮データを上記メモ
    リアレイから上記伸張回路に供給する状態、上記圧縮デ
    ータを上記メモリアレイから上記第２データ端子に供給
    する状態、上記第２データ端子からの圧縮データを上記
    伸張回路に供給する状態、上記第２データ端子からの圧
    縮データを上記メモリアレイに供給する状態、圧縮回路
    によって圧縮された圧縮データを上記第２データ端子に
    供給する状態、又は圧縮回路によって圧縮された圧縮デ
    ータをメモリアレイに供給する状態を選択するものであ
    ることを特徴とする半導体記憶装置。
  12. 【請求項１２】上記第１入出力回路及び第２入出力回路
    を上記メモリアレイに選択的に結合するための選択回路
    を更に備えて成るものであることを特徴とする請求項11
    記載の半導体記憶装置。
  13. 【請求項１３】上記複数のメモリセルの各々は、選択ト
    ランジスタと情報格納キャパシタと持つダイナミックメ
    モリセルであることを特徴とする請求項11記載の半導体
    記憶装置。
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