JPH0433142B2 - - Google Patents
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- JPH0433142B2 JPH0433142B2 JP59276181A JP27618184A JPH0433142B2 JP H0433142 B2 JPH0433142 B2 JP H0433142B2 JP 59276181 A JP59276181 A JP 59276181A JP 27618184 A JP27618184 A JP 27618184A JP H0433142 B2 JPH0433142 B2 JP H0433142B2
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- memory cell
- transistor
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- 239000012535 impurity Substances 0.000 claims description 49
- 230000015654 memory Effects 0.000 claims description 28
- 239000003990 capacitor Substances 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特に半導体基
板上の不純物領域の濃度を改善して良好なオーミ
ツクコンタクトを得ることができる半導体記憶装
置に係る。
板上の不純物領域の濃度を改善して良好なオーミ
ツクコンタクトを得ることができる半導体記憶装
置に係る。
半導体記憶装置、例えば１トランジスタ、１キ
ヤパシタのダイナミツクメモリにおいて、トラン
スフアトランジスタのソース又はドレイン領域と
コントタクホールを介して接続されるビツト線を
構成する材料として、多結晶シリコン又は金属シ
リサイドが用いられる場合がある。このようなメ
モリセルの製造方法及び構造を第２図を参照して
説明する。
ヤパシタのダイナミツクメモリにおいて、トラン
スフアトランジスタのソース又はドレイン領域と
コントタクホールを介して接続されるビツト線を
構成する材料として、多結晶シリコン又は金属シ
リサイドが用いられる場合がある。このようなメ
モリセルの製造方法及び構造を第２図を参照して
説明する。
まず、Ｐ型シリコン基板１表面にフイールド酸
化膜２を形成した後、キヤパシタ酸化膜３及びキ
ヤパシタ電極４を順次形成してキヤパシタ部を構
成する。次に、キヤパシタ電極４上に層間絶縁膜
５を形成した後、ゲート酸化膜６及びトランスフ
アゲート電極７を形成する。つづいて、トランス
フアゲート電極７及び前記キヤパシタ電極４をマ
スクとしてＮ型不純物をイオン注入することによ
りソース、ドレイン領域にN+型高濃度不純物領
域８を形成する。次いで、全面に絶縁膜９を堆積
した後、コンタクトホール１０を開孔する。つづ
いて、全面に多結晶シリコン膜又は金属シリサイ
ド膜を堆積した後、Ｎ型不純物を導入し、更に熱
処理を行ない、コンタクト部にN++型高濃度不純
物領域１１を形成する。つづいて、多結晶シリコ
ン膜又は金属シリサイド膜をパターニングしてビ
ツト線１２を形成する。
化膜２を形成した後、キヤパシタ酸化膜３及びキ
ヤパシタ電極４を順次形成してキヤパシタ部を構
成する。次に、キヤパシタ電極４上に層間絶縁膜
５を形成した後、ゲート酸化膜６及びトランスフ
アゲート電極７を形成する。つづいて、トランス
フアゲート電極７及び前記キヤパシタ電極４をマ
スクとしてＮ型不純物をイオン注入することによ
りソース、ドレイン領域にN+型高濃度不純物領
域８を形成する。次いで、全面に絶縁膜９を堆積
した後、コンタクトホール１０を開孔する。つづ
いて、全面に多結晶シリコン膜又は金属シリサイ
ド膜を堆積した後、Ｎ型不純物を導入し、更に熱
処理を行ない、コンタクト部にN++型高濃度不純
物領域１１を形成する。つづいて、多結晶シリコ
ン膜又は金属シリサイド膜をパターニングしてビ
ツト線１２を形成する。
また、ダイナミツクメモリの大容量化に伴い、
セルキヤパシタの面積が微細化し、しかもそれに
伴いセル容量を確保するためにキヤパシタ酸化膜
の膜厚が薄膜化する傾向にある。第３図に示すダ
イナミツクメモリは、こうした大容量化に対応し
得る構造を有するものである。まず、上記のよう
な大容量化に伴う要求を実現するうえでキヤパシ
タの基板表面濃度が重要な役割を有する。すなわ
ち、キヤパシタ電極４の電位に従つて基板１表面
にＰ型の反転層や空乏層が発生しないようにキヤ
パシタ酸化膜３下の基板１内に表面濃度を高くし
たＮ型不純物領域１３が形成され、キヤパシタ酸
化膜３のMOS容量の低減を防止している。この
Ｎ型不純物領域１３の表面濃度は、キヤパシタ酸
化膜３の膜厚やキヤパシタ電極４の電位によつて
も異なるが１×1018〜１×1019cm-3程度の濃度が
必要である。これに加えて、ダイナミツクメモリ
における大きな問題であるソフトエラーによる誤
動作を防止するために、前記Ｎ型不純物領域１３
下の基板１内にP+型不純物領域１４が形成され
ている。このP+型不純物領域１４は、α線によ
り発生した電子−正孔対から遊離した電子を再結
合させる作用を有するものであり、約１×1017cm
-3以上の濃度が必要と考えられている。
セルキヤパシタの面積が微細化し、しかもそれに
伴いセル容量を確保するためにキヤパシタ酸化膜
の膜厚が薄膜化する傾向にある。第３図に示すダ
イナミツクメモリは、こうした大容量化に対応し
得る構造を有するものである。まず、上記のよう
な大容量化に伴う要求を実現するうえでキヤパシ
タの基板表面濃度が重要な役割を有する。すなわ
ち、キヤパシタ電極４の電位に従つて基板１表面
にＰ型の反転層や空乏層が発生しないようにキヤ
パシタ酸化膜３下の基板１内に表面濃度を高くし
たＮ型不純物領域１３が形成され、キヤパシタ酸
化膜３のMOS容量の低減を防止している。この
Ｎ型不純物領域１３の表面濃度は、キヤパシタ酸
化膜３の膜厚やキヤパシタ電極４の電位によつて
も異なるが１×1018〜１×1019cm-3程度の濃度が
必要である。これに加えて、ダイナミツクメモリ
における大きな問題であるソフトエラーによる誤
動作を防止するために、前記Ｎ型不純物領域１３
下の基板１内にP+型不純物領域１４が形成され
ている。このP+型不純物領域１４は、α線によ
り発生した電子−正孔対から遊離した電子を再結
合させる作用を有するものであり、約１×1017cm
-3以上の濃度が必要と考えられている。
第２図及び第３図図示の従来のダイナミツクメ
モリでは、メモリセルアレイを駆動する周辺回路
のソース、ドレイン領域にN+型不純物領域を形
成する際、メモリセルを構成するトランジスタの
ソース、ドレイン領域にも同時にN+型不純物領
域８を形成している。このため、このN+型不純
物領域８とビツト線１２となる多結晶シリコン又
は金属シリサイドとのコンタクトを形成する際
に、自然酸化膜によるバリヤが発生し、良好なオ
ーミツクコンタクトが得られないという問題があ
つた。
モリでは、メモリセルアレイを駆動する周辺回路
のソース、ドレイン領域にN+型不純物領域を形
成する際、メモリセルを構成するトランジスタの
ソース、ドレイン領域にも同時にN+型不純物領
域８を形成している。このため、このN+型不純
物領域８とビツト線１２となる多結晶シリコン又
は金属シリサイドとのコンタクトを形成する際
に、自然酸化膜によるバリヤが発生し、良好なオ
ーミツクコンタクトが得られないという問題があ
つた。
このような問題を回避する手段としては、1000
℃以上の高温熱処理を行なうことによりバリヤを
破壊する方法がある。しかし、素子の高密度化に
伴い、ゲート電極及びソース、ドレイン領域の微
細化が進んでいる現状では、高温の熱処理を行な
うことはソース、ドレイン領域の接合深さを増加
させてシヨートチヤネル効果を増加させるため、
素子特性に不利益をもたらすという欠点がある。
℃以上の高温熱処理を行なうことによりバリヤを
破壊する方法がある。しかし、素子の高密度化に
伴い、ゲート電極及びソース、ドレイン領域の微
細化が進んでいる現状では、高温の熱処理を行な
うことはソース、ドレイン領域の接合深さを増加
させてシヨートチヤネル効果を増加させるため、
素子特性に不利益をもたらすという欠点がある。
更に、第３図図示のダイナミツクメモリでは、
上記N+型不純物領域８はソフトエラー防止のた
めに導入したP+型不純物領域１４と直接接触す
ることになり、上述したように接合容量の増加に
よるセルキヤパシタの増加は期待できるものの、
生成・再結合中心の増加によるリーク電流の増加
を招き、ダイナミツクメモリの使命であるポーズ
タイムの著しい劣化をもたらす。
上記N+型不純物領域８はソフトエラー防止のた
めに導入したP+型不純物領域１４と直接接触す
ることになり、上述したように接合容量の増加に
よるセルキヤパシタの増加は期待できるものの、
生成・再結合中心の増加によるリーク電流の増加
を招き、ダイナミツクメモリの使命であるポーズ
タイムの著しい劣化をもたらす。
本発明は上記事情に鑑みてなされたものであ
り、良好なダイレクトコンタクトを得られるとと
もに、信頼性の高い半導体記憶装置を提供しよう
とするものである。
り、良好なダイレクトコンタクトを得られるとと
もに、信頼性の高い半導体記憶装置を提供しよう
とするものである。
本発明の半導体記憶装置は、メモリセルを構成
するトランジスタのソース、ドレイン領域の不純
物濃度が、周辺回路のトランジスタのソース、ド
レイン領域の不純物濃度よりも低濃度であり、メ
モリセルのビツト線が多結晶シリコン膜又は金属
シリサイドで形成され、ビツト線とメモリセルを
構成するトランジスタとのコンタクト部に前記多
結晶シリコン又は金属シリサイドからの不純物拡
散により形成された高濃度不純物領域を有するこ
とを特徴とするものである。
するトランジスタのソース、ドレイン領域の不純
物濃度が、周辺回路のトランジスタのソース、ド
レイン領域の不純物濃度よりも低濃度であり、メ
モリセルのビツト線が多結晶シリコン膜又は金属
シリサイドで形成され、ビツト線とメモリセルを
構成するトランジスタとのコンタクト部に前記多
結晶シリコン又は金属シリサイドからの不純物拡
散により形成された高濃度不純物領域を有するこ
とを特徴とするものである。
本発明の半導体記憶装置では、メモリセルを構
成するトランジスタのソース、ドレイン領域は、
本来的に低濃度不純物領域であるため、ビツト線
形成前に自然酸化膜による界面バリアが形成され
ることはない。そして、多結晶シリコンからなる
ビツト線とのコンタクト部には、ビツト線からの
不純物の拡散により高濃度不純物領域が形成され
る。したがつて、両者の間で良好なコーミツクコ
ンタクトを得ることができる。また、ソフトエラ
ー防止用に形成された例えばP+型不純物領域は
Ｎ型の低濃度不純物領域との間で接合を形成する
ことになるので、ポーズタイムの劣化を防止で
き、信頼性を向上できる。
成するトランジスタのソース、ドレイン領域は、
本来的に低濃度不純物領域であるため、ビツト線
形成前に自然酸化膜による界面バリアが形成され
ることはない。そして、多結晶シリコンからなる
ビツト線とのコンタクト部には、ビツト線からの
不純物の拡散により高濃度不純物領域が形成され
る。したがつて、両者の間で良好なコーミツクコ
ンタクトを得ることができる。また、ソフトエラ
ー防止用に形成された例えばP+型不純物領域は
Ｎ型の低濃度不純物領域との間で接合を形成する
ことになるので、ポーズタイムの劣化を防止で
き、信頼性を向上できる。
以下、本発明の実施例を第１図ａ〜ｆに示す製
造方法を併記して説明する。なお、第１図ａ〜ｆ
には、ほぼ中央より左側にメモリセルを、右側に
メモリ駆動周辺回路トランジスタをそれぞれ示
す。
造方法を併記して説明する。なお、第１図ａ〜ｆ
には、ほぼ中央より左側にメモリセルを、右側に
メモリ駆動周辺回路トランジスタをそれぞれ示
す。
まず、例えばＰ型シリコン基板２１表面に選択
酸化法によりフイールド酸化膜２２を形成した
後、熱酸化を行ない、例えば膜厚250Åのキヤパ
シタ酸化膜２３を形成する。次に、キヤパシタ部
の基板２１表面に選択的にAsをイオン注入する
ことによりＮ型不純物領域２４を形成し、同様に
Ｂを選択的にイオン注入することによりソフトエ
ラー防止用のP+型不純物領域２５を形成する。
つづいて、全面に例えば膜厚4000Åの多結晶シリ
コン膜を堆積した後、例えばリンを拡散すること
により抵抵抗化を図る。つづいて、多結晶シリコ
ン膜をパターニングしてキヤパシタ電極２６を形
成する。つづいて、キヤパシタ電極２６の表面を
酸化することにより膜厚2000Åの層間絶縁膜２７
を形成する（第１図ａ図示）。つづいて、熱酸化
を行ない、膜厚350Åのトランスフアトランジス
タ及び周辺トランジスタのゲート酸化膜２８を形
成する。つづいて、全面に膜厚4000Åの多結晶シ
リコン膜を堆積した後、例えばリンを拡散するこ
とにより、低抵抗化を図る。つづいて、この多結
晶シリコン膜をパターニングしてトランスフアト
ランジスタ及び周辺トランジスタのゲート電極２
９を形成した後、露出しているゲート酸化膜２８
を自己整合的にエツチング除去する。つづいて、
ゲート電極２９及びキヤパシタ電極２６をマスク
として例えばリンを加速エネルギー25keV、ドー
ズ量２×1013cm-2の条件でイオン注入した後、ア
ニールすることにより、メモリセル領域及び周辺
トランジスタ領域のソース、ドレイン領域にN-
型不純物領域３０を形成する（同図ｂ図示）。
酸化法によりフイールド酸化膜２２を形成した
後、熱酸化を行ない、例えば膜厚250Åのキヤパ
シタ酸化膜２３を形成する。次に、キヤパシタ部
の基板２１表面に選択的にAsをイオン注入する
ことによりＮ型不純物領域２４を形成し、同様に
Ｂを選択的にイオン注入することによりソフトエ
ラー防止用のP+型不純物領域２５を形成する。
つづいて、全面に例えば膜厚4000Åの多結晶シリ
コン膜を堆積した後、例えばリンを拡散すること
により抵抵抗化を図る。つづいて、多結晶シリコ
ン膜をパターニングしてキヤパシタ電極２６を形
成する。つづいて、キヤパシタ電極２６の表面を
酸化することにより膜厚2000Åの層間絶縁膜２７
を形成する（第１図ａ図示）。つづいて、熱酸化
を行ない、膜厚350Åのトランスフアトランジス
タ及び周辺トランジスタのゲート酸化膜２８を形
成する。つづいて、全面に膜厚4000Åの多結晶シ
リコン膜を堆積した後、例えばリンを拡散するこ
とにより、低抵抗化を図る。つづいて、この多結
晶シリコン膜をパターニングしてトランスフアト
ランジスタ及び周辺トランジスタのゲート電極２
９を形成した後、露出しているゲート酸化膜２８
を自己整合的にエツチング除去する。つづいて、
ゲート電極２９及びキヤパシタ電極２６をマスク
として例えばリンを加速エネルギー25keV、ドー
ズ量２×1013cm-2の条件でイオン注入した後、ア
ニールすることにより、メモリセル領域及び周辺
トランジスタ領域のソース、ドレイン領域にN-
型不純物領域３０を形成する（同図ｂ図示）。
次いで、全面に例えば膜厚3000ÅのCVD酸化
膜を堆積した後、反応性イオンエツチングなどの
異方性エツチングを用いてCVD酸化膜をエツチ
ングし、前記ゲート電極２９の側壁にCVD酸化
膜（スペーサ）３１を残存させる。このCVD酸
化膜（スペーサ）３１はメモリセル領域及び周辺
トランジスタ領域のいずれのゲート電極２９側壁
にも形成される（同図ｃ図示）。つづいて、周辺
トランジスタ領域以外の領域上にホトレジストパ
ターン３２を形成する。つづいて、このホトレジ
ストパターン３２をマスクとして周辺トランジス
タ領域のソース、ドレイン領域にのみ例えばヒ素
を加速エネルギー40keV、ドーズ量３×1015cm-2
の条件でイオン注入した後、アニールを行ない、
N+型不純物領域３３を形成する（同図ｄ図示）。
膜を堆積した後、反応性イオンエツチングなどの
異方性エツチングを用いてCVD酸化膜をエツチ
ングし、前記ゲート電極２９の側壁にCVD酸化
膜（スペーサ）３１を残存させる。このCVD酸
化膜（スペーサ）３１はメモリセル領域及び周辺
トランジスタ領域のいずれのゲート電極２９側壁
にも形成される（同図ｃ図示）。つづいて、周辺
トランジスタ領域以外の領域上にホトレジストパ
ターン３２を形成する。つづいて、このホトレジ
ストパターン３２をマスクとして周辺トランジス
タ領域のソース、ドレイン領域にのみ例えばヒ素
を加速エネルギー40keV、ドーズ量３×1015cm-2
の条件でイオン注入した後、アニールを行ない、
N+型不純物領域３３を形成する（同図ｄ図示）。
次いで、前記ホトレジストパターン３２を除去
した後、全面に例えば膜厚3000ÅのCVD酸化膜
３４を堆積し、トランスフアトランジスタのドレ
イン領域上の部分を選択的にエツチングしたコン
タクトホール３５を開孔する（同図ｅ図）。つづ
いて、全面に例えば膜厚4000Åの多結晶シリコン
膜を堆積する。つづいて、例えばPOCl3を用い、
900℃で30分間熱処理を行なうことにより、多結
晶シリコン膜にリンをドープする。この時、前記
コンタクトホール３５を介してドレイン領域の
N-型不純物領域にもリンが拡散してN++型不純
物領域３６が形成され、これにより多結晶シリコ
ン膜とドレイン領域との間にダイレクトコンタク
トが形成される。つづいて、多結晶シリコン膜を
パターニングすることによりビツト線３７を形成
する（同図ｆ図示）。次いで、図示しないが、周
知の方法によりCVD酸化膜やPSG膜を堆積した
後、Al配線とのコンタクト部を形成し、更にAl
配線を形成してダイナミツクメモリを製造する。
した後、全面に例えば膜厚3000ÅのCVD酸化膜
３４を堆積し、トランスフアトランジスタのドレ
イン領域上の部分を選択的にエツチングしたコン
タクトホール３５を開孔する（同図ｅ図）。つづ
いて、全面に例えば膜厚4000Åの多結晶シリコン
膜を堆積する。つづいて、例えばPOCl3を用い、
900℃で30分間熱処理を行なうことにより、多結
晶シリコン膜にリンをドープする。この時、前記
コンタクトホール３５を介してドレイン領域の
N-型不純物領域にもリンが拡散してN++型不純
物領域３６が形成され、これにより多結晶シリコ
ン膜とドレイン領域との間にダイレクトコンタク
トが形成される。つづいて、多結晶シリコン膜を
パターニングすることによりビツト線３７を形成
する（同図ｆ図示）。次いで、図示しないが、周
知の方法によりCVD酸化膜やPSG膜を堆積した
後、Al配線とのコンタクト部を形成し、更にAl
配線を形成してダイナミツクメモリを製造する。
上記実施例のダイナミツクメモリによれば、従
来はビツト線と基板シリコンとのコンタクト部に
５×1020cm-3以上の不純物濃度を有するN+型不
純物領域が形成されているため、自然酸化膜が形
成されることにより界面バリヤが発生していたの
に対し、１×1018cm-3程度の不純物濃度を有する
N-型不純物領域３０を形成することにより自然
酸化膜による界面バリヤの発生を防止することが
できる。このため、従来はバリヤを破壊するため
の高温のリン拡散及び熱処理や、イオンミキシン
グによるバリヤ破壊のための高加速・高ドーズイ
オン注入法を採用しなくても十分良好なオーミツ
クコンタクトを得ることができる。したがつて、
素子の微細化を達成させ、信頼性を向上すること
ができる。また、ソフトエラー防止に有効なP+
型不純物領域２５の接合は、従来のP+−N+接合
ではなく、P+−N-接合であるため、生成・再結
合中心の増加を押えることができ、ポーズタイム
の劣化を招くことはない。
来はビツト線と基板シリコンとのコンタクト部に
５×1020cm-3以上の不純物濃度を有するN+型不
純物領域が形成されているため、自然酸化膜が形
成されることにより界面バリヤが発生していたの
に対し、１×1018cm-3程度の不純物濃度を有する
N-型不純物領域３０を形成することにより自然
酸化膜による界面バリヤの発生を防止することが
できる。このため、従来はバリヤを破壊するため
の高温のリン拡散及び熱処理や、イオンミキシン
グによるバリヤ破壊のための高加速・高ドーズイ
オン注入法を採用しなくても十分良好なオーミツ
クコンタクトを得ることができる。したがつて、
素子の微細化を達成させ、信頼性を向上すること
ができる。また、ソフトエラー防止に有効なP+
型不純物領域２５の接合は、従来のP+−N+接合
ではなく、P+−N-接合であるため、生成・再結
合中心の増加を押えることができ、ポーズタイム
の劣化を招くことはない。
なお、周辺トランジスタ領域にのみN+型不純
物領域３３を形成するためのマスク合わせ工程が
１回増加するが、ダイレクトコンタクト構造は
CMOS回路ではよく用いられており、この場合
には上記マスク合わせ工程をＰチヤネル側をレジ
ストブロツクする際に同時に行なえば、実質的な
マスク合わせ工程の増加はない。
物領域３３を形成するためのマスク合わせ工程が
１回増加するが、ダイレクトコンタクト構造は
CMOS回路ではよく用いられており、この場合
には上記マスク合わせ工程をＰチヤネル側をレジ
ストブロツクする際に同時に行なえば、実質的な
マスク合わせ工程の増加はない。
また、上記実施例ではビツト線を構成する材料
として多結晶シリコンを用いたが、これに限らず
例えば多結晶シリコンと高融点金属珪化物との積
層体（いわゆるポリサイド）又は高融点金属シリ
サイドを用いてもよい。更に、上記実施例ではビ
ツト線となる多結晶シリコンへの不純物導入法と
してPOCl3を用いたが、これに限らずイオン注入
法を用いてもよい。
として多結晶シリコンを用いたが、これに限らず
例えば多結晶シリコンと高融点金属珪化物との積
層体（いわゆるポリサイド）又は高融点金属シリ
サイドを用いてもよい。更に、上記実施例ではビ
ツト線となる多結晶シリコンへの不純物導入法と
してPOCl3を用いたが、これに限らずイオン注入
法を用いてもよい。
〔発明の効果〕
以上詳述した如く本発明によれば、良好なダイ
レクトコンタクトを得られるとともに、信頼性の
高い半導体記憶装置を提供できるものである。
レクトコンタクトを得られるとともに、信頼性の
高い半導体記憶装置を提供できるものである。
第１図ａ〜ｆは本発明の実施例におけるダイナ
ミツクメモリを得るための製造工程を示す断面
図、第２図及び第３図はそれぞれ従来のダイナミ
ツクメモリの断面図である。 ２１……Ｐ型シリコン基板、２２……フイール
ド酸化膜、２３……キヤパシタ酸化膜、２４……
Ｎ型不純物領域、２５……P+型不純物領域、２
６……キヤパシタ電極、２７……層間絶縁膜、２
８……ゲート酸化膜、２９……ゲート電極、３０
……N-型不純物領域、３１……CVD酸化膜（ス
ペーサ）、３２……ホトレジストパターン、３３
……N+型不純物領域、３４……CVD酸化膜、３
５……コンタクトホール、３７……ビツト線。
ミツクメモリを得るための製造工程を示す断面
図、第２図及び第３図はそれぞれ従来のダイナミ
ツクメモリの断面図である。 ２１……Ｐ型シリコン基板、２２……フイール
ド酸化膜、２３……キヤパシタ酸化膜、２４……
Ｎ型不純物領域、２５……P+型不純物領域、２
６……キヤパシタ電極、２７……層間絶縁膜、２
８……ゲート酸化膜、２９……ゲート電極、３０
……N-型不純物領域、３１……CVD酸化膜（ス
ペーサ）、３２……ホトレジストパターン、３３
……N+型不純物領域、３４……CVD酸化膜、３
５……コンタクトホール、３７……ビツト線。
Claims (1)
- 【特許請求の範囲】 １ １トランジスタ、１キヤパシタから構成され
るメモリセルと、該メモリセルを駆動させる周辺
回路とトランジスタとを有する半導体記憶装置に
おいて、前記メモリセルを構成するトランジスタ
のソース、ドレイン領域の不純物濃度が、前記周
辺回路のトランジスタのソース、ドレイン領域の
不純物濃度よりも低濃度であり、前記メモリセル
のビツト線が多結晶シリコン膜又は金属シリサイ
ドで形成され、該ビツト線と前記メモリセルを構
成するトランジスタとのコンタクト部に前記多結
晶シリコン又は金属シリサイドからの不純物拡散
により形成された高濃度不純物領域を有すること
を特徴とする半導体記憶装置。 ２ 周辺回路のトランジスタのソース、ドレイン
領域を低濃度不純物領域と高濃度不純物領域とか
ら構成し、かつメモリセルを構成するトランジス
タのソース、ドレイン領域を前記低濃度不純物と
同じ不純物分布を有する領域で形成したことを特
徴とする特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276181A JPS61156862A (ja) | 1984-12-28 | 1984-12-28 | 半導体記憶装置 |
| KR1019850006337A KR900008207B1 (ko) | 1984-12-28 | 1985-08-30 | 반도체기억장치 |
| DE8585116456T DE3581914D1 (de) | 1984-12-28 | 1985-12-23 | Halbleiterspeichermatrix mit mehreren verbundenen treibertransistoren. |
| EP85116456A EP0186889B1 (en) | 1984-12-28 | 1985-12-23 | A semiconductor memory array having a plurality of associated drive transistors |
| US07/335,721 US4994889A (en) | 1984-12-28 | 1987-12-02 | Semiconductor memory device |
| US07/616,387 US5071784A (en) | 1984-12-28 | 1990-11-21 | Method of making a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276181A JPS61156862A (ja) | 1984-12-28 | 1984-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156862A JPS61156862A (ja) | 1986-07-16 |
| JPH0433142B2 true JPH0433142B2 (ja) | 1992-06-02 |
Family
ID=17565841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276181A Granted JPS61156862A (ja) | 1984-12-28 | 1984-12-28 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US4994889A (ja) |
| EP (1) | EP0186889B1 (ja) |
| JP (1) | JPS61156862A (ja) |
| KR (1) | KR900008207B1 (ja) |
| DE (1) | DE3581914D1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264719A (en) * | 1986-01-07 | 1993-11-23 | Harris Corporation | High voltage lateral semiconductor device |
| JPS63136557A (ja) * | 1986-11-27 | 1988-06-08 | Matsushita Electronics Corp | 記憶装置 |
| US5061654A (en) * | 1987-07-01 | 1991-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having oxide regions with different thickness |
| JP2810042B2 (ja) * | 1987-09-16 | 1998-10-15 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5734188A (en) * | 1987-09-19 | 1998-03-31 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| KR100212098B1 (ko) * | 1987-09-19 | 1999-08-02 | 가나이 쓰도무 | 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법 |
| JPH01129440A (ja) * | 1987-11-14 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| JP2803729B2 (ja) * | 1987-11-16 | 1998-09-24 | 株式会社 日立製作所 | 半導体集積回路装置の製造方法 |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
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| JPH02163962A (ja) * | 1988-12-17 | 1990-06-25 | Nec Corp | Ｍｏｓ型メモリ集積回路装置 |
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1984
- 1984-12-28 JP JP59276181A patent/JPS61156862A/ja active Granted
-
1985
- 1985-08-30 KR KR1019850006337A patent/KR900008207B1/ko not_active IP Right Cessation
- 1985-12-23 DE DE8585116456T patent/DE3581914D1/de not_active Expired - Lifetime
- 1985-12-23 EP EP85116456A patent/EP0186889B1/en not_active Expired - Lifetime
-
1987
- 1987-12-02 US US07/335,721 patent/US4994889A/en not_active Expired - Lifetime
-
1990
- 1990-11-21 US US07/616,387 patent/US5071784A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0186889A2 (en) | 1986-07-09 |
| EP0186889B1 (en) | 1991-02-27 |
| US4994889A (en) | 1991-02-19 |
| JPS61156862A (ja) | 1986-07-16 |
| EP0186889A3 (en) | 1987-01-28 |
| KR860005441A (ko) | 1986-07-23 |
| US5071784A (en) | 1991-12-10 |
| KR900008207B1 (ko) | 1990-11-05 |
| DE3581914D1 (de) | 1991-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |