JP3249427B2 - Video signal line delay circuit - Google Patents
Video signal line delay circuitInfo
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
- Picture Signal Circuits (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】この発明は映像信号ライン遅
延回路に関し、特に、映像縦方向のフィルタ処理を行な
うために、ＳＲＡＭを用いて映像信号を遅延させるよう
な映像信号ライン遅延回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal line delay circuit, and more particularly to a video signal line delay circuit that delays a video signal using an SRAM in order to perform a vertical filtering process on a video signal.
【０００２】[0002]
【従来の技術】従来より、映像縦方向のフィルタ処理な
どを行なうのに、メモリを用いたライン遅延回路が用い
られている。昨今のＬＳＩの大規模化に伴い、ライン遅
延回路もＬＳＩに内蔵されるようになってきた。ＬＳＩ
は、開発期間の縮小目的に、ゲート・アレイもしくはエ
ンベデット・アレイなどがよく用いられるようになって
きている。このようなゲート・アレイもしくはエンベデ
ット・アレイを用いてラインメモリ遅延回路を構成する
場合、ＬＳＩメーカが用意したメモリ・ハードウェア・
マクロを用いて構成することになる。2. Description of the Related Art Conventionally, a line delay circuit using a memory has been used for performing a filtering process in a vertical direction of an image. With the recent increase in scale of LSIs, line delay circuits have also been incorporated in LSIs. LSI
For the purpose of reducing the development period, gate arrays or embedded arrays are often used. When a line memory delay circuit is constructed using such a gate array or embedded array, a memory hardware prepared by an LSI manufacturer is used.
It will be configured using macros.
【０００３】図３は一般的なＳＲＡＭを用いた従来のラ
イン遅延回路を示すブロック図である。この図３に示し
た例では、水平走査線数（ライン数）＝４，１ラインの
映像信号のレベルであるビット幅Ｗ＝８，１ラインの画
素数であるＷｏｒｄ数Ｌ＝９１０に選ばれているものと
する。FIG. 3 is a block diagram showing a conventional line delay circuit using a general SRAM. In the example shown in FIG. 3, the number of horizontal scanning lines (the number of lines) = 4, the bit width W = 8, which is the level of the video signal of one line, and the Word number L = 910, which is the number of pixels of one line, are selected. It is assumed that
【０００４】図３において、入力データは上述のごとく
ビット幅Ｗ＝８，Ｗｏｒｄ数Ｌ＝９１０のデータを含ん
でおり、この入力データはデータ０の出力端子に与えら
れるとともに、ＳＲＡＭ１のデータ入力端子に与えら
れ、ＳＲＡＭ１のデータ出力はデータ１出力端子とＳＲ
ＡＭ２のデータ入力端子に与えられ、ＳＲＡＭ２のデー
タ出力はデータ２出力端子とＳＲＡＭ３のデータ入力端
子に与えられる。ＳＲＡＭ３のデータ出力はデータ３出
力端子とＳＲＡＭ４のデータ入力端子に与えられ、ＳＲ
ＡＭ４のデータ出力はデータ４出力端子に与えられる。In FIG. 3, input data includes data having a bit width W = 8 and a word number L = 910, as described above. This input data is supplied to an output terminal of data 0 and a data input terminal of SRAM 1. , And the data output of the SRAM 1 is
The data output terminal of the SRAM 2 is supplied to the data input terminal of the SRAM 2 and the data output terminal of the SRAM 2 is supplied to the data input terminal of the SRAM 2. The data output of the SRAM3 is given to the data3 output terminal and the data input terminal of the SRAM4.
The data output of AM4 is provided to a data 4 output terminal.
【０００５】ラインメモリ制御回路５は水平同期信号が
立下がったタイミングで、アドレス信号ａｄｒｓがリセ
ットされ、書込イネーブル信号ｗｅがクロック信号に同
期してＳＲＡＭ１〜４に与えられ、読出時に読出イネー
ブル信号ｏｅがクロック信号に同期してＳＲＡＭ１〜４
に与えられる。The line memory control circuit 5 resets the address signal adrs at the timing when the horizontal synchronizing signal falls, applies the write enable signal we to the SRAMs 1 to 4 in synchronization with the clock signal, and reads the read enable signal at the time of reading. oe is synchronized with the clock signal and the SRAMs 1 to 4
Given to.
【０００６】図４は図３に示したライン遅延回路の動作
を説明するためのタイムチャートである。次に、図４を
参照して、図３に示したライン遅延回路の書込，読出動
作について説明する。FIG. 4 is a time chart for explaining the operation of the line delay circuit shown in FIG. Next, the write and read operations of the line delay circuit shown in FIG. 3 will be described with reference to FIG.
【０００７】ラインメモリ制御回路５には図４（ａ）に
示す４ｆSCのクロック信号と図４（ｂ）に示す水平同期
信号ＨＳｙｎｃとが与えられる。ライン制御回路５は水
平同期信号が立下がったタイミングでクロック信号に同
期して図４（ｄ）に示すアドレス信号ａｄｒｓと図４
（ｆ）に示す書込イネーブル信号ｗｅをＳＲＡＭ１〜４
に与える。このとき、入力データは図４（ｃ）に示すよ
うに、１水平期間内に０〜９１０のデータが順次与えら
れており、アドレス信号ａｄｒｓによってＳＲＡＭ１〜
４の０〜９１０のアドレスが順次指定され、書込イネー
ブル信号ｗｅは各アドレス信号ごとに「Ｈ」，「Ｌ」レ
ベルを繰返す。このため、最初ＳＲＡＭ１には、０〜９
１０のデータが書込まれる。このとき、ＳＲＡＭ１〜４
からデータが読出されていないので、２段目以降のＳＲ
ＡＭ２〜４にはデータが書込まれない。The line memory control circuit 5 is supplied with a 4f SC clock signal shown in FIG. 4A and a horizontal synchronizing signal HSync shown in FIG. 4B. The line control circuit 5 synchronizes with the clock signal at the timing when the horizontal synchronizing signal falls and the address signal adrs shown in FIG.
The write enable signal we shown in FIG.
Give to. At this time, as shown in FIG. 4C, the input data is sequentially provided with data of 0 to 910 within one horizontal period, and the SRAM 1 to SRAM 1 are supplied by the address signal adrs.
4, addresses 0 to 910 are sequentially specified, and the write enable signal we repeats the "H" and "L" levels for each address signal. For this reason, the SRAM 1 initially stores 0 to 9
Ten data are written. At this time, SRAMs 1-4
Data has not been read from the
No data is written to AM2-4.
【０００８】次の水平走査期間になると、ラインメモリ
制御回路５は上述と同じ書込，読出制御を行ない、図４
（ｅ）に示す読出イネーブル信号ｏｅによりＳＲＡＭ１
から０〜９１０のデータが読出されてＳＲＡＭ２に与え
られる。このため、ＳＲＡＭ２は０〜９１０のデータを
書込み、ＳＲＡＭ１は次のラインのデータを書込む。こ
のとき、ＳＲＡＭ２〜４からはデータが読出されていな
いので、３段目以降のＳＲＡＭ３とＳＲＡＭ４にはデー
タが書込まれない。In the next horizontal scanning period, the line memory control circuit 5 performs the same writing and reading control as described above, and FIG.
The read enable signal oe shown in FIG.
From 0 to 910 are read and applied to SRAM2. Therefore, the SRAM 2 writes data of 0 to 910, and the SRAM 1 writes data of the next line. At this time, since data is not read from the SRAMs 2 to 4, no data is written to the third and subsequent SRAMs 3 and 4.
【０００９】次の水平走査期間になると、ＳＲＡＭ１か
ら読出されたデータがＳＲＡＭ２に書込まれ、ＳＲＡＭ
２から読出されたデータがＳＲＡＭ３に書込まれ、ＳＲ
ＡＭ４にはデータが書込まれない。さらに、次の水平走
査期間になると、ＳＲＡＭ３からのデータがＳＲＡＭ４
に書込まれる。In the next horizontal scanning period, data read from the SRAM 1 is written into the SRAM 2 and the SRAM 2
2 is written to SRAM3,
No data is written to AM4. Further, in the next horizontal scanning period, data from the SRAM 3 is transferred to the SRAM 4
Is written to.
【００１０】上述のごとく、図３に示したライン遅延回
路では、ＳＲＡＭ１に書込まれたデータが水平期間ごと
にＳＲＡＭ２→ＳＲＡＭ３→ＳＲＡＭ４に順次遅延して
書込まれる。ところが、図３に示したライン遅延回路で
は、一旦ＳＲＡＭ１に書込んだデータを読出してＳＲＡ
Ｍ２，３，４というように書込むという無駄な動作をし
ているため、消費電力の増大を招くという欠点がある。As described above, in the line delay circuit shown in FIG. 3, the data written in the SRAM 1 is sequentially written into the SRAM 2 → SRAM 3 → SRAM 4 every horizontal period. However, the line delay circuit shown in FIG.
Since there is a useless operation of writing M2, M3, M4, etc., there is a disadvantage that power consumption is increased.
【００１１】図５はそのような消費電力の問題を解決す
るために考えられたライン遅延回路を示すブロック図で
ある。図５において、入力データはすべてＳＲＡＭ１〜
４のデータ入力端子に入力され、アドレス信号ａｄｒｓ
と読出イネーブル信号ｏｅがラインメモリ制御回路６か
らＳＲＡＭ１〜４に共通に与えられる。しかし、書込イ
ネーブル信号ｗｅ１〜４はラインメモリ制御回路６から
個別にＳＲＡＭ１〜４に与えられる。ＳＲＡＭ１〜４の
出力側にはセレクタ７が設けられ、セレクタ７はライン
メモリ制御回路６からのセレクト信号によってＳＲＡＭ
１〜４の出力を選択する。FIG. 5 is a block diagram showing a line delay circuit designed to solve such a problem of power consumption. In FIG. 5, input data are all SRAM1 to SRAM1.
4 and the address signal adrs
And read enable signal oe are commonly supplied from line memory control circuit 6 to SRAMs 1 to 4. However, the write enable signals we1 to 4 are individually applied to the SRAMs 1 to 4 from the line memory control circuit 6. A selector 7 is provided on the output side of each of the SRAMs 1 to 4. The selector 7 operates in accordance with a select signal from the line memory control circuit 6.
1 to 4 are selected.
【００１２】図６は図５に示したライン遅延回路の動作
を説明するためのタイムチャートであり、図６を参照し
て図５に示したライン遅延回路の動作について説明す
る。ラインメモリ制御回路６は図３の説明と同様にし
て、水平同期信号が立下がったタイミングで、クロック
信号に同期して図６（ｄ），（ｅ）に示すアドレス信号
と読出イネーブル信号ｏｅをＳＲＡＭ１〜４に与える。
また、図６に示すタイミング（Ａ）において書込イネー
ブル信号ｗｅ１はＳＲＡＭ１のみに与えられ、ＳＲＡＭ
２〜４には書込イネーブル信号が与えられないので、４
ラインのデータのうちの最初のラインのデータがＳＲＡ
Ｍ１に書込まれ、図６（Ｂ）に示すタイミングで書込イ
ネーブル信号ｗｅ２がＳＲＡＭ２に与えられて２ライン
目のデータが書込まれ、図６（Ｃ）のタイミングで書込
イネーブル信号ｗｅ３がＳＲＡＭ３に与えられて３ライ
ン目のデータが書込まれ、再び図６（Ａ）のタイミング
で書込イネーブル信号ｗｅ４がＳＲＡＭ４に与えられ、
４ライン目のデータが書込まれる。そして、次の水平同
期信号の立下がりのタイミングでＳＲＡＭ１〜４は読出
イネーブル信号ｏｅに応じてデータを読出す。このと
き、図３に示した例では、ＳＲＡＭ１〜４の４ライン分
のデータが順番に並んでいるのに対して、図５に示した
例では各ラインのデータが順番になっていないので、セ
レクタ７によってデータが並べ替えられ、データ０出力
端子からデータ４出力端子まで新しい順にラインが並べ
替えられて出力される。次の水平同期信号が立下がる
と、各ラインごとに最も古いラインのデータを記憶して
いるＳＲＡＭにデータが書込まれる。FIG. 6 is a time chart for explaining the operation of the line delay circuit shown in FIG. 5, and the operation of the line delay circuit shown in FIG. 5 will be described with reference to FIG. The line memory control circuit 6 synchronizes the clock signal with the address signal and the read enable signal oe shown in FIGS. 6D and 6E at the timing when the horizontal synchronizing signal falls in the same manner as described with reference to FIG. This is given to the SRAMs 1 to 4.
At a timing (A) shown in FIG. 6, write enable signal we1 is applied only to SRAM1, and
Since no write enable signal is given to 2 to 4,
The data of the first line among the data of the line is SRA
M1 is written, the write enable signal we2 is applied to the SRAM 2 at the timing shown in FIG. 6B, and the data on the second line is written. At the timing shown in FIG. The data on the third line is written to the SRAM 3 and the write enable signal we4 is again given to the SRAM 4 at the timing shown in FIG.
The data of the fourth line is written. Then, at the next falling timing of the horizontal synchronizing signal, the SRAMs 1 to 4 read data according to the read enable signal oe. At this time, in the example shown in FIG. 3, the data of the four lines of the SRAMs 1 to 4 are arranged in order, whereas in the example shown in FIG. 5, the data of each line is not arranged. The data is rearranged by the selector 7, and the lines are rearranged and output from the data 0 output terminal to the data 4 output terminal in the new order. When the next horizontal synchronizing signal falls, data is written into the SRAM storing the data of the oldest line for each line.
【００１３】この図５に示したライン遅延回路は、４個
のＳＲＡＭ１〜４のうちのデータを書込んでいるのは常
に１つだけであるため、図３に示した例に比べて消費電
力を少なくできるという特徴がある。In the line delay circuit shown in FIG. 5, since only one of the four SRAMs 1 to 4 always writes data, the power consumption is lower than that of the example shown in FIG. The feature is that it can be reduced.
【００１４】図７は図３および図５に示したＳＲＡＭの
構成を示すブロック図である。この図７に示したＳＲＡ
Ｍは従来より周知のものであり、メモリアレイ１１と、
このメモリアレイ１１にデータの書込およびデータの読
出のためのアドレスデコーダ１２，入力レジスタ１３，
書込レジスタ１４，イネーブルレジスタ１５，書込ドラ
イバ１６，センスアンプ１７および出力バッファ１８と
からなっている。FIG. 7 is a block diagram showing the structure of the SRAM shown in FIGS. The SRA shown in FIG.
M is well known in the art, and includes a memory array 11;
An address decoder 12 for writing data to and reading data from the memory array 11, an input register 13,
It comprises a write register 14, an enable register 15, a write driver 16, a sense amplifier 17, and an output buffer 18.
【００１５】[0015]
【発明が解決しようとする課題】一般に、ＳＲＡＭは、
レイアウト上、メモリアレイ１１に比べてそれ以外の回
路のスペースの占める割合が大きい。Generally, an SRAM is
On the layout, the proportion of the space occupied by other circuits is larger than that of the memory array 11.
【００１６】図３に示したライン遅延回路では、すべて
のＳＲＡＭ１〜４が同じ動作をするので、４倍のビット
幅を有するＳＲＡＭを代用することにより、図７に示し
たメモリアレイ１１以外のメモリ制御部分を共通化でき
る。このため、メモリがＬＳＩのスペースの占める面積
を小さくすることができ、ＬＳＩのコストを削減でき
る。In the line delay circuit shown in FIG. 3, since all the SRAMs 1 to 4 operate in the same manner, the SRAM having a bit width of four times is used in place of the memory array 11 other than the memory array 11 shown in FIG. The control part can be shared. Therefore, the area occupied by the memory in the LSI can be reduced, and the cost of the LSI can be reduced.
【００１７】しかしながら、図５に示したライン遅延回
路では、４つのＳＲＡＭ１〜４のうち、１つしか動作し
ないので、前述のメモリ制御部を共通化することができ
ず、ＬＳＩのコストを削減できるに至らない。However, in the line delay circuit shown in FIG. 5, since only one of the four SRAMs 1 to 4 operates, the above-mentioned memory control unit cannot be shared and the cost of the LSI can be reduced. Does not reach.
【００１８】それゆえに、この発明の主たる目的は、メ
モリ制御部を１つで済ませ、しかも消費電力の低減を図
ることができるような映像信号ライン遅延回路を提供す
ることである。Therefore, a main object of the present invention is to provide a video signal line delay circuit that requires only one memory control unit and can reduce power consumption.
【００１９】[0019]
【課題を解決するための手段】請求項１に係る発明は、
任意のライン数の映像信号を同時に得るための映像信号
ライン遅延回路において、任意のライン数をＮ，１ライ
ンのビット幅をＷ，１ライン分の映像信号を記憶するの
に必要なワード数をＬとしたとき、Ｎ×Ｗ幅の入力ポー
トと、各入力ポートのＷビットに対応する書込制御端子
と、Ｎ×Ｗ幅のデータを読出す読出制御端子とを備え、
Ｎ×Ｗ×Ｌの容量を持つメモリと、メモリの書込および
読出を制御し、出力データを並べ替えることによって映
像信号を遅延させるメモリ制御回路とを備えて構成され
る。The invention according to claim 1 is
In a video signal line delay circuit for simultaneously obtaining an arbitrary number of video signals, the arbitrary number of lines is N, the bit width of one line is W, and the number of words necessary to store the video signal of one line is N. When L, an input port having an N × W width, a write control terminal corresponding to a W bit of each input port, and a read control terminal for reading data having an N × W width are provided.
The memory includes a memory having a capacity of N × W × L, and a memory control circuit which controls writing and reading of the memory and delays a video signal by rearranging output data.
【００２０】[0020]
【発明の実施の形態】図１はこの発明の実施形態を示す
ブロック図である。図１において、ＳＲＡＭ８は３２ビ
ット入力，３２ビット出力で構成されている。図１にお
いては、わかりやすくするために、データ入力バスと出
力バスが８ビットずつに分けて示されている。FIG. 1 is a block diagram showing an embodiment of the present invention. In FIG. 1, the SRAM 8 has a 32-bit input and a 32-bit output. In FIG. 1, for simplicity, the data input bus and the output bus are shown divided into eight bits.
【００２１】図２は図１に示したＳＲＡＭの具体的なブ
ロック図である。図２において、メモリアレイ８０１は
ライン数Ｎ，１ラインのビット幅Ｗ，１ライン分の映像
信号を記憶するのに必要なＷｏｒｄ数をＬとしたとき、
Ｎ×Ｗ×Ｌのメモリ容量を有している。そして、メモリ
制御回路として、アドレスデコーダ８０２，入力レジス
タ８１１〜８１４，書込レジスタ８２１〜８２４，読出
レジスタ８０３，書込ドライバ８３１〜８３４，センス
アンプ８０４，出力バッファ８０５を有している。FIG. 2 is a specific block diagram of the SRAM shown in FIG. In FIG. 2, when the memory array 801 has the number of lines N, the bit width W of one line, and the number of words required to store a video signal of one line, L
It has a memory capacity of N × W × L. The memory control circuit includes an address decoder 802, input registers 811 to 814, write registers 821 to 824, read registers 803, write drivers 831 to 834, a sense amplifier 804, and an output buffer 805.
【００２２】入力レジスタ８１１〜８１４はそれぞれ０
〜７，８〜１５，１６〜２３，２４〜３１ビットのデー
タを入力するようにしている。そして、書込ドライバ８
３１〜８３４は、それぞれ書込レジスタ８２１〜８２４
から与えられ書込イネーブル信号ｗｅ１〜ｗｅ４によっ
て書込がマスク（ライト・パー・バイト）され、図１の
ラインメモリ制御回路６は前述の図５と同様にして、図
６に示すタイミングでＳＲＡＭ８を書込，読出制御し、
入力データとしての映像信号１水平走査期間ごとに遅延
する。Each of the input registers 811 to 814 is set to 0
7, 8, 15, 16, 23, and 24 to 31 bits of data are input. Then, the write driver 8
31 to 834 are write registers 821 to 824, respectively.
The write is masked (write-per-byte) by the write enable signals we1 to we4 provided by the line memory controller 6. The line memory control circuit 6 of FIG. 1 operates the SRAM 8 at the timing shown in FIG. Write and read control,
The video signal as input data is delayed every horizontal scanning period.
【００２３】上述のごとく、この実施形態では、図５に
示した４個のＳＲＡＭ１〜４を１つのＳＲＡＭ８で実現
することができ、従来のような無駄な動作をすることな
く、消費電力を軽減できる。As described above, in this embodiment, the four SRAMs 1 to 4 shown in FIG. 5 can be realized by one SRAM 8, and the power consumption can be reduced without performing a wasteful operation unlike the related art. it can.
【００２４】[0024]
【発明の効果】以上のように、この発明によれば、任意
のライン数をＮ，１ラインのビット幅をＷ，１ラインの
映像信号を記憶するのに必要なワード数をＬとしたと
き、Ｎ×Ｗ幅の入力ポートと、各入力ポートのＷビット
に対応する書込制御端子と、Ｎ×Ｗ幅のデータを読出す
読出制御端子とを有するＮ×Ｗ×Ｌの容量を有するメモ
リを設け、このメモリを制御して出力データを並べ替え
ることによって映像信号を遅延させるようにしたので、
メモリに書込んだデータを読出して再び書込むような無
駄な動作をする必要がなく、消費電力を軽減でき、さら
にメモリの周辺回路の占める割合を軽減してＬＳＩのコ
ストを低減できる。As described above, according to the present invention, when the arbitrary number of lines is N, the bit width of one line is W, and the number of words required to store the video signal of one line is L. , N × W × L memory having input ports of N × W width, write control terminals corresponding to W bits of each input port, and read control terminals for reading data of N × W width Since the video signal is delayed by controlling this memory and rearranging the output data,
It is not necessary to perform a useless operation of reading data written in the memory and writing the data again, so that power consumption can be reduced, and the ratio of peripheral circuits of the memory can be reduced, thereby reducing the cost of the LSI.
【図１】この発明の実施形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】図１に示したＳＲＡＭの具体的なブロック図で
ある。FIG. 2 is a specific block diagram of the SRAM shown in FIG.
【図３】従来の映像信号ライン遅延回路を示すブロック
図である。FIG. 3 is a block diagram showing a conventional video signal line delay circuit.
【図４】図３に示したライン遅延回路の動作を説明する
ためのタイムチャートである。FIG. 4 is a time chart for explaining an operation of the line delay circuit shown in FIG. 3;
【図５】映像信号ライン遅延回路の他の例を示すブロッ
ク図である。FIG. 5 is a block diagram showing another example of the video signal line delay circuit.
【図６】図５に示したライン遅延回路の動作を説明する
ためのタイムチャートである。FIG. 6 is a time chart for explaining an operation of the line delay circuit shown in FIG. 5;
【図７】従来のＳＲＡＭの具体的なブロック図である。FIG. 7 is a specific block diagram of a conventional SRAM.
【符号の説明】 ６ ラインメモリ制御回路 ８ ＳＲＡＭ ９ セレクタ ８０１ メモリアレイ ８０２ アドレスデコーダ ８０３ 読出レジスタ ８０４ センスアンプ ８０５ 出力バッファ ８１１〜８１４ 入力レジスタ ８２１〜８２４ 書込レジスタ ８３１〜０３４ 書込ドライバ[Description of Signs] 6 Line memory control circuit 8 SRAM 9 Selector 801 Memory array 802 Address decoder 803 Read register 804 Sense amplifier 805 Output buffer 811 to 814 Input register 821 to 824 Write register 831 to 034 Write driver
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 5/14 Ｈ０４Ｎ 5/14 Ｚ (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/42 G06F 12/00 - 12/06 G06F 3/14 - 3/153 H04N 5/14 - 5/217 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 identification code FI H04N 5/14 H04N 5/14 Z (58) Field surveyed (Int.Cl. 7 , DB name) G09G 5/00-5 / 42 G06F 12/00-12/06 G06F 3/14-3/153 H04N 5/14-5/217
Claims (1)
ための映像信号ライン遅延回路であって、 任意のライン数をＮ、映像信号のビット幅をＷ、1ライ
ン分の映像信号を記憶するのに必要なワード数をＬとし
たとき、Ｎ×Ｗビットの入力部と、前記各入力部のＷビ
ットに対応するＮ個の書込制御端子と、Ｎ×Ｗビットの
データを読み出す読出制御端子とを備え、Ｎ×Ｗ×Ｌビ
ットの容量を持つメモリ、および前記メモリの書込およ
び読出を制御し、出力データを並び替えることによって
前記映像信号を遅延させるメモリ制御回路を含む映像信
号ライン遅延回路。1. A video signal line delay circuit for simultaneously obtaining video signals of an arbitrary number of lines, wherein the arbitrary number of lines is N, the bit width of the video signal is W, and the video signal for one line is stored. When the number of words required for the above is L, an N × W-bit input section, N write control terminals corresponding to the W bits of each input section, and a read control for reading N × W-bit data are provided. And a video signal line including a memory having a capacity of N × W × L bits, and a memory control circuit for controlling writing and reading of the memory and delaying the video signal by rearranging output data. Delay circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14215897A JP3249427B2 (en) | 1997-05-30 | 1997-05-30 | Video signal line delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14215897A JP3249427B2 (en) | 1997-05-30 | 1997-05-30 | Video signal line delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10333660A JPH10333660A (en) | 1998-12-18 |
| JP3249427B2 true JP3249427B2 (en) | 2002-01-21 |
Family
ID=15308719
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1997
- 1997-05-30 JP JP14215897A patent/JP3249427B2/en not_active Expired - Fee Related
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