JPS63292494A - Semiconductor memory - Google Patents
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- JPS63292494A JPS63292494A JP62129423A JP12942387A JPS63292494A JP S63292494 A JPS63292494 A JP S63292494A JP 62129423 A JP62129423 A JP 62129423A JP 12942387 A JP12942387 A JP 12942387A JP S63292494 A JPS63292494 A JP S63292494A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリに関し、特に、ビットマツプ・
ディスプレイのフレームバッファに用いて好適な半導体
メモリに関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to semiconductor memory, and in particular to bitmap and
The present invention relates to a semiconductor memory suitable for use in a frame buffer of a display.
従来．ビットマツプ・ディスプレイのフレームバッファ
に用いられる半導体メモリは、大量の画素ビットデータ
を高速に読出し又は書き込む必要があるため、複数系統
のアクセス手段を持ち，ランダムアクセスとシリアルア
クセスが同時に可能なものが開発されている．この種の
半導体メモリの例として、日経エレクトロニクス，１９
８５年５月２０日号，第１９５〜２１９頁［内外メーカ
が−斉に参入する画像用２５６にデュアルポートメモリ
」と題する文献に論じられているものがある。この文献
の第２０５頁９図６にはシリアル入力機能の付いていな
いデュアルポートメモリの内部ブロック図が示され、ま
た、第２１０頁９図１Ｏには、このようなデュアルポー
トメモリにシリアル入力機能を付加した場合の動作タイ
ミング図が示されている。ここに示されているシリアル
入力機能は、シリアル出力を中止し、シリアルポートを
出力モードに切り替えた後に、シリアルデータレジスタ
に任意長の書き込みデータをシリアルに入力し、シリア
ルデータからメモリセルアレイへのデータ転送サイクル
を実行することにより実現している。この機能を使用す
ることにより、任意の複数ビットの同時書き込みが可能
となり、更に、前記データ転送サイクルを異なる行アド
レスについて連続して実行することにより、任意の矩形
領域を高速にクリアすることが可能となる。Conventional. Semiconductor memories used in frame buffers for bitmap displays need to read or write large amounts of pixel bit data at high speed, so memory devices that have multiple access methods and can perform random access and serial access simultaneously have been developed. ing. As an example of this type of semiconductor memory, Nikkei Electronics, 19
There is something discussed in the document entitled "Dual port memory for image 256: domestic and foreign manufacturers are simultaneously entering the market", May 20, 1985, pp. 195-219. Figure 6 on page 205 of this document shows an internal block diagram of a dual port memory without a serial input function, and Figure 1O on page 210 shows such a dual port memory with a serial input function. An operation timing diagram is shown when adding . The serial input function shown here serially inputs write data of arbitrary length into the serial data register after stopping serial output and switching the serial port to output mode, and then transfers the data from the serial data to the memory cell array. This is achieved by executing a transfer cycle. By using this function, it is possible to write any number of bits at the same time, and furthermore, by executing the data transfer cycle continuously for different row addresses, it is possible to clear any rectangular area at high speed. becomes.
また、前記文献の第２１５頁２図１３には複数ビットの
同時書き込みをシリアル出力を止めずに実行できるデュ
アルポートメモリの内部ブロック図が示されている。こ
こで示された方法は、シリアルデータレジスタとランダ
ムポートからの入力データとの切り替えを行うセレクタ
を設け、データ転送サイクルの列アドレスでセレクタを
ランダムポートからの入力データ選択モードに指定する
と共に、同時にビット長２列アドレスを指定することに
よりシリアル出力を止めることなく、複数ビットの同時
書き込みを実現している。この場合、シリアルデータレ
ジスタへの書き込みデータのシリアル入力が不要である
が１列アドレス信号を使用してビット長を指定する方法
であるため、ビット長は１６，３２，６４，１２８ビツ
トの４種に限定されている。また、この場合にも、デー
タ転送サイクルを具なる行アドレスについて連続して実
行することにより、前記４種類のビット長の矩形領域を
高速にクリアすることが可能である。Further, FIG. 13 on page 215 of the above-mentioned document shows an internal block diagram of a dual port memory that can perform simultaneous writing of multiple bits without stopping serial output. The method shown here provides a selector that switches between the serial data register and input data from a random port, and simultaneously specifies the selector to select input data from the random port mode using the column address of the data transfer cycle. By specifying a two-column address with a bit length, multiple bits can be written simultaneously without stopping serial output. In this case, there is no need to serially input write data to the serial data register, but the bit length is specified using a single column address signal, so there are four types of bit length: 16, 32, 64, and 128 bits. limited to. Furthermore, in this case as well, the rectangular areas of the four types of bit lengths can be cleared at high speed by successively executing data transfer cycles for specific row addresses.
（発明が解決しようとする問題点〕
しかしながら、前記従来技術に示されたようなデュアル
ポートメモリは、マルチウィンドウ機能を有するビット
マツプ・ディスプレイのフレームバッファに使用する場
合、シリアル出力を中断することなく、且つ任意のビッ
ト長の矩形領域（ウィンドウ）内を高速にクリアする必
要があるという点について配慮がされていない。(Problems to be Solved by the Invention) However, when the dual-port memory as shown in the above-mentioned prior art is used as a frame buffer of a bitmap display having a multi-window function, the dual-port memory can be used without interrupting serial output. Further, no consideration is given to the need to quickly clear a rectangular area (window) with an arbitrary bit length.
すなわち、前記従来技術で述べた如く、前記文献の第２
１０頁１図１Ｏに示されている方法では。That is, as mentioned in the prior art, the second part of the document
In the method shown in Figure 1O, page 10.
シリアル出力中はメモリセルをクリアする（複数ビット
の同時書き込みを実行するためのデータのシリアル入力
、内部データ転送を行う）ことができず、クリア動作は
メモリがシリアル出力をしない帰線期間等のタイミング
を盗んで実行する必要があり、高速にクリア動作ができ
ないという問題があった。また、前記文献の第２１５頁
、図１３に示されている方法は、同時書き込みビット数
が４種類に限定されており、任意のビット長の領域をク
リアできないという問題があった。During serial output, it is not possible to clear the memory cell (serial input of data for simultaneous writing of multiple bits, internal data transfer), and the clearing operation is performed during the retrace period when the memory does not perform serial output. There was a problem in that the timing had to be stolen and the clearing operation could not be performed at high speed. Further, in the method shown in FIG. 13 on page 215 of the above-mentioned document, the number of simultaneous write bits is limited to four types, and there is a problem that an area of arbitrary bit length cannot be cleared.
本発明は、前記問題点を解決するためになされたもので
ある。The present invention has been made to solve the above problems.
本発明の目的は、任意のビット長の領域を高速にクリア
できる機能を設けた半導体メモリを提供することにある
。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory having a function of quickly clearing an area of arbitrary bit length.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
（問題を解決するための手段〕 前記の目的を達成するため本発明においては。(Means to solve the problem) In order to achieve the above object, the present invention provides.
半導体メモリにおいて１列アドレスのポインタを設定す
るメモリセルアレイの列に対応したポインタレジスタと
、ポインタレジスタに設定されたポインタ間を連続して
設定状態にするライトフラグ生成回路と、ライトフラグ
生成回路で設定状態とされたライトフラグを記憶するメ
モリセルアレイの列に対応したライトフラグレジスタと
、ライトフラグレジスタからの連続したライトフラグに
より列アドレス線を複数同時に選択してライトデータを
メモリセルアレイの列方向に複数同時に転送して書き込
む手段とを備えたことを主な特徴とする。Setting by a pointer register corresponding to a column of a memory cell array that sets a pointer for one column address in a semiconductor memory, a write flag generation circuit that continuously sets the pointer set in the pointer register, and a write flag generation circuit. Multiple column address lines are simultaneously selected using the write flag register corresponding to the column of the memory cell array that stores the state write flag and consecutive write flags from the write flag register, and the write data is transmitted in multiple columns in the memory cell array. The main feature is that it has a means for simultaneously transferring and writing.
前記手段によれば、半導体メモリは列方向の任意のビッ
ト長の同時書き込みを実行するために、まず、ポインタ
レジスタに同時書き込みする列アドレス範囲を設定する
。このポインタレジスタの設定は、最初に始点列アドレ
スを入力することにより列デコーダの出力信号で始点列
アドレスに対応したポインタを設定し、次に終点列アド
レスを入力することにより同様に終点列アドレスに対応
したポインタを設定する０次に、ライトフラグ生成回路
によりポインタレジスタに設定されたポインタ間を連続
して設定状態にしてライトフラグレジスタに記憶するこ
とにより、始点と終点間が連続した列アドレス範囲が設
定される。このライトフラグレジスタの設定ビットが、
同時書き込みを行う際のメモリセルアレイの列アドレス
線の選択ビットとなる０次に、ライトフラグレジスタの
設定ビットにより同時書き込みビット長に対応した複数
の列アドレス線を同時に選択して、書き込み・動作を実
行することにより、列方向に任意のビット長の同時書き
込みが実行される。According to the above means, in order to perform simultaneous writing of arbitrary bit lengths in the column direction, the semiconductor memory first sets a column address range for simultaneous writing in the pointer register. To set this pointer register, first input the start point column address to set the pointer corresponding to the start point column address with the output signal of the column decoder, and then input the end point column address to set the pointer corresponding to the end point column address. Set the corresponding pointer 0 Next, by setting the pointers set in the pointer register by the write flag generation circuit consecutively and storing them in the write flag register, a column address range where the start point and end point are continuous is created. is set. The setting bit of this write flag register is
The 0th order is the selection bit for the column address line of the memory cell array when performing simultaneous writing, and the setting bit of the write flag register simultaneously selects multiple column address lines corresponding to the simultaneous writing bit length to perform writing/operation. By executing this, simultaneous writing of arbitrary bit lengths is executed in the column direction.
以下、図面を用いて本発明の一実施例を具体的に説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be specifically described below with reference to the drawings.
第１図は、本発明の一実施例を示す半導体メモリのブロ
ック図、第２図は第１図に示した実施例の動作を示すタ
イムチャート１．第３１！！は第２図に示したタイムチ
ャートの動作を規定する信号レベルの組み合せを示す図
である。FIG. 1 is a block diagram of a semiconductor memory showing an embodiment of the present invention, and FIG. 2 is a time chart 1 showing the operation of the embodiment shown in FIG. 31st! ! 2 is a diagram showing combinations of signal levels that define the operation of the time chart shown in FIG. 2. FIG.
第１図において１列デコーダｌはカラムアドレスＡＹを
デコードし、出力信号ＹＯ〜Ｙ２５５を出力する。ＹＯ
〜Ｙ２５５はポインタレジスタ３とセレクタ６の両方に
入力される。ポインタレジスタ３は、ＹＯ〜Ｙ２５５の
内、１つの選択された信号により対応したビットが設定
される。第１図のポインタレジスタ３は、例えば、この
ようなポインタセットサイクルを２回実行してＹｌ、Ｙ
５に対応したポインタが設定された状態を示している。In FIG. 1, the first column decoder l decodes the column address AY and outputs output signals YO to Y255. YO
~Y255 is input to both pointer register 3 and selector 6. In the pointer register 3, a corresponding bit is set by one selected signal among YO to Y255. For example, the pointer register 3 in FIG.
5 shows a state in which a pointer corresponding to number 5 is set.
ライトフラグ生成回路４はポインタレジスタ３の出力信
号を入力とし、設定されたポインタ間を連続した設定状
態にするための回路であり。The write flag generation circuit 4 is a circuit that receives the output signal of the pointer register 3 as an input and sets the set pointers in a continuous setting state.
図示した如く、排他的論理和ゲート１２で構成される。As shown, it is composed of an exclusive OR gate 12.
このフラグ生成回路の動作は、ＹＯとＹｌのポインタビ
ットの排他的論理和信号をＹｌのフラグとし、Ｙｌのフ
ラグとＹ２のポインタビットの排他的論理和信号をＹ２
のフラグとし、以下同様にしてＹ２５５のポインタビッ
トまで行うことにより、設定されたポインタ間を連続し
たフラグ設定状態にすることである。ライトフラグレジ
スタ５は前記ライトフラグ生成回路４の出力信号を保持
する回路であり、フラグセット信号ＦＳＥＴによりフラ
グをラッチする０図示したライトフラグレジスタ５は前
述したＹｌとＹ５のポインタからＹｌ−Ｙ４の連続した
フラグが生成されたことを示している。ここで注意すべ
きことは、終点ポインタ（図ではＹ５）はフラグを設定
したい終点ビット、即ち、同時書き込みしたいビット列
の最終列アドレスより１アドレス進んだ列アドレスにポ
インタを設定する必要があることである。セレクタ６は
ライトフラグレジスタ５の出力信号と、列デコーダ１の
出力信号のどちらかの一方を選択して出力する回路であ
り１選択信号ＳＥＬにより制御される。データ転送ゲー
ト７は、書き込みデータＤＩＮを、セレクタ６で選択さ
れたライトフラグレジスタ５または列デコーダ１の出力
信号で選択されたビットに対応するゲートを開き、メモ
リセルアレイ８に入力する。メモリセルアレイ８は、行
アドレスＡＸから行デコーダ９により選択される出力信
号ＸＯ〜Ｘ２５５の内の１本の活性化された信号で指定
される行線と、データ転送デート７で選択された列アド
レスの列線の交点のメモリセルに書き込みデータＤＩＮ
で指定されたデータを書き込む、シリアルデータレジス
タｌＯ。The operation of this flag generation circuit is to use the exclusive OR signal of the pointer bits of YO and Yl as the Yl flag, and to set the exclusive OR signal of the Yl flag and the pointer bit of Y2 to the Y2 flag.
This is done in the same manner up to the pointer bit Y255, thereby making the set pointers into a continuous flag setting state. The write flag register 5 is a circuit that holds the output signal of the write flag generation circuit 4, and latches the flag in response to the flag set signal FSET. Indicates that consecutive flags have been generated. What should be noted here is that the end point pointer (Y5 in the figure) needs to be set at a column address that is one address ahead of the end point bit where you want to set the flag, that is, the final column address of the bit strings you want to write simultaneously. be. The selector 6 is a circuit that selects and outputs either the output signal of the write flag register 5 or the output signal of the column decoder 1, and is controlled by the 1 selection signal SEL. Data transfer gate 7 inputs write data DIN to memory cell array 8 by opening the gate corresponding to the write flag register 5 selected by selector 6 or the bit selected by the output signal of column decoder 1. The memory cell array 8 has a row line specified by an activated signal of one of the output signals XO to X255 selected by the row decoder 9 from the row address AX, and a column address selected by the data transfer date 7. Write data DIN to the memory cell at the intersection of the column lines.
Serial data register lO to which data specified by is written.
データセレクタ１１は、シリアルポートへの読み出しデ
ータＳＤを制御するための回路であり、従来技術におけ
るデュアルポートメモリと同一であるため説明は省略す
る。The data selector 11 is a circuit for controlling read data SD to the serial port, and is the same as a dual port memory in the prior art, so a description thereof will be omitted.
次に、第２図を用いて複数ビット同時書き込みの動作例
を説明する。Next, an example of operation for simultaneous writing of multiple bits will be explained using FIG.
第２図において、ロウアドレスストローブ信号ＲＡＳ
（以下、単にＲＡＳと略す）、カラムアドレスストロー
ブ信号ＣＡＳ （以下、単にＣＡＳと略す）、ライトイ
ネーブル信号ＷＥ （以下、単にＷＥと略す）、ブロッ
クライト指定信号ＢＷ（以下、単にＢＷと略す）は外部
から与えられる制御信号であり、制御回路２に入力され
る。ＲＡＳ。In FIG. 2, the row address strobe signal RAS
(hereinafter simply abbreviated as RAS), column address strobe signal CAS (hereinafter simply abbreviated as CAS), write enable signal WE (hereinafter simply abbreviated as WE), and block write designation signal BW (hereinafter simply abbreviated as BW). This is a control signal given from the outside and is input to the control circuit 2. R.A.S.
ＣＡＳ、ＷＥの機能、は、一般のＭＯＳダイナミックメ
モリの制御信号として当業者には周知の技術であるので
、基本的な詳細動作の説明は省略する。Since the functions of CAS and WE are well known to those skilled in the art as control signals for general MOS dynamic memories, a detailed explanation of their basic operations will be omitted.
ＢＷは、複数ビットの同時書き込みモードと通常の動作
モードを区別する信号である。第３図は、複数ビットの
同時書き込みを実行するために必要な動作モードの各サ
イクルと対応して、ＲＡＳ立下り時のＣＡＳ、ＷＥ、Ｂ
Ｗの信号レベルの状態を示したものである。各動作サイ
クルを区別するために、ＣＡＳとＷＥの信号レベルの組
み合せを使用している。BW is a signal that distinguishes between a multi-bit simultaneous write mode and a normal operation mode. FIG. 3 shows CAS, WE, B at the falling edge of RAS, corresponding to each cycle of the operation mode required to execute simultaneous writing of multiple bits.
This shows the state of the signal level of W. A combination of CAS and WE signal levels is used to distinguish each operating cycle.
第２図のタイムチャートを参照して動作を説明する。ま
ず、リセットサイクルでは、ＲＡＳ立下り時にＣＡＳ、
ＷＥ、ＢＥが全て低レベルであることを検出してリセッ
ト信号Ｒ８Ｔを発生し、ポインタレジスタ３をリセット
する６次にポインタセットサイクルｌでは、ＲＡＳ立下
時にＣＡＳ。The operation will be explained with reference to the time chart in FIG. First, in the reset cycle, when RAS falls, CAS,
In the 6th pointer set cycle 1, in which it detects that WE and BE are all at low level and generates a reset signal R8T to reset the pointer register 3, CAS is output when RAS falls.
ＷＥが高レベル、ＢＷが低レベルであることを検出した
後、ＣＡＳ立下り時に列アドレスＡＹｉを取り込み、ポ
インタレジスタ３のＡＹｉで選択されるビットにポイン
タをセットする。同様に、ポインタセットサイクル２に
おいては列アドレスＡＹｉを取り込み、ポインタセット
レジスタ３にセットする。フラグ生成サイクルではＲＡ
Ｓ立下り時に、ＣＡＳ、ＢＷが低レベル、ＷＥが高レベ
ルであることを検出してＲＡＳ立上り時にフラグセット
信号ＦＳＥＴを発生し、ライトフラグ生成回路４で生成
されたフラグをライトフラグレジスタ５にラッチする０
次に、ライトサイクルでは、ＲＡＳ立下り時にＣＡＳが
高レベル、ＷＥ、ＢＷが低レベルであることを検出する
と共に、行アドレスＡＸｍを取り込み、ライトフラグレ
ジスタ５で指定される複数ビットの列に同時に書き込み
データ信号ＤＩＮを書き込む、この時、制御回路２から
セレクタ選択信号ＳＥＬを発生して、セレクタ６はライ
トフラグレジスタ５の出力信号を選択する。このライト
サイクルは、第２図に示すように。After detecting that WE is at a high level and BW is at a low level, the column address AYi is taken in at the falling edge of CAS, and a pointer is set in the bit selected by AYi of the pointer register 3. Similarly, in pointer set cycle 2, column address AYi is fetched and set in pointer set register 3. RA in flag generation cycle
At the falling edge of S, it is detected that CAS and BW are at low level and WE is at high level, and at the rising edge of RAS, a flag set signal FSET is generated, and the flag generated by the write flag generation circuit 4 is stored in the write flag register 5. 0 to latch
Next, in the write cycle, at the falling edge of RAS, it is detected that CAS is at a high level and WE and BW are at a low level, and the row address AXm is taken in and simultaneously written to a column of multiple bits specified by the write flag register 5. When writing the write data signal DIN, the control circuit 2 generates a selector selection signal SEL, and the selector 6 selects the output signal of the write flag register 5. This write cycle is shown in Figure 2.
続いて異なる次の行アドレスＡＸｎについて連続して実
行することができる。Subsequently, different next row addresses AXn can be successively executed.
このような本発明の実施例によれば、例えば連続した列
方向のＭビットの同時書き込み動作を、行アドレスを＋
１しながら順次Ｎ回繰り返すことにより、ＭＸＮビット
の矩形領域を全て“０１′または′１″にすることがで
きる。即ち、ＭＸＮの矩形領域を高速にクリアすること
ができる。According to this embodiment of the present invention, for example, the simultaneous write operation of M bits in consecutive columns can be performed by
By sequentially repeating N times while setting the value 1, all the rectangular areas of MXN bits can be set to "01" or "1". That is, the rectangular area of MXN can be cleared at high speed.
尚、この動作は全てランダムポート側で制御するので、
シリアルポートの動作とは独立して非同期に実行するこ
とができる。Note that this operation is all controlled on the random port side, so
It can be executed asynchronously and independently of serial port operations.
第４図は本発明の他の実施例を示す半導体メモリのブロ
ック図である。第４図において、第１図と同一機能のも
のは同一符号を付して示し、その繰り返しの説明は省略
する。第５図は第４図に示した実施例の動作を示すタイ
ムチャートである。FIG. 4 is a block diagram of a semiconductor memory showing another embodiment of the present invention. In FIG. 4, parts having the same functions as those in FIG. 1 are designated by the same reference numerals, and repeated explanation thereof will be omitted. FIG. 5 is a time chart showing the operation of the embodiment shown in FIG.
第４図の半導体メモリの構成が第１図の構成と異なるの
は、ポインタレジスタ３の入力端子に列デコーダ１の出
力を接続するのではなく、メモリセルアレイ８の出力の
一行分の読み出しデータＲＤＯ〜ＲＤ２５５を接続した
ことである。このような構成において、ポインタレジス
タ３への列アドレスポインタの設定は、メモリセルアレ
イ８の任意の１行にポインタデータを書き込んでおき、
その１行分の読み出しデータＲＤＯ〜ＲＤ２５５を同時
にポインタレジスタに転送することにより設定すること
を可能としている。The configuration of the semiconductor memory shown in FIG. 4 differs from the configuration shown in FIG. ~ RD255 was connected. In such a configuration, the column address pointer is set to the pointer register 3 by writing pointer data in any one row of the memory cell array 8,
Setting is possible by simultaneously transferring the read data RDO to RD255 for one row to the pointer register.
次に、第５図を用いて動作を説明する。ノーマルライト
サイクル１では、ＲＡＳ立下り時にＢＷが高レベルであ
ることを検知して通常の書き込み動作を行う、すなわち
１行アドレスＡ Ｘ ｒ Ｈ列アドレスＡＹｉで選択さ
れるメモリセルにポインタを書き込む、同様に、ノーマ
ルライトサイクル２においては行アドレスＡＸｒ、列ア
ドレスＡＹｊで選択されるメモリセルにポインタを書き
込む。Next, the operation will be explained using FIG. 5. In normal write cycle 1, when RAS falls, it is detected that BW is at a high level and a normal write operation is performed, that is, a pointer is written to the memory cell selected by the 1st row address A X r H column address AYi. Similarly, in normal write cycle 2, a pointer is written to a memory cell selected by row address AXr and column address AYj.
次に、ポインタセットサイクルではＲＡＳ立下り時にＢ
Ｗが低レベル、ＣＡＳ、ＷＥが高レベルであることを検
知すると共に２行アドレスＡＸｒを取り込む０行デコー
ダ９が行アドレスＡＸｒをデコードし、メモリセルアレ
イ８の１本の行を選択すると、そこに接続されているメ
モリセル１３のデータが読み出される。ここで、ＣＡＳ
を高レベルから低レベルにすることにより、ポインタセ
ット信号ＰＳＥＴを発生し、ＲＤＯ−ＲＤ２５５をポイ
ンタレジスタ３にセットする０次のフラグ生成サイクル
以降の動作は、第２図で説明した前述の動作と同じであ
る。このように、第４図に示した実施例においても第１
図に示した実施例と同様に、任意の複数ビットの同時書
き込を実行することができる。Next, in the pointer set cycle, B
When the 0-row decoder 9 detects that W is at a low level and CAS and WE are at a high level and takes in the 2-row address AXr, the row address AXr is decoded and one row of the memory cell array 8 is selected. The data of the connected memory cell 13 is read. Here, CAS
The operation after the 0th flag generation cycle in which the pointer set signal PSET is generated and RDO-RD255 is set in the pointer register 3 by changing from a high level to a low level is the same as the above-mentioned operation explained in FIG. It's the same. In this way, also in the embodiment shown in FIG.
Similar to the illustrated embodiment, simultaneous writing of arbitrary multiple bits can be performed.
以上の実施例においては、メモリセルアレイは２５６Ｘ
２５６の場合について示したが、これに限定されるもの
ではない、また、書き込みデータ入力は１ビツトの場合
について示したが、これに限定されるものではなく、複
数ビット構成の場合についても同様に実現できる。また
、ポインタレジスタのポインタ設定は始点と終点の２点
の場合について説明したが、これに限定されるものでは
なく、端部のみを指定する１点のみの設定、または３点
以上のポインタを設定することが可能である。更にまた
。ポインタセットサイクルは、従来より公知であるペー
ジモード動作を用いて、高速に実行することができる。In the above embodiment, the memory cell array is 256×
In addition, although the case where the write data input is 1 bit is shown, it is not limited to this, and the same applies to the case of a multiple bit configuration. realizable. In addition, although the pointer register setting has been explained for the case of two points, the start point and the end point, it is not limited to this, and the pointer setting of only one point that specifies only the end, or the setting of three or more pointers. It is possible to do so. Yet again. Pointer set cycles can be performed quickly using page mode operation, which is well known in the art.
また、第２図および第３図に示した信号の組み合せは、
これに限定されるものではない、更に、ブロックライト
指定信号ＢＷは説明の便宜上使用したものであり、従来
のデュアルポートメモリに使用されている信号だけのタ
イミングの組み合せで代行することもできる。In addition, the signal combinations shown in FIGS. 2 and 3 are as follows:
Furthermore, the block write designation signal BW is used for convenience of explanation, and the timing combination of only the signals used in the conventional dual port memory may be used instead.
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。The present invention has been specifically explained above based on examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
（発明の効果〕
以上、説明したように、本発明によれば、半導体メモリ
において１列方向の連続した複数ビットの同時書き込み
範囲を始点、終点ポインタで設定できるようにして、メ
モリの列方向の任意の複数ビットの同時書き込みができ
るようにしたので、任意のヒツト長の領域を高速にクリ
アできる。また、この列方向の任意の複数ビットの同時
書き込みは行方向に連続して行うことができるので、任
意の矩形領域を高速にクリアできる。(Effects of the Invention) As described above, according to the present invention, it is possible to set the simultaneous writing range of consecutive multiple bits in one column direction in a semiconductor memory using the start point and end point pointer. Since arbitrary multiple bits can be written simultaneously, an area of arbitrary hit length can be cleared at high speed.Additionally, this simultaneous writing of arbitrary multiple bits in the column direction can be performed continuously in the row direction. Therefore, any rectangular area can be cleared quickly.
第１図は本発明の一実施例の半導体メモリのブロック図
。
第２図は第１図に示す実施例の動作を説明するタイムチ
ャート。
第３図は動作モードを規定する信壮レベルの組み合せを
示す図、
第４図は本発明の他の実施例の半導体メモリのブロック
図。
第５図は第４図に示す他の実施例の動作を説明するタイ
ムチャートである。
図中、ｌ・・・列デコーダ、２・・・制御回路、３・・
・ポインタレジスタ、４・・・ライトフラグ生成回路、
５・・・ライトフラグレジスタ５６・・・セレクタ、７
・・・データ転送ゲート、８・・・メモリセルアレイ、
９・・・行デコーダ、ｌＯ・・・シリアルデータレジス
タ、１１・・・データセレクタである。FIG. 1 is a block diagram of a semiconductor memory according to an embodiment of the present invention. FIG. 2 is a time chart explaining the operation of the embodiment shown in FIG. FIG. 3 is a diagram showing combinations of confidence levels that define operation modes, and FIG. 4 is a block diagram of a semiconductor memory according to another embodiment of the present invention. FIG. 5 is a time chart illustrating the operation of another embodiment shown in FIG. In the figure, l... column decoder, 2... control circuit, 3...
・Pointer register, 4... write flag generation circuit,
5...Write flag register 56...Selector, 7
...Data transfer gate, 8...Memory cell array,
9... Row decoder, lO... Serial data register, 11... Data selector.
Claims (1)
の列に対応したポインタレジスタと、該ポインタレジス
タに設定されたポインタ間を連続して設定状態にするラ
イトフラグ生成回路と、該ライトフラグ生成回路で設定
状態とされたライトフラグを記憶するメモリセルアレイ
の列に対応したライトフラグレジスタと、該ライトフラ
グレジスタからの連続したライトフラグにより列アドレ
ス線を複数同時に選択して書き込みデータをメモリセル
アレイの列方向に複数同時に転送して書き込む手段とを
備えたことを特徴とする半導体メモリ。 ２、前記ポインタレジスタへの列アドレスのポインタ設
定は、メモリセルアレイの列アドレスを選択する列デコ
ーダにより設定することを特徴とする前記特許請求の範
囲第１項記載の半導体メモリ。 ３、前記ポインタレジスタへの列アドレスのポインタ設
定は、メモリセルアレイの任意の１行の列データを転送
することにより設定することを特徴とする前記特許請求
の範囲第１項記載の半導体メモリ。[Scope of Claims] 1. A pointer register corresponding to a column of a memory cell array in which a column address pointer is set, a write flag generation circuit that continuously sets the pointers set in the pointer register, and The write flag register corresponding to the column of the memory cell array that stores the write flag set in the write flag generation circuit and the consecutive write flags from the write flag register select multiple column address lines at the same time and write data. 1. A semiconductor memory comprising means for simultaneously transferring and writing a plurality of cells in the column direction of a memory cell array. 2. The semiconductor memory according to claim 1, wherein the column address pointer setting in the pointer register is performed by a column decoder that selects a column address of a memory cell array. 3. The semiconductor memory according to claim 1, wherein the column address pointer to the pointer register is set by transferring column data of an arbitrary row of the memory cell array.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129423A JP2615050B2 (en) | 1987-05-25 | 1987-05-25 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129423A JP2615050B2 (en) | 1987-05-25 | 1987-05-25 | Semiconductor memory |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8192564A Division JP2710926B2 (en) | 1996-07-22 | 1996-07-22 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292494A true JPS63292494A (en) | 1988-11-29 |
| JP2615050B2 JP2615050B2 (en) | 1997-05-28 |
Family
ID=15009138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62129423A Expired - Fee Related JP2615050B2 (en) | 1987-05-25 | 1987-05-25 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615050B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130988A (en) * | 1989-07-17 | 1991-06-04 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
| JPH03205681A (en) * | 1989-10-30 | 1991-09-09 | Mitsubishi Electric Corp | Semiconductor storage device provided with flash light function |
| JPH0489687A (en) * | 1990-07-25 | 1992-03-23 | Oki Electric Ind Co Ltd | Synchronous burst access memory |
| US5920883A (en) * | 1995-11-29 | 1999-07-06 | Nec Corporation | Memory device using block write mode, simultaneous column writes with column address selection circuit and segment start/stop address latches |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60249184A (en) * | 1984-05-25 | 1985-12-09 | 株式会社日立製作所 | Memory for bit map display |
| JPS6271386A (en) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Video memory |
-
1987
- 1987-05-25 JP JP62129423A patent/JP2615050B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60249184A (en) * | 1984-05-25 | 1985-12-09 | 株式会社日立製作所 | Memory for bit map display |
| JPS6271386A (en) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Video memory |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130988A (en) * | 1989-07-17 | 1991-06-04 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
| JPH03205681A (en) * | 1989-10-30 | 1991-09-09 | Mitsubishi Electric Corp | Semiconductor storage device provided with flash light function |
| JPH0489687A (en) * | 1990-07-25 | 1992-03-23 | Oki Electric Ind Co Ltd | Synchronous burst access memory |
| US5920883A (en) * | 1995-11-29 | 1999-07-06 | Nec Corporation | Memory device using block write mode, simultaneous column writes with column address selection circuit and segment start/stop address latches |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2615050B2 (en) | 1997-05-28 |
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