JP2566911B2 - Dual port memory - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビデオシステムのメモリに関し、特にグラフ
ィック・ディスプレイ・システムにおいてCPUのアクセ
スとCRTへのデータ表示が時間的に競合して、CPUによる
画面データ書き換えをゆっくりとしか行なえない問題を
基本的に解決するデュアル・ポート・メモリに関する。Description: TECHNICAL FIELD The present invention relates to a memory of a video system, and in particular, in a graphic display system, CPU access and data display on a CRT conflict with each other in time, and a screen by the CPU is displayed. The present invention relates to a dual port memory that basically solves the problem that data can be rewritten slowly.

〔従来の技術〕[Conventional technology]

パーソナルコンピュータ、OA機器の急伸長により、グ
ラフィック・ディスプレイ・システムにおけるメモリが
大きな比重を占めてきている。大容量を必要とするた
め、標準のダイナミックランダムアクセスメモリが用い
られる例がある。メモリはCPUとCRTの間に位置づけられ
る。CRTには絶えず画面表示データを送ることが絶対的
に必要であり、標準のメモリでは水平あるいは垂直の帰
線区間（ブランキング期間）にCPUアクセスを行なって
画面データを書き換える。ここでの問題点は、CPUア
クセスの時間比率が低過ぎて画面データの書き換えに時
間がかかること、およびCRTへの表示サイクルにメモ
リの速度が追い着かず、ビット幅の長いパラシリ変換が
必要となることである。これを一挙に解決するグラフィ
ック・ディスプレイ・システム専用のメモリの要求が高
まり、すでに第３図に示す構成のデュアル・ポート・メ
モリが公知である。具体的には標準のダイナミックラン
ダムアクセスメモリ（以下ランダムアクセスポートと呼
ぶ）１にデータ転送ゲート２を介し、シリアルポートが
接続されている。ランダムアクセスポート１の基本タイ
ミングに同期させてデータ転送クロック▲▼を活性
化すると、選択されたメモリ配列の１行分のデータが、
データ転送ゲート２を通して、同じ長さの読み出しデー
タレジスタ３に送られる。これをデータ転送サイクルと
称し、このサイクルを除いてはランダムアクセスポート
１およびシリアルポートは互いに独立に非同期に動作で
きる。データ転送サイクルでは同時に列アドレス入力が
アドレス転送ゲート４を通してシリアルセレクタ５に送
られる。シリアルポートではこのアドレスをスタート番
地として、読み出しデータレジスタ３の内容が直列に読
み出される。ランダムアクセスポート１はCPUにシリア
ルポートはCRTに接続される。データ転送サイクルを除
いて両ポートは独立に非同期に動作するので前述の問題
点のCPUアクセスの時間比率はほぼ100％と完全に解決
される。シリアルポートは１行分の読み出しデータレジ
スタの内容を直列に読み出すだけの動作となり、高速化
を計ることができて、の問題点が改善される。データ
転送サイクルは、ブランキング期間でも表示期間でも行
なうように回路的に対策できる。転送後のシリアル読み
出しのスタート番地を指定できるので、スクロール，マ
ルチスクリーンのような画面走査にこのメモリだけで対
応できるのも大きい利点となる。Due to the rapid growth of personal computers and OA equipment, memory in graphic display systems has become a major factor. In some cases, a standard dynamic random access memory is used because it requires a large capacity. The memory is located between the CPU and CRT. It is absolutely necessary to constantly send screen display data to the CRT, and standard memory rewrites the screen data by performing CPU access during the horizontal or vertical blanking interval (blanking period). The problem here is that the CPU access time ratio is too low and it takes a long time to rewrite the screen data, and the memory speed cannot keep up with the display cycle to the CRT, and parallel-serial conversion with a long bit width is necessary. Is to be. There is an increasing demand for a memory dedicated to a graphic display system that solves this problem all at once, and a dual port memory having the structure shown in FIG. 3 is already known. Specifically, a serial port is connected to a standard dynamic random access memory (hereinafter referred to as a random access port) 1 via a data transfer gate 2. When the data transfer clock ▲ ▼ is activated in synchronization with the basic timing of the random access port 1, the data for one row in the selected memory array is
It is sent to the read data register 3 of the same length through the data transfer gate 2. This is called a data transfer cycle. Except for this cycle, the random access port 1 and the serial port can operate asynchronously independently of each other. In the data transfer cycle, the column address input is simultaneously sent to the serial selector 5 through the address transfer gate 4. At the serial port, the contents of the read data register 3 are read out serially using this address as the start address. The random access port 1 is connected to the CPU and the serial port is connected to the CRT. Since both ports operate independently and asynchronously except for the data transfer cycle, the above-mentioned problem CPU access time ratio is completely resolved to almost 100%. The serial port operates only to read the contents of the read data register for one row in series, and the speed can be increased, which improves the problem. The data transfer cycle can be implemented by a circuit so that it is performed during the blanking period or the display period. Since the start address of serial reading after transfer can be specified, it is also a great advantage that screen scanning such as scrolling and multi-screen can be supported only by this memory.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上述したデュアルポートメモリにビデオカメラやディ
スクのデータを直接書き込みたいという要求がある。こ
の場合、ランダムアクセスポートから書くと、サイクル
が速度的に合わず、直並変換を通さざるを得ない。さら
に、メモリ配列の内容を高速にクリアしたいという要求
もある。しかし、ランダムアクセスポートから１ビット
ずつ書いてクリアするのは時間がかかり過ぎる。There is a demand for directly writing the data of the video camera or the disc to the above-mentioned dual port memory. In this case, if writing from the random access port, the cycles do not match in terms of speed, and there is no choice but to pass serial-parallel conversion. Further, there is also a demand for clearing the contents of the memory array at high speed. However, writing and clearing one bit from the random access port takes too much time.

このように高速なシリアル書き込みへの対応機能が不
十分という問題があり、デュアルポートメモリの用途を
拡げる上で、一つの障壁となる。As described above, there is a problem that the function for supporting high-speed serial writing is insufficient, which is one of the obstacles in expanding the application of the dual port memory.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のデュアルポートメモリは、ｍ行ｎ列に配列さ
れたメモリセルを有し、行および列アドレスを受けて選
択すべきメモリセルを指定するとともに当該指定したメ
モリセルに対しデータの書込みおよび読出しを実行する
ランダムアクセスポートと、ｎビット長の読み出しデー
タレジスタを有し、当該データレジスタにストアされた
データをシリアルに出力するシリアルポートとを備え、
前記メモリセルの選択された行からのデータを前記デー
タレジスタに転送するデータ転送サイクルを除いて前記
ランダムアクセスポートと前記シリアルポートとが非同
期に動作するデュアルポートメモリにおいて、前記シリ
アルポートに、ｎビット長の書き込みデータレジスタ
と、この書き込みデータレジスタにデータをシリアルに
書込むデータ書込手段と、前記書き込みデータレジスタ
に対し、ｎビットのうちのどの番地から前記データ書込
手段がデータを書き始めるかそのスタート番地を設定す
るスタート番地設定サイクルであって、前記サイクル中
に受ける列アドレスに基づき前記スタート番地を設定す
るスタート番地設定サイクルと、前記書き込みデータレ
ジスタに書込まれたデータを前記メモリセルアレイの選
択行に転送する転送サイクルであって、前記選択行は前
記サイクル中に受ける行アドレスに基づき設定される転
送サイクルとを実行する手段とを設けたことを特徴とす
る。The dual port memory of the present invention has memory cells arranged in m rows and n columns, receives a row and column address to specify a memory cell to be selected, and writes and reads data to and from the specified memory cell. And a serial port that has a read data register having an n-bit length and that serially outputs the data stored in the data register,
In a dual port memory in which the random access port and the serial port operate asynchronously except for a data transfer cycle in which data from a selected row of the memory cell is transferred to the data register, the serial port has n bits A long write data register, a data write means for serially writing data to the write data register, and which address of the n bits the data write means starts writing data to the write data register In the start address setting cycle for setting the start address, the start address setting cycle for setting the start address based on the column address received during the cycle, and the data written in the write data register in the memory cell array. Transfer to transfer to selected line A cycle, the selected row is characterized in that a means for executing the transfer cycle which is set based on the row address for receiving during said cycle.

〔実施例〕〔Example〕

本発明によるデュアルポートメモリの１実施例のブロ
ック図を第１図に示す。第３図と比べると、ビン端子の
数は同じであるが、機能が次の２点で変っている。A block diagram of one embodiment of a dual port memory according to the present invention is shown in FIG. Compared with FIG. 3, the number of bin terminals is the same, but the function is changed in the following two points.

１）▲▼は従来シリアル読み出しデータを出力端
子にもたらすかあるいは高インピーダンスにおくかを決
めるシリアル出力許容化信号である、第１図ではシリア
ルコントロールクロックSCの動作サイクルが読み出しや
書き込みかを区別するのにも用いている。高レベルの間
は書き込み用になり、低レベルでの間は読み出し用とな
る。1) ▲ ▼ is a serial output enable signal that determines whether the conventional serial read data is brought to the output terminal or placed in high impedance. In FIG. 1, it is distinguished whether the operation cycle of the serial control clock SC is read or write. It is also used for. During high level it is for writing and during low level it is for reading.

２）従来はシリアルポートは読み出しだけであるためデ
ータ出力端子が設けてあるが、第一図では書き込みも行
なうのでデータ入出力端子が設けてある。2) Conventionally, the serial port is provided with a data output terminal only for reading, but in FIG. 1 it is also provided with a data input / output terminal because writing is also performed.

このデュアルポートメモリは、ダイナミックランダム
アクセスメモリ１と、データ転送ゲート２と、読み出し
レジスタ３と、アドレス転送ゲート４と、シリアルセレ
クタ51と、書き込みデータレジスタ６と、データ出力バ
ッファ７と、データ入力バッファ８と、読み出し／書き
込みモード選択ゲート９とを具備する。This dual port memory includes a dynamic random access memory 1, a data transfer gate 2, a read register 3, an address transfer gate 4, a serial selector 51, a write data register 6, a data output buffer 7, and a data input buffer. 8 and a read / write mode selection gate 9.

▲▼が低レベルのとき、シリアルセレクタ51は
読み出しデータレジスタ３に働き、書き込みデータレジ
スタ６とは切り離される。読み出しデータレジスタ３の
シリアルデータ端子はデータ出力バッファ７に接続され
て、このときはSCの活性化に応じて読み出しデータレジ
スタの内容を直列にもたらすための出力端子となる。デ
ータ入力バッファ８はSCの活性化には関係なく、リセッ
ト状態に保たれる。したがって▲▼が低レベルの
とき、第１図のデュアルポートメモリは第３図と全く同
じ動作をする。When ▲ ▼ is low level, the serial selector 51 works on the read data register 3 and is separated from the write data register 6. The serial data terminal of the read data register 3 is connected to the data output buffer 7 and serves as an output terminal for bringing the contents of the read data register in series in response to the activation of SC. The data input buffer 8 is kept in the reset state regardless of activation of the SC. Therefore, when ▲ ▼ is at a low level, the dual port memory of FIG. 1 operates exactly as in FIG.

一方、▲▼が高レベルのときはシリアルセレク
タ51は書き込みデータレジスタ６に働き、読み出しデー
タレジスタ３とは切り離される。書き込みデータレジス
タ６のシリアルデータ端子は、データ入力バッファ８と
接続され、SCの活性化に応じて入力データを与えて書き
込みデータレジスタ６に直列に書き込んでいくための入
力端子となる。データ出力バッファ７は、SCの活性化に
は関係なくリセット状態に保たれる。On the other hand, when ▲ ▼ is high level, the serial selector 51 works on the write data register 6 and is separated from the read data register 3. The serial data terminal of the write data register 6 is connected to the data input buffer 8 and serves as an input terminal for supplying input data in accordance with the activation of SC and writing it in the write data register 6 in series. The data output buffer 7 is kept in the reset state regardless of activation of the SC.

すなわち、従来のデュアルポートメモリと同じ使い方
で、高速シリアル書き込みが必要な期間▲▼を高
レベルに保てばよい。That is, in the same way as the conventional dual port memory, it is only necessary to keep the period ▲ ▼ at a high level during the high speed serial writing is required.

ランダムアクセスポート１を標準ダイナミックランダ
ムアクセスメモリの２クロック（▲▼，▲
▼）、アドレスマルチ方式の仕様であらわすと、この高
速シリアル書き込みは具体的には第２図のように行なう
ことになる。▲▼を高レベルにしてシリアル書き
込み期間に入るが、書き込みデータレジスタのどの番地
から書き始めるかを設定する必要がある。これをランダ
ムアクセスポートから行ない、▲▼が低レベルに
変化する時点t₁でデータ転送クロック▲▼が低レベ
ル、書き込みコントロールクロック▲▼が低レベ
ル、データ入出力端子の１本IO_oが高レベルであれば、
スタート番地設定サイクルと識別して実行する。このサ
イクルの列アドレス入力がそのスタート番地となる。続
いてシリアルコントロールクロックSCを所要のサイクル
数連続して活性化し、これに同期させてシリアルポート
のデータ端子SIOiに入力データを与えると、スタート番
地から直列に書き込みデータレジスタにデータが埋めら
れていく。完了後、レジスタからメモリ配列の選択行に
書き戻さなければならない。この転送サイクルもランダ
ムアクセスポートから行なう必要があり、▲▼が
低レベルに変化する時点t₂で、▲▼が低レベル、▲
▼が低レベル、IO_oが低レベルという組み合せで入
力すると実行される。書き戻す行の位置はこのサイクル
の行アドレス入力により指定される。これで、シリアル
書き込み動作が終了する。レジスタを介した書き込みで
あり、シリアルコントロールクロックSCのサイクルタイ
ムをビデオカメラやディスクのデータレートに合せるこ
とは可能である。Random access port 1 is set to 2 clocks of standard dynamic random access memory (▲ ▼, ▲
▼) In the address multi mode specification, this high-speed serial writing is specifically performed as shown in FIG. Although ▲ ▼ is set to a high level to enter the serial write period, it is necessary to set the address of the write data register to start writing. This is done from the random access port. At time t ₁ when ▲ ▼ changes to low level, the data transfer clock ▲ ▼ is low level, the write control clock ▲ ▼ is low level, and one of the data input / output terminals IO _o is high level. If,
Execute by distinguishing from the start address setting cycle. The column address input of this cycle becomes the start address. Subsequently, the serial control clock SC is continuously activated for the required number of cycles, and when input data is applied to the data terminal SIOi of the serial port in synchronization with this, the data is filled in the write data register in series from the start address. . Upon completion, the register must be written back to the selected row of the memory array. This transfer cycle must also be performed from the random access port. At the time t ₂ when ▲ ▼ changes to low level, ▲ ▼ is low level, ▲
Executed when a combination of ▼ is low level and IO _o is low level. The position of the row to be written back is specified by the row address input of this cycle. This completes the serial write operation. It is writing via a register, and it is possible to match the cycle time of the serial control clock SC to the data rate of the video camera or disc.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明によると、動作モード選択
クロックのレベルを切り換えることによりビンをふやさ
ずに高速シリアル書き込みを、従来の高速シリアル読み
出しと時分割で行なえるデュアル・ポートメモリが得ら
れ、ビデオカメラやディスクのデータを直接メモリに取
り入れてグラフィック処理を施すシステムに非常に有効
である。As described above, according to the present invention, by switching the level of the operation mode selection clock, a dual port memory can be obtained which can perform high-speed serial writing without blocking the bin and conventional high-speed serial reading and time division. It is very effective for a system that takes in the data of the camera or disk directly into the memory and performs graphic processing.

すなわち、本発明によれば、スタート番地設定サイク
ルにより書き込みデータレジスタに対してどの番地から
データを書き始めるかを設定し、その後、転送サイクル
において書き込みデータレジスタの内容がメモリに書き
込まれる。従って、ビデオカメラ等のデータをメモリに
書き込み時に、スタート番地設定サイクルによりすでに
スクロール等のグラフィック処理を施して格納すること
ができる。That is, according to the present invention, the start address setting cycle is used to set from which address to start writing data to the write data register, and thereafter, in the transfer cycle, the contents of the write data register are written to the memory. Therefore, when the data of the video camera or the like is written in the memory, the graphic processing such as scrolling can be already performed and stored by the start address setting cycle.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を示すタイミング図、第３図は従来例のブロッ
ク図である。 １……ダイナミックランダムアクセスメモリ、２……デ
ータ転送ゲート、３……読み出しレジスタ、４……アド
レス転送ゲート、5,51……シリアルセレクタ、６……書
き込みデータレジスタ、７……データ出力バッファ、８
……データ入力バッファ、９……読み出し／書き込みモ
ード選択ゲート。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG.
FIG. 3 is a timing diagram showing the operation of the figure, and FIG. 3 is a block diagram of a conventional example. 1 ... Dynamic random access memory, 2 ... Data transfer gate, 3 ... Read register, 4 ... Address transfer gate, 5,51 ... Serial selector, 6 ... Write data register, 7 ... Data output buffer, 8
...... Data input buffer, 9 ...... Read / write mode selection gate.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ｍ行ｎ列に配列されたメモリセルを有し、
行および列アドレスを受けて選択すべきメモリセルを指
定するとともに当該指定したメモリセルに対しデータの
書込みおよび読出しを実行するランダムアクセスポート
と、ｎビット長の読み出しデータレジスタを有し、当該
データレジスタにストアされたデータをシリアルに出力
するシリアルポートとを備え、前記メモリセルの選択さ
れた行からのデータを前記データレジスタに転送するデ
ータ転送サイクルを除いて前記ランダムアクセスポート
と前記シリアルポートとが非同期に動作するデュアルポ
ートメモリにおいて、前記シリアルポートに、ｎビット
長の書き込みデータレジスタと、この書き込みデータレ
ジスタにデータをシリアルに書込むデータ書込手段と、
前記書き込みデータレジスタに対し、ｎビットのうちの
どの番地から前記データ書込手段がデータを書き始める
かそのスタート番地を設定するスタート番地設定サイク
ルであって、前記サイクル中に受ける列アドレスに基づ
き前記スタート番地を設定するスタート番地設定サイク
ルと、前記書き込みデータレジスタに書込まれたデータ
を前記メモリセルアレイの選択行に転送する転送サイク
ルであって、前記選択行は前記サイクル中に受ける行ア
ドレスに基づき設定される転送サイクルとを実行する手
段とを設けたことを特徴とするデュアルポートメモリ。1. A memory cell arranged in m rows and n columns,
A random access port for receiving a row and column address to designate a memory cell to be selected and writing and reading data to and from the designated memory cell, and a read data register having an n-bit length are provided. A serial port for serially outputting the data stored in the random access port and the serial port except for a data transfer cycle for transferring the data from the selected row of the memory cells to the data register. In a dual port memory that operates asynchronously, a write data register having an n-bit length and a data writing unit that serially writes data to the write data register are provided in the serial port.
A start address setting cycle for setting the start address of which address of the n bits the data writing means starts to write data to the write data register, and is based on the column address received during the cycle. A start address setting cycle for setting a start address and a transfer cycle for transferring the data written in the write data register to a selected row of the memory cell array, the selected row being based on a row address received during the cycle. A dual port memory provided with means for executing a transfer cycle to be set.