JP3249427B2 - 映像信号ライン遅延回路 - Google Patents
映像信号ライン遅延回路Info
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- JP3249427B2 JP3249427B2 JP14215897A JP14215897A JP3249427B2 JP 3249427 B2 JP3249427 B2 JP 3249427B2 JP 14215897 A JP14215897 A JP 14215897A JP 14215897 A JP14215897 A JP 14215897A JP 3249427 B2 JP3249427 B2 JP 3249427B2
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- Japan
- Prior art keywords
- data
- video signal
- line
- sram
- delay circuit
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
- Picture Signal Circuits (AREA)
Description
【0001】
【発明の属する技術分野】この発明は映像信号ライン遅
延回路に関し、特に、映像縦方向のフィルタ処理を行な
うために、SRAMを用いて映像信号を遅延させるよう
な映像信号ライン遅延回路に関する。
延回路に関し、特に、映像縦方向のフィルタ処理を行な
うために、SRAMを用いて映像信号を遅延させるよう
な映像信号ライン遅延回路に関する。
【0002】
【従来の技術】従来より、映像縦方向のフィルタ処理な
どを行なうのに、メモリを用いたライン遅延回路が用い
られている。昨今のLSIの大規模化に伴い、ライン遅
延回路もLSIに内蔵されるようになってきた。LSI
は、開発期間の縮小目的に、ゲート・アレイもしくはエ
ンベデット・アレイなどがよく用いられるようになって
きている。このようなゲート・アレイもしくはエンベデ
ット・アレイを用いてラインメモリ遅延回路を構成する
場合、LSIメーカが用意したメモリ・ハードウェア・
マクロを用いて構成することになる。
どを行なうのに、メモリを用いたライン遅延回路が用い
られている。昨今のLSIの大規模化に伴い、ライン遅
延回路もLSIに内蔵されるようになってきた。LSI
は、開発期間の縮小目的に、ゲート・アレイもしくはエ
ンベデット・アレイなどがよく用いられるようになって
きている。このようなゲート・アレイもしくはエンベデ
ット・アレイを用いてラインメモリ遅延回路を構成する
場合、LSIメーカが用意したメモリ・ハードウェア・
マクロを用いて構成することになる。
【0003】図3は一般的なSRAMを用いた従来のラ
イン遅延回路を示すブロック図である。この図3に示し
た例では、水平走査線数(ライン数)=4,1ラインの
映像信号のレベルであるビット幅W=8,1ラインの画
素数であるWord数L=910に選ばれているものと
する。
イン遅延回路を示すブロック図である。この図3に示し
た例では、水平走査線数(ライン数)=4,1ラインの
映像信号のレベルであるビット幅W=8,1ラインの画
素数であるWord数L=910に選ばれているものと
する。
【0004】図3において、入力データは上述のごとく
ビット幅W=8,Word数L=910のデータを含ん
でおり、この入力データはデータ0の出力端子に与えら
れるとともに、SRAM1のデータ入力端子に与えら
れ、SRAM1のデータ出力はデータ1出力端子とSR
AM2のデータ入力端子に与えられ、SRAM2のデー
タ出力はデータ2出力端子とSRAM3のデータ入力端
子に与えられる。SRAM3のデータ出力はデータ3出
力端子とSRAM4のデータ入力端子に与えられ、SR
AM4のデータ出力はデータ4出力端子に与えられる。
ビット幅W=8,Word数L=910のデータを含ん
でおり、この入力データはデータ0の出力端子に与えら
れるとともに、SRAM1のデータ入力端子に与えら
れ、SRAM1のデータ出力はデータ1出力端子とSR
AM2のデータ入力端子に与えられ、SRAM2のデー
タ出力はデータ2出力端子とSRAM3のデータ入力端
子に与えられる。SRAM3のデータ出力はデータ3出
力端子とSRAM4のデータ入力端子に与えられ、SR
AM4のデータ出力はデータ4出力端子に与えられる。
【0005】ラインメモリ制御回路5は水平同期信号が
立下がったタイミングで、アドレス信号adrsがリセ
ットされ、書込イネーブル信号weがクロック信号に同
期してSRAM1〜4に与えられ、読出時に読出イネー
ブル信号oeがクロック信号に同期してSRAM1〜4
に与えられる。
立下がったタイミングで、アドレス信号adrsがリセ
ットされ、書込イネーブル信号weがクロック信号に同
期してSRAM1〜4に与えられ、読出時に読出イネー
ブル信号oeがクロック信号に同期してSRAM1〜4
に与えられる。
【0006】図4は図3に示したライン遅延回路の動作
を説明するためのタイムチャートである。次に、図4を
参照して、図3に示したライン遅延回路の書込,読出動
作について説明する。
を説明するためのタイムチャートである。次に、図4を
参照して、図3に示したライン遅延回路の書込,読出動
作について説明する。
【0007】ラインメモリ制御回路5には図4(a)に
示す4fSCのクロック信号と図4(b)に示す水平同期
信号HSyncとが与えられる。ライン制御回路5は水
平同期信号が立下がったタイミングでクロック信号に同
期して図4(d)に示すアドレス信号adrsと図4
(f)に示す書込イネーブル信号weをSRAM1〜4
に与える。このとき、入力データは図4(c)に示すよ
うに、1水平期間内に0〜910のデータが順次与えら
れており、アドレス信号adrsによってSRAM1〜
4の0〜910のアドレスが順次指定され、書込イネー
ブル信号weは各アドレス信号ごとに「H」,「L」レ
ベルを繰返す。このため、最初SRAM1には、0〜9
10のデータが書込まれる。このとき、SRAM1〜4
からデータが読出されていないので、2段目以降のSR
AM2〜4にはデータが書込まれない。
示す4fSCのクロック信号と図4(b)に示す水平同期
信号HSyncとが与えられる。ライン制御回路5は水
平同期信号が立下がったタイミングでクロック信号に同
期して図4(d)に示すアドレス信号adrsと図4
(f)に示す書込イネーブル信号weをSRAM1〜4
に与える。このとき、入力データは図4(c)に示すよ
うに、1水平期間内に0〜910のデータが順次与えら
れており、アドレス信号adrsによってSRAM1〜
4の0〜910のアドレスが順次指定され、書込イネー
ブル信号weは各アドレス信号ごとに「H」,「L」レ
ベルを繰返す。このため、最初SRAM1には、0〜9
10のデータが書込まれる。このとき、SRAM1〜4
からデータが読出されていないので、2段目以降のSR
AM2〜4にはデータが書込まれない。
【0008】次の水平走査期間になると、ラインメモリ
制御回路5は上述と同じ書込,読出制御を行ない、図4
(e)に示す読出イネーブル信号oeによりSRAM1
から0〜910のデータが読出されてSRAM2に与え
られる。このため、SRAM2は0〜910のデータを
書込み、SRAM1は次のラインのデータを書込む。こ
のとき、SRAM2〜4からはデータが読出されていな
いので、3段目以降のSRAM3とSRAM4にはデー
タが書込まれない。
制御回路5は上述と同じ書込,読出制御を行ない、図4
(e)に示す読出イネーブル信号oeによりSRAM1
から0〜910のデータが読出されてSRAM2に与え
られる。このため、SRAM2は0〜910のデータを
書込み、SRAM1は次のラインのデータを書込む。こ
のとき、SRAM2〜4からはデータが読出されていな
いので、3段目以降のSRAM3とSRAM4にはデー
タが書込まれない。
【0009】次の水平走査期間になると、SRAM1か
ら読出されたデータがSRAM2に書込まれ、SRAM
2から読出されたデータがSRAM3に書込まれ、SR
AM4にはデータが書込まれない。さらに、次の水平走
査期間になると、SRAM3からのデータがSRAM4
に書込まれる。
ら読出されたデータがSRAM2に書込まれ、SRAM
2から読出されたデータがSRAM3に書込まれ、SR
AM4にはデータが書込まれない。さらに、次の水平走
査期間になると、SRAM3からのデータがSRAM4
に書込まれる。
【0010】上述のごとく、図3に示したライン遅延回
路では、SRAM1に書込まれたデータが水平期間ごと
にSRAM2→SRAM3→SRAM4に順次遅延して
書込まれる。ところが、図3に示したライン遅延回路で
は、一旦SRAM1に書込んだデータを読出してSRA
M2,3,4というように書込むという無駄な動作をし
ているため、消費電力の増大を招くという欠点がある。
路では、SRAM1に書込まれたデータが水平期間ごと
にSRAM2→SRAM3→SRAM4に順次遅延して
書込まれる。ところが、図3に示したライン遅延回路で
は、一旦SRAM1に書込んだデータを読出してSRA
M2,3,4というように書込むという無駄な動作をし
ているため、消費電力の増大を招くという欠点がある。
【0011】図5はそのような消費電力の問題を解決す
るために考えられたライン遅延回路を示すブロック図で
ある。図5において、入力データはすべてSRAM1〜
4のデータ入力端子に入力され、アドレス信号adrs
と読出イネーブル信号oeがラインメモリ制御回路6か
らSRAM1〜4に共通に与えられる。しかし、書込イ
ネーブル信号we1〜4はラインメモリ制御回路6から
個別にSRAM1〜4に与えられる。SRAM1〜4の
出力側にはセレクタ7が設けられ、セレクタ7はライン
メモリ制御回路6からのセレクト信号によってSRAM
1〜4の出力を選択する。
るために考えられたライン遅延回路を示すブロック図で
ある。図5において、入力データはすべてSRAM1〜
4のデータ入力端子に入力され、アドレス信号adrs
と読出イネーブル信号oeがラインメモリ制御回路6か
らSRAM1〜4に共通に与えられる。しかし、書込イ
ネーブル信号we1〜4はラインメモリ制御回路6から
個別にSRAM1〜4に与えられる。SRAM1〜4の
出力側にはセレクタ7が設けられ、セレクタ7はライン
メモリ制御回路6からのセレクト信号によってSRAM
1〜4の出力を選択する。
【0012】図6は図5に示したライン遅延回路の動作
を説明するためのタイムチャートであり、図6を参照し
て図5に示したライン遅延回路の動作について説明す
る。ラインメモリ制御回路6は図3の説明と同様にし
て、水平同期信号が立下がったタイミングで、クロック
信号に同期して図6(d),(e)に示すアドレス信号
と読出イネーブル信号oeをSRAM1〜4に与える。
また、図6に示すタイミング(A)において書込イネー
ブル信号we1はSRAM1のみに与えられ、SRAM
2〜4には書込イネーブル信号が与えられないので、4
ラインのデータのうちの最初のラインのデータがSRA
M1に書込まれ、図6(B)に示すタイミングで書込イ
ネーブル信号we2がSRAM2に与えられて2ライン
目のデータが書込まれ、図6(C)のタイミングで書込
イネーブル信号we3がSRAM3に与えられて3ライ
ン目のデータが書込まれ、再び図6(A)のタイミング
で書込イネーブル信号we4がSRAM4に与えられ、
4ライン目のデータが書込まれる。そして、次の水平同
期信号の立下がりのタイミングでSRAM1〜4は読出
イネーブル信号oeに応じてデータを読出す。このと
き、図3に示した例では、SRAM1〜4の4ライン分
のデータが順番に並んでいるのに対して、図5に示した
例では各ラインのデータが順番になっていないので、セ
レクタ7によってデータが並べ替えられ、データ0出力
端子からデータ4出力端子まで新しい順にラインが並べ
替えられて出力される。次の水平同期信号が立下がる
と、各ラインごとに最も古いラインのデータを記憶して
いるSRAMにデータが書込まれる。
を説明するためのタイムチャートであり、図6を参照し
て図5に示したライン遅延回路の動作について説明す
る。ラインメモリ制御回路6は図3の説明と同様にし
て、水平同期信号が立下がったタイミングで、クロック
信号に同期して図6(d),(e)に示すアドレス信号
と読出イネーブル信号oeをSRAM1〜4に与える。
また、図6に示すタイミング(A)において書込イネー
ブル信号we1はSRAM1のみに与えられ、SRAM
2〜4には書込イネーブル信号が与えられないので、4
ラインのデータのうちの最初のラインのデータがSRA
M1に書込まれ、図6(B)に示すタイミングで書込イ
ネーブル信号we2がSRAM2に与えられて2ライン
目のデータが書込まれ、図6(C)のタイミングで書込
イネーブル信号we3がSRAM3に与えられて3ライ
ン目のデータが書込まれ、再び図6(A)のタイミング
で書込イネーブル信号we4がSRAM4に与えられ、
4ライン目のデータが書込まれる。そして、次の水平同
期信号の立下がりのタイミングでSRAM1〜4は読出
イネーブル信号oeに応じてデータを読出す。このと
き、図3に示した例では、SRAM1〜4の4ライン分
のデータが順番に並んでいるのに対して、図5に示した
例では各ラインのデータが順番になっていないので、セ
レクタ7によってデータが並べ替えられ、データ0出力
端子からデータ4出力端子まで新しい順にラインが並べ
替えられて出力される。次の水平同期信号が立下がる
と、各ラインごとに最も古いラインのデータを記憶して
いるSRAMにデータが書込まれる。
【0013】この図5に示したライン遅延回路は、4個
のSRAM1〜4のうちのデータを書込んでいるのは常
に1つだけであるため、図3に示した例に比べて消費電
力を少なくできるという特徴がある。
のSRAM1〜4のうちのデータを書込んでいるのは常
に1つだけであるため、図3に示した例に比べて消費電
力を少なくできるという特徴がある。
【0014】図7は図3および図5に示したSRAMの
構成を示すブロック図である。この図7に示したSRA
Mは従来より周知のものであり、メモリアレイ11と、
このメモリアレイ11にデータの書込およびデータの読
出のためのアドレスデコーダ12,入力レジスタ13,
書込レジスタ14,イネーブルレジスタ15,書込ドラ
イバ16,センスアンプ17および出力バッファ18と
からなっている。
構成を示すブロック図である。この図7に示したSRA
Mは従来より周知のものであり、メモリアレイ11と、
このメモリアレイ11にデータの書込およびデータの読
出のためのアドレスデコーダ12,入力レジスタ13,
書込レジスタ14,イネーブルレジスタ15,書込ドラ
イバ16,センスアンプ17および出力バッファ18と
からなっている。
【0015】
【発明が解決しようとする課題】一般に、SRAMは、
レイアウト上、メモリアレイ11に比べてそれ以外の回
路のスペースの占める割合が大きい。
レイアウト上、メモリアレイ11に比べてそれ以外の回
路のスペースの占める割合が大きい。
【0016】図3に示したライン遅延回路では、すべて
のSRAM1〜4が同じ動作をするので、4倍のビット
幅を有するSRAMを代用することにより、図7に示し
たメモリアレイ11以外のメモリ制御部分を共通化でき
る。このため、メモリがLSIのスペースの占める面積
を小さくすることができ、LSIのコストを削減でき
る。
のSRAM1〜4が同じ動作をするので、4倍のビット
幅を有するSRAMを代用することにより、図7に示し
たメモリアレイ11以外のメモリ制御部分を共通化でき
る。このため、メモリがLSIのスペースの占める面積
を小さくすることができ、LSIのコストを削減でき
る。
【0017】しかしながら、図5に示したライン遅延回
路では、4つのSRAM1〜4のうち、1つしか動作し
ないので、前述のメモリ制御部を共通化することができ
ず、LSIのコストを削減できるに至らない。
路では、4つのSRAM1〜4のうち、1つしか動作し
ないので、前述のメモリ制御部を共通化することができ
ず、LSIのコストを削減できるに至らない。
【0018】それゆえに、この発明の主たる目的は、メ
モリ制御部を1つで済ませ、しかも消費電力の低減を図
ることができるような映像信号ライン遅延回路を提供す
ることである。
モリ制御部を1つで済ませ、しかも消費電力の低減を図
ることができるような映像信号ライン遅延回路を提供す
ることである。
【0019】
【課題を解決するための手段】請求項1に係る発明は、
任意のライン数の映像信号を同時に得るための映像信号
ライン遅延回路において、任意のライン数をN,1ライ
ンのビット幅をW,1ライン分の映像信号を記憶するの
に必要なワード数をLとしたとき、N×W幅の入力ポー
トと、各入力ポートのWビットに対応する書込制御端子
と、N×W幅のデータを読出す読出制御端子とを備え、
N×W×Lの容量を持つメモリと、メモリの書込および
読出を制御し、出力データを並べ替えることによって映
像信号を遅延させるメモリ制御回路とを備えて構成され
る。
任意のライン数の映像信号を同時に得るための映像信号
ライン遅延回路において、任意のライン数をN,1ライ
ンのビット幅をW,1ライン分の映像信号を記憶するの
に必要なワード数をLとしたとき、N×W幅の入力ポー
トと、各入力ポートのWビットに対応する書込制御端子
と、N×W幅のデータを読出す読出制御端子とを備え、
N×W×Lの容量を持つメモリと、メモリの書込および
読出を制御し、出力データを並べ替えることによって映
像信号を遅延させるメモリ制御回路とを備えて構成され
る。
【0020】
【発明の実施の形態】図1はこの発明の実施形態を示す
ブロック図である。図1において、SRAM8は32ビ
ット入力,32ビット出力で構成されている。図1にお
いては、わかりやすくするために、データ入力バスと出
力バスが8ビットずつに分けて示されている。
ブロック図である。図1において、SRAM8は32ビ
ット入力,32ビット出力で構成されている。図1にお
いては、わかりやすくするために、データ入力バスと出
力バスが8ビットずつに分けて示されている。
【0021】図2は図1に示したSRAMの具体的なブ
ロック図である。図2において、メモリアレイ801は
ライン数N,1ラインのビット幅W,1ライン分の映像
信号を記憶するのに必要なWord数をLとしたとき、
N×W×Lのメモリ容量を有している。そして、メモリ
制御回路として、アドレスデコーダ802,入力レジス
タ811〜814,書込レジスタ821〜824,読出
レジスタ803,書込ドライバ831〜834,センス
アンプ804,出力バッファ805を有している。
ロック図である。図2において、メモリアレイ801は
ライン数N,1ラインのビット幅W,1ライン分の映像
信号を記憶するのに必要なWord数をLとしたとき、
N×W×Lのメモリ容量を有している。そして、メモリ
制御回路として、アドレスデコーダ802,入力レジス
タ811〜814,書込レジスタ821〜824,読出
レジスタ803,書込ドライバ831〜834,センス
アンプ804,出力バッファ805を有している。
【0022】入力レジスタ811〜814はそれぞれ0
〜7,8〜15,16〜23,24〜31ビットのデー
タを入力するようにしている。そして、書込ドライバ8
31〜834は、それぞれ書込レジスタ821〜824
から与えられ書込イネーブル信号we1〜we4によっ
て書込がマスク(ライト・パー・バイト)され、図1の
ラインメモリ制御回路6は前述の図5と同様にして、図
6に示すタイミングでSRAM8を書込,読出制御し、
入力データとしての映像信号1水平走査期間ごとに遅延
する。
〜7,8〜15,16〜23,24〜31ビットのデー
タを入力するようにしている。そして、書込ドライバ8
31〜834は、それぞれ書込レジスタ821〜824
から与えられ書込イネーブル信号we1〜we4によっ
て書込がマスク(ライト・パー・バイト)され、図1の
ラインメモリ制御回路6は前述の図5と同様にして、図
6に示すタイミングでSRAM8を書込,読出制御し、
入力データとしての映像信号1水平走査期間ごとに遅延
する。
【0023】上述のごとく、この実施形態では、図5に
示した4個のSRAM1〜4を1つのSRAM8で実現
することができ、従来のような無駄な動作をすることな
く、消費電力を軽減できる。
示した4個のSRAM1〜4を1つのSRAM8で実現
することができ、従来のような無駄な動作をすることな
く、消費電力を軽減できる。
【0024】
【発明の効果】以上のように、この発明によれば、任意
のライン数をN,1ラインのビット幅をW,1ラインの
映像信号を記憶するのに必要なワード数をLとしたと
き、N×W幅の入力ポートと、各入力ポートのWビット
に対応する書込制御端子と、N×W幅のデータを読出す
読出制御端子とを有するN×W×Lの容量を有するメモ
リを設け、このメモリを制御して出力データを並べ替え
ることによって映像信号を遅延させるようにしたので、
メモリに書込んだデータを読出して再び書込むような無
駄な動作をする必要がなく、消費電力を軽減でき、さら
にメモリの周辺回路の占める割合を軽減してLSIのコ
ストを低減できる。
のライン数をN,1ラインのビット幅をW,1ラインの
映像信号を記憶するのに必要なワード数をLとしたと
き、N×W幅の入力ポートと、各入力ポートのWビット
に対応する書込制御端子と、N×W幅のデータを読出す
読出制御端子とを有するN×W×Lの容量を有するメモ
リを設け、このメモリを制御して出力データを並べ替え
ることによって映像信号を遅延させるようにしたので、
メモリに書込んだデータを読出して再び書込むような無
駄な動作をする必要がなく、消費電力を軽減でき、さら
にメモリの周辺回路の占める割合を軽減してLSIのコ
ストを低減できる。
【図1】この発明の実施形態を示すブロック図である。
【図2】図1に示したSRAMの具体的なブロック図で
ある。
ある。
【図3】従来の映像信号ライン遅延回路を示すブロック
図である。
図である。
【図4】図3に示したライン遅延回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図5】映像信号ライン遅延回路の他の例を示すブロッ
ク図である。
ク図である。
【図6】図5に示したライン遅延回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図7】従来のSRAMの具体的なブロック図である。
【符号の説明】 6 ラインメモリ制御回路 8 SRAM 9 セレクタ 801 メモリアレイ 802 アドレスデコーダ 803 読出レジスタ 804 センスアンプ 805 出力バッファ 811〜814 入力レジスタ 821〜824 書込レジスタ 831〜034 書込ドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H04N 5/14 H04N 5/14 Z (58)調査した分野(Int.Cl.7,DB名) G09G 5/00 - 5/42 G06F 12/00 - 12/06 G06F 3/14 - 3/153 H04N 5/14 - 5/217
Claims (1)
- 【請求項1】 任意のライン数の映像信号を同時に得る
ための映像信号ライン遅延回路であって、 任意のライン数をN、映像信号のビット幅をW、1ライ
ン分の映像信号を記憶するのに必要なワード数をLとし
たとき、N×Wビットの入力部と、前記各入力部のWビ
ットに対応するN個の書込制御端子と、N×Wビットの
データを読み出す読出制御端子とを備え、N×W×Lビ
ットの容量を持つメモリ、および前記メモリの書込およ
び読出を制御し、出力データを並び替えることによって
前記映像信号を遅延させるメモリ制御回路を含む映像信
号ライン遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14215897A JP3249427B2 (ja) | 1997-05-30 | 1997-05-30 | 映像信号ライン遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14215897A JP3249427B2 (ja) | 1997-05-30 | 1997-05-30 | 映像信号ライン遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10333660A JPH10333660A (ja) | 1998-12-18 |
JP3249427B2 true JP3249427B2 (ja) | 2002-01-21 |
Family
ID=15308719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14215897A Expired - Fee Related JP3249427B2 (ja) | 1997-05-30 | 1997-05-30 | 映像信号ライン遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3249427B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019174519A (ja) * | 2018-03-27 | 2019-10-10 | 株式会社リコー | 表示装置、表示システム、移動体、表示輝度制御方法およびプログラム |
-
1997
- 1997-05-30 JP JP14215897A patent/JP3249427B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10333660A (ja) | 1998-12-18 |
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