JP3249427B2 - 映像信号ライン遅延回路 - Google Patents
映像信号ライン遅延回路Info
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
- Picture Signal Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は映像信号ライン遅
延回路に関し、特に、映像縦方向のフィルタ処理を行な
うために、ＳＲＡＭを用いて映像信号を遅延させるよう
な映像信号ライン遅延回路に関する。
延回路に関し、特に、映像縦方向のフィルタ処理を行な
うために、ＳＲＡＭを用いて映像信号を遅延させるよう
な映像信号ライン遅延回路に関する。
【０００２】
【従来の技術】従来より、映像縦方向のフィルタ処理な
どを行なうのに、メモリを用いたライン遅延回路が用い
られている。昨今のＬＳＩの大規模化に伴い、ライン遅
延回路もＬＳＩに内蔵されるようになってきた。ＬＳＩ
は、開発期間の縮小目的に、ゲート・アレイもしくはエ
ンベデット・アレイなどがよく用いられるようになって
きている。このようなゲート・アレイもしくはエンベデ
ット・アレイを用いてラインメモリ遅延回路を構成する
場合、ＬＳＩメーカが用意したメモリ・ハードウェア・
マクロを用いて構成することになる。
どを行なうのに、メモリを用いたライン遅延回路が用い
られている。昨今のＬＳＩの大規模化に伴い、ライン遅
延回路もＬＳＩに内蔵されるようになってきた。ＬＳＩ
は、開発期間の縮小目的に、ゲート・アレイもしくはエ
ンベデット・アレイなどがよく用いられるようになって
きている。このようなゲート・アレイもしくはエンベデ
ット・アレイを用いてラインメモリ遅延回路を構成する
場合、ＬＳＩメーカが用意したメモリ・ハードウェア・
マクロを用いて構成することになる。
【０００３】図３は一般的なＳＲＡＭを用いた従来のラ
イン遅延回路を示すブロック図である。この図３に示し
た例では、水平走査線数（ライン数）＝４，１ラインの
映像信号のレベルであるビット幅Ｗ＝８，１ラインの画
素数であるＷｏｒｄ数Ｌ＝９１０に選ばれているものと
する。
イン遅延回路を示すブロック図である。この図３に示し
た例では、水平走査線数（ライン数）＝４，１ラインの
映像信号のレベルであるビット幅Ｗ＝８，１ラインの画
素数であるＷｏｒｄ数Ｌ＝９１０に選ばれているものと
する。
【０００４】図３において、入力データは上述のごとく
ビット幅Ｗ＝８，Ｗｏｒｄ数Ｌ＝９１０のデータを含ん
でおり、この入力データはデータ０の出力端子に与えら
れるとともに、ＳＲＡＭ１のデータ入力端子に与えら
れ、ＳＲＡＭ１のデータ出力はデータ１出力端子とＳＲ
ＡＭ２のデータ入力端子に与えられ、ＳＲＡＭ２のデー
タ出力はデータ２出力端子とＳＲＡＭ３のデータ入力端
子に与えられる。ＳＲＡＭ３のデータ出力はデータ３出
力端子とＳＲＡＭ４のデータ入力端子に与えられ、ＳＲ
ＡＭ４のデータ出力はデータ４出力端子に与えられる。
ビット幅Ｗ＝８，Ｗｏｒｄ数Ｌ＝９１０のデータを含ん
でおり、この入力データはデータ０の出力端子に与えら
れるとともに、ＳＲＡＭ１のデータ入力端子に与えら
れ、ＳＲＡＭ１のデータ出力はデータ１出力端子とＳＲ
ＡＭ２のデータ入力端子に与えられ、ＳＲＡＭ２のデー
タ出力はデータ２出力端子とＳＲＡＭ３のデータ入力端
子に与えられる。ＳＲＡＭ３のデータ出力はデータ３出
力端子とＳＲＡＭ４のデータ入力端子に与えられ、ＳＲ
ＡＭ４のデータ出力はデータ４出力端子に与えられる。
【０００５】ラインメモリ制御回路５は水平同期信号が
立下がったタイミングで、アドレス信号ａｄｒｓがリセ
ットされ、書込イネーブル信号ｗｅがクロック信号に同
期してＳＲＡＭ１〜４に与えられ、読出時に読出イネー
ブル信号ｏｅがクロック信号に同期してＳＲＡＭ１〜４
に与えられる。
立下がったタイミングで、アドレス信号ａｄｒｓがリセ
ットされ、書込イネーブル信号ｗｅがクロック信号に同
期してＳＲＡＭ１〜４に与えられ、読出時に読出イネー
ブル信号ｏｅがクロック信号に同期してＳＲＡＭ１〜４
に与えられる。
【０００６】図４は図３に示したライン遅延回路の動作
を説明するためのタイムチャートである。次に、図４を
参照して、図３に示したライン遅延回路の書込，読出動
作について説明する。
を説明するためのタイムチャートである。次に、図４を
参照して、図３に示したライン遅延回路の書込，読出動
作について説明する。
【０００７】ラインメモリ制御回路５には図４（ａ）に
示す４ｆSCのクロック信号と図４（ｂ）に示す水平同期
信号ＨＳｙｎｃとが与えられる。ライン制御回路５は水
平同期信号が立下がったタイミングでクロック信号に同
期して図４（ｄ）に示すアドレス信号ａｄｒｓと図４
（ｆ）に示す書込イネーブル信号ｗｅをＳＲＡＭ１〜４
に与える。このとき、入力データは図４（ｃ）に示すよ
うに、１水平期間内に０〜９１０のデータが順次与えら
れており、アドレス信号ａｄｒｓによってＳＲＡＭ１〜
４の０〜９１０のアドレスが順次指定され、書込イネー
ブル信号ｗｅは各アドレス信号ごとに「Ｈ」，「Ｌ」レ
ベルを繰返す。このため、最初ＳＲＡＭ１には、０〜９
１０のデータが書込まれる。このとき、ＳＲＡＭ１〜４
からデータが読出されていないので、２段目以降のＳＲ
ＡＭ２〜４にはデータが書込まれない。
示す４ｆSCのクロック信号と図４（ｂ）に示す水平同期
信号ＨＳｙｎｃとが与えられる。ライン制御回路５は水
平同期信号が立下がったタイミングでクロック信号に同
期して図４（ｄ）に示すアドレス信号ａｄｒｓと図４
（ｆ）に示す書込イネーブル信号ｗｅをＳＲＡＭ１〜４
に与える。このとき、入力データは図４（ｃ）に示すよ
うに、１水平期間内に０〜９１０のデータが順次与えら
れており、アドレス信号ａｄｒｓによってＳＲＡＭ１〜
４の０〜９１０のアドレスが順次指定され、書込イネー
ブル信号ｗｅは各アドレス信号ごとに「Ｈ」，「Ｌ」レ
ベルを繰返す。このため、最初ＳＲＡＭ１には、０〜９
１０のデータが書込まれる。このとき、ＳＲＡＭ１〜４
からデータが読出されていないので、２段目以降のＳＲ
ＡＭ２〜４にはデータが書込まれない。
【０００８】次の水平走査期間になると、ラインメモリ
制御回路５は上述と同じ書込，読出制御を行ない、図４
（ｅ）に示す読出イネーブル信号ｏｅによりＳＲＡＭ１
から０〜９１０のデータが読出されてＳＲＡＭ２に与え
られる。このため、ＳＲＡＭ２は０〜９１０のデータを
書込み、ＳＲＡＭ１は次のラインのデータを書込む。こ
のとき、ＳＲＡＭ２〜４からはデータが読出されていな
いので、３段目以降のＳＲＡＭ３とＳＲＡＭ４にはデー
タが書込まれない。
制御回路５は上述と同じ書込，読出制御を行ない、図４
（ｅ）に示す読出イネーブル信号ｏｅによりＳＲＡＭ１
から０〜９１０のデータが読出されてＳＲＡＭ２に与え
られる。このため、ＳＲＡＭ２は０〜９１０のデータを
書込み、ＳＲＡＭ１は次のラインのデータを書込む。こ
のとき、ＳＲＡＭ２〜４からはデータが読出されていな
いので、３段目以降のＳＲＡＭ３とＳＲＡＭ４にはデー
タが書込まれない。
【０００９】次の水平走査期間になると、ＳＲＡＭ１か
ら読出されたデータがＳＲＡＭ２に書込まれ、ＳＲＡＭ
２から読出されたデータがＳＲＡＭ３に書込まれ、ＳＲ
ＡＭ４にはデータが書込まれない。さらに、次の水平走
査期間になると、ＳＲＡＭ３からのデータがＳＲＡＭ４
に書込まれる。
ら読出されたデータがＳＲＡＭ２に書込まれ、ＳＲＡＭ
２から読出されたデータがＳＲＡＭ３に書込まれ、ＳＲ
ＡＭ４にはデータが書込まれない。さらに、次の水平走
査期間になると、ＳＲＡＭ３からのデータがＳＲＡＭ４
に書込まれる。
【００１０】上述のごとく、図３に示したライン遅延回
路では、ＳＲＡＭ１に書込まれたデータが水平期間ごと
にＳＲＡＭ２→ＳＲＡＭ３→ＳＲＡＭ４に順次遅延して
書込まれる。ところが、図３に示したライン遅延回路で
は、一旦ＳＲＡＭ１に書込んだデータを読出してＳＲＡ
Ｍ２，３，４というように書込むという無駄な動作をし
ているため、消費電力の増大を招くという欠点がある。
路では、ＳＲＡＭ１に書込まれたデータが水平期間ごと
にＳＲＡＭ２→ＳＲＡＭ３→ＳＲＡＭ４に順次遅延して
書込まれる。ところが、図３に示したライン遅延回路で
は、一旦ＳＲＡＭ１に書込んだデータを読出してＳＲＡ
Ｍ２，３，４というように書込むという無駄な動作をし
ているため、消費電力の増大を招くという欠点がある。
【００１１】図５はそのような消費電力の問題を解決す
るために考えられたライン遅延回路を示すブロック図で
ある。図５において、入力データはすべてＳＲＡＭ１〜
４のデータ入力端子に入力され、アドレス信号ａｄｒｓ
と読出イネーブル信号ｏｅがラインメモリ制御回路６か
らＳＲＡＭ１〜４に共通に与えられる。しかし、書込イ
ネーブル信号ｗｅ１〜４はラインメモリ制御回路６から
個別にＳＲＡＭ１〜４に与えられる。ＳＲＡＭ１〜４の
出力側にはセレクタ７が設けられ、セレクタ７はライン
メモリ制御回路６からのセレクト信号によってＳＲＡＭ
１〜４の出力を選択する。
るために考えられたライン遅延回路を示すブロック図で
ある。図５において、入力データはすべてＳＲＡＭ１〜
４のデータ入力端子に入力され、アドレス信号ａｄｒｓ
と読出イネーブル信号ｏｅがラインメモリ制御回路６か
らＳＲＡＭ１〜４に共通に与えられる。しかし、書込イ
ネーブル信号ｗｅ１〜４はラインメモリ制御回路６から
個別にＳＲＡＭ１〜４に与えられる。ＳＲＡＭ１〜４の
出力側にはセレクタ７が設けられ、セレクタ７はライン
メモリ制御回路６からのセレクト信号によってＳＲＡＭ
１〜４の出力を選択する。
【００１２】図６は図５に示したライン遅延回路の動作
を説明するためのタイムチャートであり、図６を参照し
て図５に示したライン遅延回路の動作について説明す
る。ラインメモリ制御回路６は図３の説明と同様にし
て、水平同期信号が立下がったタイミングで、クロック
信号に同期して図６（ｄ），（ｅ）に示すアドレス信号
と読出イネーブル信号ｏｅをＳＲＡＭ１〜４に与える。
また、図６に示すタイミング（Ａ）において書込イネー
ブル信号ｗｅ１はＳＲＡＭ１のみに与えられ、ＳＲＡＭ
２〜４には書込イネーブル信号が与えられないので、４
ラインのデータのうちの最初のラインのデータがＳＲＡ
Ｍ１に書込まれ、図６（Ｂ）に示すタイミングで書込イ
ネーブル信号ｗｅ２がＳＲＡＭ２に与えられて２ライン
目のデータが書込まれ、図６（Ｃ）のタイミングで書込
イネーブル信号ｗｅ３がＳＲＡＭ３に与えられて３ライ
ン目のデータが書込まれ、再び図６（Ａ）のタイミング
で書込イネーブル信号ｗｅ４がＳＲＡＭ４に与えられ、
４ライン目のデータが書込まれる。そして、次の水平同
期信号の立下がりのタイミングでＳＲＡＭ１〜４は読出
イネーブル信号ｏｅに応じてデータを読出す。このと
き、図３に示した例では、ＳＲＡＭ１〜４の４ライン分
のデータが順番に並んでいるのに対して、図５に示した
例では各ラインのデータが順番になっていないので、セ
レクタ７によってデータが並べ替えられ、データ０出力
端子からデータ４出力端子まで新しい順にラインが並べ
替えられて出力される。次の水平同期信号が立下がる
と、各ラインごとに最も古いラインのデータを記憶して
いるＳＲＡＭにデータが書込まれる。
を説明するためのタイムチャートであり、図６を参照し
て図５に示したライン遅延回路の動作について説明す
る。ラインメモリ制御回路６は図３の説明と同様にし
て、水平同期信号が立下がったタイミングで、クロック
信号に同期して図６（ｄ），（ｅ）に示すアドレス信号
と読出イネーブル信号ｏｅをＳＲＡＭ１〜４に与える。
また、図６に示すタイミング（Ａ）において書込イネー
ブル信号ｗｅ１はＳＲＡＭ１のみに与えられ、ＳＲＡＭ
２〜４には書込イネーブル信号が与えられないので、４
ラインのデータのうちの最初のラインのデータがＳＲＡ
Ｍ１に書込まれ、図６（Ｂ）に示すタイミングで書込イ
ネーブル信号ｗｅ２がＳＲＡＭ２に与えられて２ライン
目のデータが書込まれ、図６（Ｃ）のタイミングで書込
イネーブル信号ｗｅ３がＳＲＡＭ３に与えられて３ライ
ン目のデータが書込まれ、再び図６（Ａ）のタイミング
で書込イネーブル信号ｗｅ４がＳＲＡＭ４に与えられ、
４ライン目のデータが書込まれる。そして、次の水平同
期信号の立下がりのタイミングでＳＲＡＭ１〜４は読出
イネーブル信号ｏｅに応じてデータを読出す。このと
き、図３に示した例では、ＳＲＡＭ１〜４の４ライン分
のデータが順番に並んでいるのに対して、図５に示した
例では各ラインのデータが順番になっていないので、セ
レクタ７によってデータが並べ替えられ、データ０出力
端子からデータ４出力端子まで新しい順にラインが並べ
替えられて出力される。次の水平同期信号が立下がる
と、各ラインごとに最も古いラインのデータを記憶して
いるＳＲＡＭにデータが書込まれる。
【００１３】この図５に示したライン遅延回路は、４個
のＳＲＡＭ１〜４のうちのデータを書込んでいるのは常
に１つだけであるため、図３に示した例に比べて消費電
力を少なくできるという特徴がある。
のＳＲＡＭ１〜４のうちのデータを書込んでいるのは常
に１つだけであるため、図３に示した例に比べて消費電
力を少なくできるという特徴がある。
【００１４】図７は図３および図５に示したＳＲＡＭの
構成を示すブロック図である。この図７に示したＳＲＡ
Ｍは従来より周知のものであり、メモリアレイ１１と、
このメモリアレイ１１にデータの書込およびデータの読
出のためのアドレスデコーダ１２，入力レジスタ１３，
書込レジスタ１４，イネーブルレジスタ１５，書込ドラ
イバ１６，センスアンプ１７および出力バッファ１８と
からなっている。
構成を示すブロック図である。この図７に示したＳＲＡ
Ｍは従来より周知のものであり、メモリアレイ１１と、
このメモリアレイ１１にデータの書込およびデータの読
出のためのアドレスデコーダ１２，入力レジスタ１３，
書込レジスタ１４，イネーブルレジスタ１５，書込ドラ
イバ１６，センスアンプ１７および出力バッファ１８と
からなっている。
【００１５】
【発明が解決しようとする課題】一般に、ＳＲＡＭは、
レイアウト上、メモリアレイ１１に比べてそれ以外の回
路のスペースの占める割合が大きい。
レイアウト上、メモリアレイ１１に比べてそれ以外の回
路のスペースの占める割合が大きい。
【００１６】図３に示したライン遅延回路では、すべて
のＳＲＡＭ１〜４が同じ動作をするので、４倍のビット
幅を有するＳＲＡＭを代用することにより、図７に示し
たメモリアレイ１１以外のメモリ制御部分を共通化でき
る。このため、メモリがＬＳＩのスペースの占める面積
を小さくすることができ、ＬＳＩのコストを削減でき
る。
のＳＲＡＭ１〜４が同じ動作をするので、４倍のビット
幅を有するＳＲＡＭを代用することにより、図７に示し
たメモリアレイ１１以外のメモリ制御部分を共通化でき
る。このため、メモリがＬＳＩのスペースの占める面積
を小さくすることができ、ＬＳＩのコストを削減でき
る。
【００１７】しかしながら、図５に示したライン遅延回
路では、４つのＳＲＡＭ１〜４のうち、１つしか動作し
ないので、前述のメモリ制御部を共通化することができ
ず、ＬＳＩのコストを削減できるに至らない。
路では、４つのＳＲＡＭ１〜４のうち、１つしか動作し
ないので、前述のメモリ制御部を共通化することができ
ず、ＬＳＩのコストを削減できるに至らない。
【００１８】それゆえに、この発明の主たる目的は、メ
モリ制御部を１つで済ませ、しかも消費電力の低減を図
ることができるような映像信号ライン遅延回路を提供す
ることである。
モリ制御部を１つで済ませ、しかも消費電力の低減を図
ることができるような映像信号ライン遅延回路を提供す
ることである。
【００１９】
【課題を解決するための手段】請求項１に係る発明は、
任意のライン数の映像信号を同時に得るための映像信号
ライン遅延回路において、任意のライン数をＮ，１ライ
ンのビット幅をＷ，１ライン分の映像信号を記憶するの
に必要なワード数をＬとしたとき、Ｎ×Ｗ幅の入力ポー
トと、各入力ポートのＷビットに対応する書込制御端子
と、Ｎ×Ｗ幅のデータを読出す読出制御端子とを備え、
Ｎ×Ｗ×Ｌの容量を持つメモリと、メモリの書込および
読出を制御し、出力データを並べ替えることによって映
像信号を遅延させるメモリ制御回路とを備えて構成され
る。
任意のライン数の映像信号を同時に得るための映像信号
ライン遅延回路において、任意のライン数をＮ，１ライ
ンのビット幅をＷ，１ライン分の映像信号を記憶するの
に必要なワード数をＬとしたとき、Ｎ×Ｗ幅の入力ポー
トと、各入力ポートのＷビットに対応する書込制御端子
と、Ｎ×Ｗ幅のデータを読出す読出制御端子とを備え、
Ｎ×Ｗ×Ｌの容量を持つメモリと、メモリの書込および
読出を制御し、出力データを並べ替えることによって映
像信号を遅延させるメモリ制御回路とを備えて構成され
る。
【００２０】
【発明の実施の形態】図１はこの発明の実施形態を示す
ブロック図である。図１において、ＳＲＡＭ８は３２ビ
ット入力，３２ビット出力で構成されている。図１にお
いては、わかりやすくするために、データ入力バスと出
力バスが８ビットずつに分けて示されている。
ブロック図である。図１において、ＳＲＡＭ８は３２ビ
ット入力，３２ビット出力で構成されている。図１にお
いては、わかりやすくするために、データ入力バスと出
力バスが８ビットずつに分けて示されている。
【００２１】図２は図１に示したＳＲＡＭの具体的なブ
ロック図である。図２において、メモリアレイ８０１は
ライン数Ｎ，１ラインのビット幅Ｗ，１ライン分の映像
信号を記憶するのに必要なＷｏｒｄ数をＬとしたとき、
Ｎ×Ｗ×Ｌのメモリ容量を有している。そして、メモリ
制御回路として、アドレスデコーダ８０２，入力レジス
タ８１１〜８１４，書込レジスタ８２１〜８２４，読出
レジスタ８０３，書込ドライバ８３１〜８３４，センス
アンプ８０４，出力バッファ８０５を有している。
ロック図である。図２において、メモリアレイ８０１は
ライン数Ｎ，１ラインのビット幅Ｗ，１ライン分の映像
信号を記憶するのに必要なＷｏｒｄ数をＬとしたとき、
Ｎ×Ｗ×Ｌのメモリ容量を有している。そして、メモリ
制御回路として、アドレスデコーダ８０２，入力レジス
タ８１１〜８１４，書込レジスタ８２１〜８２４，読出
レジスタ８０３，書込ドライバ８３１〜８３４，センス
アンプ８０４，出力バッファ８０５を有している。
【００２２】入力レジスタ８１１〜８１４はそれぞれ０
〜７，８〜１５，１６〜２３，２４〜３１ビットのデー
タを入力するようにしている。そして、書込ドライバ８
３１〜８３４は、それぞれ書込レジスタ８２１〜８２４
から与えられ書込イネーブル信号ｗｅ１〜ｗｅ４によっ
て書込がマスク（ライト・パー・バイト）され、図１の
ラインメモリ制御回路６は前述の図５と同様にして、図
６に示すタイミングでＳＲＡＭ８を書込，読出制御し、
入力データとしての映像信号１水平走査期間ごとに遅延
する。
〜７，８〜１５，１６〜２３，２４〜３１ビットのデー
タを入力するようにしている。そして、書込ドライバ８
３１〜８３４は、それぞれ書込レジスタ８２１〜８２４
から与えられ書込イネーブル信号ｗｅ１〜ｗｅ４によっ
て書込がマスク（ライト・パー・バイト）され、図１の
ラインメモリ制御回路６は前述の図５と同様にして、図
６に示すタイミングでＳＲＡＭ８を書込，読出制御し、
入力データとしての映像信号１水平走査期間ごとに遅延
する。
【００２３】上述のごとく、この実施形態では、図５に
示した４個のＳＲＡＭ１〜４を１つのＳＲＡＭ８で実現
することができ、従来のような無駄な動作をすることな
く、消費電力を軽減できる。
示した４個のＳＲＡＭ１〜４を１つのＳＲＡＭ８で実現
することができ、従来のような無駄な動作をすることな
く、消費電力を軽減できる。
【００２４】
【発明の効果】以上のように、この発明によれば、任意
のライン数をＮ，１ラインのビット幅をＷ，１ラインの
映像信号を記憶するのに必要なワード数をＬとしたと
き、Ｎ×Ｗ幅の入力ポートと、各入力ポートのＷビット
に対応する書込制御端子と、Ｎ×Ｗ幅のデータを読出す
読出制御端子とを有するＮ×Ｗ×Ｌの容量を有するメモ
リを設け、このメモリを制御して出力データを並べ替え
ることによって映像信号を遅延させるようにしたので、
メモリに書込んだデータを読出して再び書込むような無
駄な動作をする必要がなく、消費電力を軽減でき、さら
にメモリの周辺回路の占める割合を軽減してＬＳＩのコ
ストを低減できる。
のライン数をＮ，１ラインのビット幅をＷ，１ラインの
映像信号を記憶するのに必要なワード数をＬとしたと
き、Ｎ×Ｗ幅の入力ポートと、各入力ポートのＷビット
に対応する書込制御端子と、Ｎ×Ｗ幅のデータを読出す
読出制御端子とを有するＮ×Ｗ×Ｌの容量を有するメモ
リを設け、このメモリを制御して出力データを並べ替え
ることによって映像信号を遅延させるようにしたので、
メモリに書込んだデータを読出して再び書込むような無
駄な動作をする必要がなく、消費電力を軽減でき、さら
にメモリの周辺回路の占める割合を軽減してＬＳＩのコ
ストを低減できる。
【図１】この発明の実施形態を示すブロック図である。
【図２】図１に示したＳＲＡＭの具体的なブロック図で
ある。
ある。
【図３】従来の映像信号ライン遅延回路を示すブロック
図である。
図である。
【図４】図３に示したライン遅延回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図５】映像信号ライン遅延回路の他の例を示すブロッ
ク図である。
ク図である。
【図６】図５に示したライン遅延回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図７】従来のＳＲＡＭの具体的なブロック図である。
【符号の説明】 ６ ラインメモリ制御回路 ８ ＳＲＡＭ ９ セレクタ ８０１ メモリアレイ ８０２ アドレスデコーダ ８０３ 読出レジスタ ８０４ センスアンプ ８０５ 出力バッファ ８１１〜８１４ 入力レジスタ ８２１〜８２４ 書込レジスタ ８３１〜０３４ 書込ドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 5/14 Ｈ０４Ｎ 5/14 Ｚ (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/42 G06F 12/00 - 12/06 G06F 3/14 - 3/153 H04N 5/14 - 5/217
Claims (1)
- 【請求項１】 任意のライン数の映像信号を同時に得る
ための映像信号ライン遅延回路であって、 任意のライン数をＮ、映像信号のビット幅をＷ、1ライ
ン分の映像信号を記憶するのに必要なワード数をＬとし
たとき、Ｎ×Ｗビットの入力部と、前記各入力部のＷビ
ットに対応するＮ個の書込制御端子と、Ｎ×Ｗビットの
データを読み出す読出制御端子とを備え、Ｎ×Ｗ×Ｌビ
ットの容量を持つメモリ、および前記メモリの書込およ
び読出を制御し、出力データを並び替えることによって
前記映像信号を遅延させるメモリ制御回路を含む映像信
号ライン遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14215897A JP3249427B2 (ja) | 1997-05-30 | 1997-05-30 | 映像信号ライン遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14215897A JP3249427B2 (ja) | 1997-05-30 | 1997-05-30 | 映像信号ライン遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10333660A JPH10333660A (ja) | 1998-12-18 |
| JP3249427B2 true JP3249427B2 (ja) | 2002-01-21 |
Family
ID=15308719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14215897A Expired - Fee Related JP3249427B2 (ja) | 1997-05-30 | 1997-05-30 | 映像信号ライン遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3249427B2 (ja) |
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| JP2019174519A (ja) * | 2018-03-27 | 2019-10-10 | 株式会社リコー | 表示装置、表示システム、移動体、表示輝度制御方法およびプログラム |
-
1997
- 1997-05-30 JP JP14215897A patent/JP3249427B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10333660A (ja) | 1998-12-18 |
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