JP3246067B2 - 電界効果型トランジスタ用ウエハ及びトランジスタ - Google Patents
電界効果型トランジスタ用ウエハ及びトランジスタInfo
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Description
【0001】
【産業上の利用分野】本発明は高性能のヘテロ接合電界
トランジスタ(FETと略す)に関し、特に高い相互コ
ンダクタンス(gm )を有するFETを実現するための
母体材料となるエピタキシャルウエハ並びにそれを用い
たFETに関する。
トランジスタ(FETと略す)に関し、特に高い相互コ
ンダクタンス(gm )を有するFETを実現するための
母体材料となるエピタキシャルウエハ並びにそれを用い
たFETに関する。
【0002】
【従来の技術】マイクロ波帯域での電気信号の増幅作用
などに用いられる電子デバイスとして電界効果型トラン
ジスタ(Field Effect Transistor; FET)が知られてい
る。近年のマイクロ波通信網の拡充に伴い通信用デバイ
スとしてのFETの重要度はますます増して来ているう
えに、このFETはまた集積回路(IC)や大規模集積
回路(LSI)に必須のキー(key)デバイスとなっ
ている。
などに用いられる電子デバイスとして電界効果型トラン
ジスタ(Field Effect Transistor; FET)が知られてい
る。近年のマイクロ波通信網の拡充に伴い通信用デバイ
スとしてのFETの重要度はますます増して来ているう
えに、このFETはまた集積回路(IC)や大規模集積
回路(LSI)に必須のキー(key)デバイスとなっ
ている。
【0003】 FETには従来よりシリコン(Si)な
どの元素半導体の他、ヒ化ガリウム(GaAs)等の I
II−V族化合物半導体も使用されている。このFETは
一般的には高抵抗の半導体を基板として用い、これらの
基板結晶上にエピタキシャル法と称される薄膜成長法、
或はまた高抵抗の基板結晶に不純物を注入するイオン注
入法などを利用してFETの電気的動作を担う動作層
(能動層とか活性層などとも称される。)を形成するこ
とにより製作される。
どの元素半導体の他、ヒ化ガリウム(GaAs)等の I
II−V族化合物半導体も使用されている。このFETは
一般的には高抵抗の半導体を基板として用い、これらの
基板結晶上にエピタキシャル法と称される薄膜成長法、
或はまた高抵抗の基板結晶に不純物を注入するイオン注
入法などを利用してFETの電気的動作を担う動作層
(能動層とか活性層などとも称される。)を形成するこ
とにより製作される。
【0004】FETの製作上から通常は高抵抗の結晶基
板が必要とされるが、FETの電気的特性の観点からは
室温でも比較的移動度の高い半導体材料が要望される。
このため、近年では半絶縁性を有する高抵抗結晶が入手
でき、しかも実際にFET用の動作層として利用する1
×1017cm-3近傍のキャリア濃度に於て、3,500
〜4,500cm2 /V s と比較的に高い室温電子移動
度が得られるGaAsから成るFETが主流となってき
た。
板が必要とされるが、FETの電気的特性の観点からは
室温でも比較的移動度の高い半導体材料が要望される。
このため、近年では半絶縁性を有する高抵抗結晶が入手
でき、しかも実際にFET用の動作層として利用する1
×1017cm-3近傍のキャリア濃度に於て、3,500
〜4,500cm2 /V s と比較的に高い室温電子移動
度が得られるGaAsから成るFETが主流となってき
た。
【0005】しかしながら、最近では、更なるFETの
動作周波数帯域の高周波数化並びに低雑音化の要求が高
まりつつあり、高性能FET用の新規な材料として室温
に於て従来のGaAsを上回る電子移動度を発現すると
期待される、元素周期律表の第 III族元素及び第V族元
素から構成されるヒ化ガリウム・インジウム(GaxI
n1-x As:xは混晶比を表わす)などの混晶半導体が
注目されるに至っている。
動作周波数帯域の高周波数化並びに低雑音化の要求が高
まりつつあり、高性能FET用の新規な材料として室温
に於て従来のGaAsを上回る電子移動度を発現すると
期待される、元素周期律表の第 III族元素及び第V族元
素から構成されるヒ化ガリウム・インジウム(GaxI
n1-x As:xは混晶比を表わす)などの混晶半導体が
注目されるに至っている。
【0006】このGax In1-x Asは、半絶縁性の結
晶基板が入手できるリン化インジウム(InP)と混晶
比が0.47で格子整合するという、FETの製作上ま
ことに好都合な新規なFETの動作層用材料である。G
aInAsFET用のGaInAs層を形成する場合に
は、単純には半絶縁性のInP単結晶基板上にInPと
格子整合する混晶比が0.47のGa0.47In0.53As
層を堆積させるのも一手法であるが、一般的には熱的に
拡散し易い鉄(Fe)不純物を意識的に添加してInP
結晶を半絶縁化しているが故に、このFe不純物のGa
InAs動作層への拡散を防止する目的で高抵抗のIn
P、或はInPと格子整合する混晶比を有するヒ化アル
ミニウム・インジウム(Alx In1-x As:x は混晶
比を表す)などから成る層を基板と動作層との間に挿入
することが行われる。
晶基板が入手できるリン化インジウム(InP)と混晶
比が0.47で格子整合するという、FETの製作上ま
ことに好都合な新規なFETの動作層用材料である。G
aInAsFET用のGaInAs層を形成する場合に
は、単純には半絶縁性のInP単結晶基板上にInPと
格子整合する混晶比が0.47のGa0.47In0.53As
層を堆積させるのも一手法であるが、一般的には熱的に
拡散し易い鉄(Fe)不純物を意識的に添加してInP
結晶を半絶縁化しているが故に、このFe不純物のGa
InAs動作層への拡散を防止する目的で高抵抗のIn
P、或はInPと格子整合する混晶比を有するヒ化アル
ミニウム・インジウム(Alx In1-x As:x は混晶
比を表す)などから成る層を基板と動作層との間に挿入
することが行われる。
【0007】上記の如く、半絶縁性のInP単結晶基板
とFET用動作層との中間に挿入する層は一般に緩衝層
(バッファ層とも呼ばれる。)と言われ、上述の様に基
板結晶内に含まれる不純物の基板結晶側から動作層側へ
の拡散を抑制し、動作層の高純度性を保持させる役目を
担うと同時に、結果として動作層となるGaInAs層
とで異なる半導体材料による異種接合、いわゆるヘテロ
(hetero)接合を形成することとなる。
とFET用動作層との中間に挿入する層は一般に緩衝層
(バッファ層とも呼ばれる。)と言われ、上述の様に基
板結晶内に含まれる不純物の基板結晶側から動作層側へ
の拡散を抑制し、動作層の高純度性を保持させる役目を
担うと同時に、結果として動作層となるGaInAs層
とで異なる半導体材料による異種接合、いわゆるヘテロ
(hetero)接合を形成することとなる。
【0008】 この様なヘテロ接合も基板結晶に内在す
る転位などの動作層への伝播を抑制するなどの効果をも
たらすが、一方ではこのヘテロ界面の組成の急峻性は元
より、界面の物性がFETの重要な特性の一つである雑
音指数(noise figure; NF)に影響を及ぼす相互コンダ
クタンス(trance conductance ;記号gm で表す。)
を決定付ける電子移動度、特にヘテロ界面近傍の、FE
Tの特性から言えばピンチオフ(pinch off )近傍の領
域に於ける電子移動度を著しく左右することとなる。
る転位などの動作層への伝播を抑制するなどの効果をも
たらすが、一方ではこのヘテロ界面の組成の急峻性は元
より、界面の物性がFETの重要な特性の一つである雑
音指数(noise figure; NF)に影響を及ぼす相互コンダ
クタンス(trance conductance ;記号gm で表す。)
を決定付ける電子移動度、特にヘテロ界面近傍の、FE
Tの特性から言えばピンチオフ(pinch off )近傍の領
域に於ける電子移動度を著しく左右することとなる。
【0009】当然の事ながら従来からGaInAs動作
層の移動度を高める為に、ヘテロ接合の具備すべき条件
についてあらゆる角度から検討が進められているにも拘
らず、現在に於いても高移動度特性を安定して得るに至
っておらず、GaInAs単純ヘテロ接合FETの本格
的な実用化に支障を来す一因となっているのが現状であ
る。
層の移動度を高める為に、ヘテロ接合の具備すべき条件
についてあらゆる角度から検討が進められているにも拘
らず、現在に於いても高移動度特性を安定して得るに至
っておらず、GaInAs単純ヘテロ接合FETの本格
的な実用化に支障を来す一因となっているのが現状であ
る。
【0010】
【発明が解決しようとする課題】本発明は上記の背景か
らなされたもので、GaInAsヘテロ接合FETの高
性能化、特にNFの改善のためになされたもので、FE
Tの動作層となるGaInAs層とバッファ層となるI
nP層とのヘテロ界面の構成につき検討を加え、安定し
て高移動度を発現する要因を見出すことを課題とし、も
ってより低雑音化を果たすためのGaInAsヘテロ接
合電界効果トランジスタ用途の新たなエピタキシャルウ
エハ及びそれを用いた電界効果型同トランジスタを提供
することを目的とした。
らなされたもので、GaInAsヘテロ接合FETの高
性能化、特にNFの改善のためになされたもので、FE
Tの動作層となるGaInAs層とバッファ層となるI
nP層とのヘテロ界面の構成につき検討を加え、安定し
て高移動度を発現する要因を見出すことを課題とし、も
ってより低雑音化を果たすためのGaInAsヘテロ接
合電界効果トランジスタ用途の新たなエピタキシャルウ
エハ及びそれを用いた電界効果型同トランジスタを提供
することを目的とした。
【0011】
【課題を解決するための手段】即ち、本発明は、高抵抗
のリン化インジウム(InP)結晶基板上に、InPバ
ッファ層とFETの動作層となるGaInAs層とを積
層するに当り、InP結晶基板上に、InPバッファ層
と、該InPバッファ層とヘテロ接合する、InPと格
子整合しないGa x In 1-x As層(0.46≦x≦0.
48、但しx≠0.47)と、InPと格子整合するG
a 0.47 In 0.53 As動作層とを、順次積層する電界効果
型トランジスタ用ウエハに関する。InPバッファ層と
FETの動作層となるGaInAs層との間に、該In
Pバッファ層とヘテロ接合する、InPと格子整合しな
いGa x In 1-x As層(0.46≦x≦0.48、但し
x≠0.47)を設けることにより、電界効果型トラン
ジスタ用ウエハの電子移動度が向上するのは、InPバ
ッファ層とInPと格子整合しないGa x In 1-x As層
とのヘテロ接合により、InPバッファ層内に歪層が形
成されるためと推定される。
のリン化インジウム(InP)結晶基板上に、InPバ
ッファ層とFETの動作層となるGaInAs層とを積
層するに当り、InP結晶基板上に、InPバッファ層
と、該InPバッファ層とヘテロ接合する、InPと格
子整合しないGa x In 1-x As層(0.46≦x≦0.
48、但しx≠0.47)と、InPと格子整合するG
a 0.47 In 0.53 As動作層とを、順次積層する電界効果
型トランジスタ用ウエハに関する。InPバッファ層と
FETの動作層となるGaInAs層との間に、該In
Pバッファ層とヘテロ接合する、InPと格子整合しな
いGa x In 1-x As層(0.46≦x≦0.48、但し
x≠0.47)を設けることにより、電界効果型トラン
ジスタ用ウエハの電子移動度が向上するのは、InPバ
ッファ層とInPと格子整合しないGa x In 1-x As層
とのヘテロ接合により、InPバッファ層内に歪層が形
成されるためと推定される。
【0012】通常、FETへの応用を考慮した上記Ga
x In1-x AsとInPとのヘテロ接合の形成に当たっ
ては、半絶縁性を有する高抵抗のInP単結晶基板が使
用される。実用上は比抵抗が106 Ω・cm以上のIn
P単結晶を基板を用いるのが一般的であり、これらの結
晶は液体封止チョクラルスキー(LEC)法や、最近で
はVB法と称される垂直ブリッジマン法等により容易に
製作でき、本発明の様なGaInAs/InPヘテロ接
合を設けたFETの製作が基板材料の入手の困難さに因
って支障を被る恐れはない。
x In1-x AsとInPとのヘテロ接合の形成に当たっ
ては、半絶縁性を有する高抵抗のInP単結晶基板が使
用される。実用上は比抵抗が106 Ω・cm以上のIn
P単結晶を基板を用いるのが一般的であり、これらの結
晶は液体封止チョクラルスキー(LEC)法や、最近で
はVB法と称される垂直ブリッジマン法等により容易に
製作でき、本発明の様なGaInAs/InPヘテロ接
合を設けたFETの製作が基板材料の入手の困難さに因
って支障を被る恐れはない。
【0013】これらInP単結晶基板上にInPエピタ
キシャル層とGax In1-x Asエピタキシャル層とか
ら成るヘテロ接合を形成する際には、高品質のGax I
n1- x As層を得るために、先ずInP基板上にInP
層をバッファ層として堆積せしめ、然る後にGax In
1-x As層を成長させるのが一般的である。このヘテロ
接合を設けることにより、例えば結晶基板に含まれる不
純物のエピタキシャル成長層への拡散を抑制できるなど
の効果が得られる。且つまた、結晶基板に存在する結晶
欠陥等のエピタキシャル成長層への伝幡を抑制するなど
の効果を生じるため動作層の移動度の向上をもたらし、
もってgm の上昇を招くなどの利点がある。
キシャル層とGax In1-x Asエピタキシャル層とか
ら成るヘテロ接合を形成する際には、高品質のGax I
n1- x As層を得るために、先ずInP基板上にInP
層をバッファ層として堆積せしめ、然る後にGax In
1-x As層を成長させるのが一般的である。このヘテロ
接合を設けることにより、例えば結晶基板に含まれる不
純物のエピタキシャル成長層への拡散を抑制できるなど
の効果が得られる。且つまた、結晶基板に存在する結晶
欠陥等のエピタキシャル成長層への伝幡を抑制するなど
の効果を生じるため動作層の移動度の向上をもたらし、
もってgm の上昇を招くなどの利点がある。
【0014】上記のヘテロ接合を構成するInP層並び
にGaInAs層の成長方法には特に制限はなく、液相
エピタキシャル成長法(LPE法)、分子線エピタキシ
ャル成長法(MBE法)や有機金属熱分解気相成長法、
いわゆるMOCVD(MOVPE)法に加え、MBE法
とMOCVD法双方を複合させたMO・MBE法などが
適用できる。しかし、現状では蒸気圧が比較的高いリン
(P)を含むInP等の半導体薄膜の成長には、MBE
法よりももっぱらMOCVD法が多用されており、特に
Inの出発原料として結合価が1価のシクロペンタジエ
ニルインジウム(C5 H5 In)を使用するMOCVD
法では、従来困難とされていた常圧(大気圧)下に於い
ても高品位のInP並びにGaInAsなどを得ること
ができる。また、InP層を例えばMOCVDで成長さ
せ、Pを含まないGax In1-xAs層はMBE法で成
長させるなど、双方で成長方法を異にしても支障は無
く、唯一の成長法で当該ヘテロ接合を形成する各層を設
ける必要はなく、層毎に成長方法を異にしても良いのは
勿論である。
にGaInAs層の成長方法には特に制限はなく、液相
エピタキシャル成長法(LPE法)、分子線エピタキシ
ャル成長法(MBE法)や有機金属熱分解気相成長法、
いわゆるMOCVD(MOVPE)法に加え、MBE法
とMOCVD法双方を複合させたMO・MBE法などが
適用できる。しかし、現状では蒸気圧が比較的高いリン
(P)を含むInP等の半導体薄膜の成長には、MBE
法よりももっぱらMOCVD法が多用されており、特に
Inの出発原料として結合価が1価のシクロペンタジエ
ニルインジウム(C5 H5 In)を使用するMOCVD
法では、従来困難とされていた常圧(大気圧)下に於い
ても高品位のInP並びにGaInAsなどを得ること
ができる。また、InP層を例えばMOCVDで成長さ
せ、Pを含まないGax In1-xAs層はMBE法で成
長させるなど、双方で成長方法を異にしても支障は無
く、唯一の成長法で当該ヘテロ接合を形成する各層を設
ける必要はなく、層毎に成長方法を異にしても良いのは
勿論である。
【0015】また、前記Gax In1-x Asの混晶比x
については、InPと格子整合する0.47に出来るだ
け近づけた方が良い。混晶比を変化させるとしてもFE
Tへの応用を考慮した場合、FETは高周波デバイスで
あるが故に、混晶比の変動の許容範囲は0.47±0.
01程度とした方が高い電子移動度を得る意味からも好
都合である。何故ならば、InPに格子整合するGax
In1-x Asの混晶比x=0.47から混晶比がずれる
に伴い、Gax In1-x AsとInPとの格子定数の
差、即ち格子不整合も顕著となり多量の結晶欠陥等を誘
発し結晶性の低下を招くばかりか、電子移動度の低下等
の電気的特性をも悪化させ、FETの特性上gm の改善
に多大な支障を来すからである。
については、InPと格子整合する0.47に出来るだ
け近づけた方が良い。混晶比を変化させるとしてもFE
Tへの応用を考慮した場合、FETは高周波デバイスで
あるが故に、混晶比の変動の許容範囲は0.47±0.
01程度とした方が高い電子移動度を得る意味からも好
都合である。何故ならば、InPに格子整合するGax
In1-x Asの混晶比x=0.47から混晶比がずれる
に伴い、Gax In1-x AsとInPとの格子定数の
差、即ち格子不整合も顕著となり多量の結晶欠陥等を誘
発し結晶性の低下を招くばかりか、電子移動度の低下等
の電気的特性をも悪化させ、FETの特性上gm の改善
に多大な支障を来すからである。
【0016】また、本発明に係わる上記Gax In1-x
As層の膜厚については特段の制限はない。但し、FE
T用途のエピタキシャルウエハにあっては、概ね500
nm前後がFETの製作上も都合が良い。且つまたIn
Pバッファ層の膜厚はおおよそ100nmより厚く10
00nmより薄く設定すると好結果が得られる。
As層の膜厚については特段の制限はない。但し、FE
T用途のエピタキシャルウエハにあっては、概ね500
nm前後がFETの製作上も都合が良い。且つまたIn
Pバッファ層の膜厚はおおよそ100nmより厚く10
00nmより薄く設定すると好結果が得られる。
【0017】次に歪層を設ける手法には多々有るが、I
nPバッファ層上に先ずInPと格子整合する混晶比
0.47以外の例えば混晶比が0.46のGa0.46In
0.54As層を或る膜厚をもって成長させ、然る後、混晶
比が0.47のGa0.47In0.53As動作層を400〜
500nm程度成長させ、InPバッファ層内に歪を形
成するのも一つの方法である。また、これとは逆に混晶
比を予め0.47より高く設定し、例えば、混晶比を
0.48に設定し、然る後混晶比が0.47のGa0.47
In0.53As動作層を上記と同様に設けても良い。この
場合、混晶比が0.47以外のGax In1-x As層の
膜厚は100nm程度にとどめるのが良い。これは、過
剰な膜厚のこの様な歪を導入するための層を設けると、
InPバッファ層のほぼ全般に亘り歪が導入されること
となり、当該ヘテロ接合を有して成るFET用途エピタ
キシャルウエハの電子移動度の向上を達成出来なくす
る。本発明者らが鋭意検討した結果は、歪層が存在する
領域はGaInAsとInPとのヘテロ接合界面からI
nP層側に至る距離にして50nm以内にとどめること
により、当該ヘテロウエハの高移動度化が果たされるこ
とを見出している。更に、InPバッファ層の中間に厚
さが10nm程度の例えば、高抵抗のGaAs層を挿入
しても歪層は形成され得る。混晶比を変化させる場合に
ついて説明すれば、InPと格子整合するGax In
1-x AsのGa混晶比xは0.47であり、Ga0.47I
n0.53Asの混晶結晶を成長させるならば歪は発生し難
い。混晶比xが0.47からずれるに従いInP結晶に
歪を及ぼす結果となる。このように格子不整合を利用し
てInPに歪を与えるには、混晶比xを0.47から±
0.01以内の範囲でずらせばよい。混晶比xが0.4
7からずれるに従い歪は大きくなるが、結晶内の電子移
動度が低くなる欠点が生じるからである。また、格子不
整合層の厚さが厚くなると電子移動度の低い領域が厚く
なるので好ましくない。従って適当な格子定数のずれを
有するエピタキシャル層を歪を発生させるに充分な範囲
でなるべく積載させるのがよい。具体的には混晶比が
0.47から±0.01ずれた結晶を20〜100nm
の厚さで成長させればよい。格子不整合層の上にさらに
Ga混晶比が0.47の格子整合するGa0.47In0.53
As層を、厚さ数百〜数千nmで積載する。この層は電
子移動度が高いのでFETの性能向上に有用である。
nPバッファ層上に先ずInPと格子整合する混晶比
0.47以外の例えば混晶比が0.46のGa0.46In
0.54As層を或る膜厚をもって成長させ、然る後、混晶
比が0.47のGa0.47In0.53As動作層を400〜
500nm程度成長させ、InPバッファ層内に歪を形
成するのも一つの方法である。また、これとは逆に混晶
比を予め0.47より高く設定し、例えば、混晶比を
0.48に設定し、然る後混晶比が0.47のGa0.47
In0.53As動作層を上記と同様に設けても良い。この
場合、混晶比が0.47以外のGax In1-x As層の
膜厚は100nm程度にとどめるのが良い。これは、過
剰な膜厚のこの様な歪を導入するための層を設けると、
InPバッファ層のほぼ全般に亘り歪が導入されること
となり、当該ヘテロ接合を有して成るFET用途エピタ
キシャルウエハの電子移動度の向上を達成出来なくす
る。本発明者らが鋭意検討した結果は、歪層が存在する
領域はGaInAsとInPとのヘテロ接合界面からI
nP層側に至る距離にして50nm以内にとどめること
により、当該ヘテロウエハの高移動度化が果たされるこ
とを見出している。更に、InPバッファ層の中間に厚
さが10nm程度の例えば、高抵抗のGaAs層を挿入
しても歪層は形成され得る。混晶比を変化させる場合に
ついて説明すれば、InPと格子整合するGax In
1-x AsのGa混晶比xは0.47であり、Ga0.47I
n0.53Asの混晶結晶を成長させるならば歪は発生し難
い。混晶比xが0.47からずれるに従いInP結晶に
歪を及ぼす結果となる。このように格子不整合を利用し
てInPに歪を与えるには、混晶比xを0.47から±
0.01以内の範囲でずらせばよい。混晶比xが0.4
7からずれるに従い歪は大きくなるが、結晶内の電子移
動度が低くなる欠点が生じるからである。また、格子不
整合層の厚さが厚くなると電子移動度の低い領域が厚く
なるので好ましくない。従って適当な格子定数のずれを
有するエピタキシャル層を歪を発生させるに充分な範囲
でなるべく積載させるのがよい。具体的には混晶比が
0.47から±0.01ずれた結晶を20〜100nm
の厚さで成長させればよい。格子不整合層の上にさらに
Ga混晶比が0.47の格子整合するGa0.47In0.53
As層を、厚さ数百〜数千nmで積載する。この層は電
子移動度が高いのでFETの性能向上に有用である。
【0018】また、ショットキーゲート電極を形成し易
くするために、上記のGaInAs動作層の上部にGa
InAsよりも高いバンドギャップを有する、例えばヒ
化アルミニウム・インジウム(AlInAs)などの半
導体層を設けても良い。
くするために、上記のGaInAs動作層の上部にGa
InAsよりも高いバンドギャップを有する、例えばヒ
化アルミニウム・インジウム(AlInAs)などの半
導体層を設けても良い。
【0019】上述の如くのエピタキシャルウエハを母体
材料としGax In1-x AsとInPとのヘテロ接合を
具備してなるFETを製作する。この製作に当たっては
公知のフォトリソグラフィ技術やエッチング技術等の加
工技術を駆使し、ゲート(gate)電極部となす領域をメ
サ(mesa)エッチング法により形成した。然る後、
通常の手法に依り入・出力電極となすソース(source)
並びにドレイン(drain )オーミック電極を形成する。
ここでは通常オーミック性電極としてゲルマニウム(G
e)を重量にして約13%含む金(Au)・Ge合金を
使用するが、電極材料としては別段、これに限定される
ことはなく、また同様のAuGe合金でGeの含有量が
異なっても勿論差し支えはない。また、ゲート電極は公
知のショットキー(Schottky)性電極をもって構成す
る。更にこの様な工程を経たウエハの表面にプラズマC
VD法により絶縁性を有する二酸化珪素(SiO2 )を
堆積させ被覆する。本発明では一般的なSiO2 を絶縁
被覆膜として提案したが他の絶縁性を有する膜、例えば
窒化珪素(SiN)などであっても良い。
材料としGax In1-x AsとInPとのヘテロ接合を
具備してなるFETを製作する。この製作に当たっては
公知のフォトリソグラフィ技術やエッチング技術等の加
工技術を駆使し、ゲート(gate)電極部となす領域をメ
サ(mesa)エッチング法により形成した。然る後、
通常の手法に依り入・出力電極となすソース(source)
並びにドレイン(drain )オーミック電極を形成する。
ここでは通常オーミック性電極としてゲルマニウム(G
e)を重量にして約13%含む金(Au)・Ge合金を
使用するが、電極材料としては別段、これに限定される
ことはなく、また同様のAuGe合金でGeの含有量が
異なっても勿論差し支えはない。また、ゲート電極は公
知のショットキー(Schottky)性電極をもって構成す
る。更にこの様な工程を経たウエハの表面にプラズマC
VD法により絶縁性を有する二酸化珪素(SiO2 )を
堆積させ被覆する。本発明では一般的なSiO2 を絶縁
被覆膜として提案したが他の絶縁性を有する膜、例えば
窒化珪素(SiN)などであっても良い。
【0020】以上記述した如くプロセスを経て製作され
たFETを電気的特性の評価に供した。この特性評価に
於ては、本発明に係わる歪層を設けて成る新たなFET
と、従来のFETとで特にgm につき比較を行った。こ
こで、従来のFETとは本発明に係わる歪層を設けて無
いだけで他は全く同一のプロセスを経て製作されたFE
Tを指す。その結果、本発明に基づく歪層を備えてなる
新たなFETにあっては、従来のFETに比較しgm に
於て格段の向上が認められ、ひいてはピンチオフ特性の
改善に多大な寄与をもたらすことが明らかにされ、本発
明がFETの低雑音化に貢献するところ大であることを
如実に示した。
たFETを電気的特性の評価に供した。この特性評価に
於ては、本発明に係わる歪層を設けて成る新たなFET
と、従来のFETとで特にgm につき比較を行った。こ
こで、従来のFETとは本発明に係わる歪層を設けて無
いだけで他は全く同一のプロセスを経て製作されたFE
Tを指す。その結果、本発明に基づく歪層を備えてなる
新たなFETにあっては、従来のFETに比較しgm に
於て格段の向上が認められ、ひいてはピンチオフ特性の
改善に多大な寄与をもたらすことが明らかにされ、本発
明がFETの低雑音化に貢献するところ大であることを
如実に示した。
【0021】
【作用】本発明に依れば容易に入手可能な結晶基板を用
い、特定の成長手法に限定されず成長可能なInP/G
ax In1-x Asヘテロ接合を具備してなるFETに於
て、該ヘテロ接合を構成するInP層側の特定領域にI
nPの歪層を設けることにより、当該エピタキシャルウ
エハに高電子移動度性を付加させる。
い、特定の成長手法に限定されず成長可能なInP/G
ax In1-x Asヘテロ接合を具備してなるFETに於
て、該ヘテロ接合を構成するInP層側の特定領域にI
nPの歪層を設けることにより、当該エピタキシャルウ
エハに高電子移動度性を付加させる。
【0022】
【実施例】以下、本発明を実施例を基に具体的に説明す
る。図1は本発明に係わるGaInAs/InPヘテロ
接合FET用途のエピウエハの模式的な断面図を示す。
図1の(101)は、当該ヘテロ接合を形成するにあた
り基板として使用した鉄(Fe)を添加してなる面方位
(100)の半絶縁性のInP単結晶である。本実施例
では、比抵抗が約107 Ω・cmの単結晶を用いた。同
図中(102)は結晶基板(101)上にC5 H5 In
をIn源とする常圧のMOCVD法で成長させた、膜厚
が約100nmの無添加(アンドープ)の高抵抗InP
エピタキシャルバッファ層である。更に、InPバッフ
ァ層(102)に混晶比が0.46で、約100nmの
膜厚を有するGa0.46In0.54Asエピタキシャル層
(103)を常圧MOCVD成長法で設けた。これによ
り、上記のInPバッファ層(102)とGa0.46In
0.54As層(103)とからなるヘテロ接合を形成せし
め、なお且つInP層内に歪層(104)を設けた。こ
の歪層が存在する領域はヘテロ界面よりInP層(10
2)側に約20nmであることが、電子顕微鏡による界
面の観察から明らかにされた。次に、InPと格子整合
する混晶比0.47であるGa0.47In0.53Asエピタ
キシャル動作層(105)を膜厚400nmに亘り形成
した。このGa0.47In0.53As層(105)はシリコ
ン(Si)を添加したn形層でキャリア濃度は約1×1
017cm-3であった。また、室温での電子移動度はホー
ル効果測定法に依り約7500cm2 /V・sと測定さ
れた。
る。図1は本発明に係わるGaInAs/InPヘテロ
接合FET用途のエピウエハの模式的な断面図を示す。
図1の(101)は、当該ヘテロ接合を形成するにあた
り基板として使用した鉄(Fe)を添加してなる面方位
(100)の半絶縁性のInP単結晶である。本実施例
では、比抵抗が約107 Ω・cmの単結晶を用いた。同
図中(102)は結晶基板(101)上にC5 H5 In
をIn源とする常圧のMOCVD法で成長させた、膜厚
が約100nmの無添加(アンドープ)の高抵抗InP
エピタキシャルバッファ層である。更に、InPバッフ
ァ層(102)に混晶比が0.46で、約100nmの
膜厚を有するGa0.46In0.54Asエピタキシャル層
(103)を常圧MOCVD成長法で設けた。これによ
り、上記のInPバッファ層(102)とGa0.46In
0.54As層(103)とからなるヘテロ接合を形成せし
め、なお且つInP層内に歪層(104)を設けた。こ
の歪層が存在する領域はヘテロ界面よりInP層(10
2)側に約20nmであることが、電子顕微鏡による界
面の観察から明らかにされた。次に、InPと格子整合
する混晶比0.47であるGa0.47In0.53Asエピタ
キシャル動作層(105)を膜厚400nmに亘り形成
した。このGa0.47In0.53As層(105)はシリコ
ン(Si)を添加したn形層でキャリア濃度は約1×1
017cm-3であった。また、室温での電子移動度はホー
ル効果測定法に依り約7500cm2 /V・sと測定さ
れた。
【0023】更に、InPと格子整合するAl0.48In
0.52As層(106)を厚さにして約20nm設けた。
このAl0.48In0.52As層(106)は故意に不純物
を添加してないアンドープ層で、キャリア濃度は1014
cm-3以下の高抵抗層であり、後述のゲート電極を形成
するために設けた。
0.52As層(106)を厚さにして約20nm設けた。
このAl0.48In0.52As層(106)は故意に不純物
を添加してないアンドープ層で、キャリア濃度は1014
cm-3以下の高抵抗層であり、後述のゲート電極を形成
するために設けた。
【0024】上記エピタキシャル層(102、103、
105及び106)は全て上記のMOCVD法で成長さ
せたが、前述の如く、同じMOCVD法であっても減圧
方式でも良く、In源もC5 H5 Inに限らないばかり
か他の有機In化合物原料、例えば、従来のトリメチル
In((CH3 )3 In)などを使用しても構わない。
また、これらの薄膜の成長方法としてMBE、MO・M
BE法等他の成長方法を採用しても支障はない。
105及び106)は全て上記のMOCVD法で成長さ
せたが、前述の如く、同じMOCVD法であっても減圧
方式でも良く、In源もC5 H5 Inに限らないばかり
か他の有機In化合物原料、例えば、従来のトリメチル
In((CH3 )3 In)などを使用しても構わない。
また、これらの薄膜の成長方法としてMBE、MO・M
BE法等他の成長方法を採用しても支障はない。
【0025】この様な構造のウエハを公知のフォトリソ
グラフィー法並びにエッチング法を駆使してFETを得
るべく適宣プロセス上の加工を施し、ソース(107)
並びにドレイン電極(108)の形成される領域に在る
Al0.48In0.52As層(106)を除去し、当該層
(106)の直下に在るGa0.47In0.53As層(10
5)を露出せしめた。然る後、ゲルマニウムを約13重
量%で含有する金・ゲルマニウム(Au・Ge)合金を
真空蒸着せしめ、公知のフォトリソグラフィー法、リフ
トオフ(lift - off)法等によりAu・Ge合金の形状
を整え、ソース(107)及びドレイン(108)各電
極を形成した。その後、電極材料を被着させた上記ウエ
ハを温度420℃で、時間にして10分間熱処理せしめ
オーミック性電極となした。
グラフィー法並びにエッチング法を駆使してFETを得
るべく適宣プロセス上の加工を施し、ソース(107)
並びにドレイン電極(108)の形成される領域に在る
Al0.48In0.52As層(106)を除去し、当該層
(106)の直下に在るGa0.47In0.53As層(10
5)を露出せしめた。然る後、ゲルマニウムを約13重
量%で含有する金・ゲルマニウム(Au・Ge)合金を
真空蒸着せしめ、公知のフォトリソグラフィー法、リフ
トオフ(lift - off)法等によりAu・Ge合金の形状
を整え、ソース(107)及びドレイン(108)各電
極を形成した。その後、電極材料を被着させた上記ウエ
ハを温度420℃で、時間にして10分間熱処理せしめ
オーミック性電極となした。
【0026】また、前述のプロセス加工によって残存さ
せたAl0.48In0.52As層(106)上には、真空蒸
着法、フォトリソグラフィー法などの公知の手法により
ゲート電極(109)を形成した。本実施例ではゲート
電極(109)に高純度アルミニウム(Al)を使用し
た。次に、素子化されたウエハの表面を通常のプラズマ
CVD法によるSiO2 絶縁膜(110)で被覆した。
SiO2 膜の厚さは約300nmとした。図2に本実施
例によって得られたFETの模式的な断面図を示す。
せたAl0.48In0.52As層(106)上には、真空蒸
着法、フォトリソグラフィー法などの公知の手法により
ゲート電極(109)を形成した。本実施例ではゲート
電極(109)に高純度アルミニウム(Al)を使用し
た。次に、素子化されたウエハの表面を通常のプラズマ
CVD法によるSiO2 絶縁膜(110)で被覆した。
SiO2 膜の厚さは約300nmとした。図2に本実施
例によって得られたFETの模式的な断面図を示す。
【0027】上述の如く作成したFETを電気的な特性
評価に供し、特性値、特にgm につき従来のFETとの
詳細な比較検討をした。従来のFETとは上記した如く
の歪層は備えていないものの、それ以外は全く同一の構
成であり、且つ上述の工程を経て製作されたGaInA
s/InPヘテロ接合FETを指す。本発明と従来例に
拘らず、材料評価用であるが故にゲート長は6μmの、
いわゆるfatgateとした。本発明に係わる歪層を
具備した新たなFETと従来のFETではゲート耐圧等
の特性には顕著な差異は認められなかったが、gm に関
しては明かな差が発生した。本発明に係わるFETに於
いては、ソース、ドレイン電極間に5Vの電圧を印加し
た際に、40〜50mSのgm が得られるのに対し、従
来例では、約半分の約20mSにとどまっていた。ちな
みに従来例として挙げたFETの母体材料の室温に於け
る電子移動度は、約3500cm2 /V s であり、本発
明に依れば相互コンダクタンス及び電子移動度の双方に
関し格段の向上が果たされることが如実に示された。
評価に供し、特性値、特にgm につき従来のFETとの
詳細な比較検討をした。従来のFETとは上記した如く
の歪層は備えていないものの、それ以外は全く同一の構
成であり、且つ上述の工程を経て製作されたGaInA
s/InPヘテロ接合FETを指す。本発明と従来例に
拘らず、材料評価用であるが故にゲート長は6μmの、
いわゆるfatgateとした。本発明に係わる歪層を
具備した新たなFETと従来のFETではゲート耐圧等
の特性には顕著な差異は認められなかったが、gm に関
しては明かな差が発生した。本発明に係わるFETに於
いては、ソース、ドレイン電極間に5Vの電圧を印加し
た際に、40〜50mSのgm が得られるのに対し、従
来例では、約半分の約20mSにとどまっていた。ちな
みに従来例として挙げたFETの母体材料の室温に於け
る電子移動度は、約3500cm2 /V s であり、本発
明に依れば相互コンダクタンス及び電子移動度の双方に
関し格段の向上が果たされることが如実に示された。
【0028】
【発明の効果】以上、述べた如くGaInAs層/In
P層ヘテロ接合を具備するFET用途のエピタキシャル
ウエハに於いて、当該ヘテロ界面近傍のInP層側に歪
層を内在させることにより、当該エピタキシャルウエハ
に高電子移動度を付与出来る事に伴い、FETの相互コ
ンダクタンスを向上させる効果を有し、もってFETの
低雑音化をもたらす効果を有する。
P層ヘテロ接合を具備するFET用途のエピタキシャル
ウエハに於いて、当該ヘテロ界面近傍のInP層側に歪
層を内在させることにより、当該エピタキシャルウエハ
に高電子移動度を付与出来る事に伴い、FETの相互コ
ンダクタンスを向上させる効果を有し、もってFETの
低雑音化をもたらす効果を有する。
【図1】本発明に係わるエピタキシャルウエハの断面を
模式的に示す図である。
模式的に示す図である。
【図2】図1のウエハを使用したFETの断面を模式的
に示す図である。
に示す図である。
(101) InP半絶縁性単結晶基板 (102) アンドープInP層 (103) Ga0.46In0.54As層 (104) 歪層 (105) Ga0.47In0.53As層 (106) Al0.48In0.52As層 (107) ソース電極 (108) ドレイン電極 (109) ゲート電極 (110) SiO2 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇田川 隆 埼玉県秩父市大字下影森1505番地 昭和 電工株式会社 秩父研究所内 (72)発明者 竹内 良一 埼玉県秩父市大字下影森1505番地 昭和 電工株式会社 秩父工場内 (72)発明者 臼田 雅彦 埼玉県秩父市大字下影森1505番地 昭和 電工株式会社 秩父工場内 (56)参考文献 特開 平1−223773(JP,A) 特開 昭62−283675(JP,A) 特開 平4−116835(JP,A) 特開 昭62−256477(JP,A) 特開 平5−82559(JP,A) 特開 昭61−268069(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/778 H01L 21/338 H01L 29/812
Claims (3)
- 【請求項1】高抵抗のリン化インジウム(InP)結晶
基板上に、InPバッファ層と、該InPバッファ層と
ヘテロ接合する、InPと格子整合しないGa x In 1-x
As層(0.46≦x≦0.48、但しx≠0.47)
と、InPと格子整合するGa 0.47 In 0.53 As動作層
とを、順次積層したことを特徴とする電界効果型トラン
ジスタ用ウエハ。 - 【請求項2】前記InPと格子整合しないGa x In 1-x
As層(0.46≦x≦0.48、但しx≠0.47)
の層厚が20〜100nmであることを特徴とする請求
項1記載の電界効果型トランジスタ用ウエハ。 - 【請求項3】請求項1または2に記載の電界効果型トラ
ンジスタ用ウエハを用いて作製した電界効果型トランジ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10322293A JP3246067B2 (ja) | 1993-04-28 | 1993-04-28 | 電界効果型トランジスタ用ウエハ及びトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10322293A JP3246067B2 (ja) | 1993-04-28 | 1993-04-28 | 電界効果型トランジスタ用ウエハ及びトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06314704A JPH06314704A (ja) | 1994-11-08 |
JP3246067B2 true JP3246067B2 (ja) | 2002-01-15 |
Family
ID=14348470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10322293A Expired - Fee Related JP3246067B2 (ja) | 1993-04-28 | 1993-04-28 | 電界効果型トランジスタ用ウエハ及びトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3246067B2 (ja) |
-
1993
- 1993-04-28 JP JP10322293A patent/JP3246067B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
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