JP3242759B2

JP3242759B2 - 半導体集積回路基板の製造方法と検査方法およびそれに用いる半製品

Info

Publication number: JP3242759B2
Application number: JP19854993A
Authority: JP
Inventors: 豊斉藤
Original assignee: セイコーインスツルメンツ株式会社
Priority date: 1992-09-11
Filing date: 1993-08-10
Publication date: 2001-12-25
Anticipated expiration: 2016-12-25
Also published as: JPH06140489A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は絶縁ゲート電界効果型の
トランジスタ素子を含む半導体集積回路基板の製造方法
及び半導体集積回路基板に関し、より詳しくはその静電
破壊耐量をモニタしてプロセス開発のＴＡＴを早めた
り、量産品においては該静電破壊耐量に関して出荷選別
する方法に関する。

【０００２】

【従来の技術】まず、図１９はモールドパッケージされ
た半導体集積回路装置（以下ＩＣと称する）の一般的な
端子構成を示す模式的外形上面図である。ＩＣにおいて
外部との接続を成す端子はＶｃｃ端子１７１と接地端子
１７２の電源端子と入力端子１７３と出力端子１７４の
４種類に大別される。半導体集積回路装置は、外部回路
に対するこれら端子類と、所定の論理処理等を行う内部
回路とから構成されている。何れの部分にも、絶縁ゲー
ト電界効果型（以下ＭＯＳ型という）のトランジスタ、
ダイオード、抵抗、コンデンサ等が基本的構成要素とし
て集積されている。

【０００３】ここで、発明の理解を容易にする為に、端
子部に属するＭＯＳトランジスタを特に周辺トランジス
タと呼び、内部回路に属するＭＯＳトランジスタを内部
トランジスタと呼ぶ事にする。さて、ＩＣの要求される
信頼性の重要なものの一つに静電破壊耐量（以下ＥＳＤ
耐量と称する）がある。ＥＩＡＪで規格するところの値
でマシーンモデル２００ｐＦ２５０Ｖ程度のＥＳＤスト
レスに耐えなければならない。

【０００４】図２０はＥＳＤストレス印加試験を示す模
式的な回路図である。ここでは、ＧＮＤ基準の＋２５０
Ｖ印加の様子を示しているが、このようにして印加後各
端子のリーク電流と電源端子間のリーク電流を測定す
る。図２１ＡはＥＳＤストレスと各端子のストレス印加
後のリーク電流の関係を示すグラフである。もともとｎ
Ａオーダーであった電流がストレス電圧に応じて上昇す
る。あるストレス電圧を超えたところで急激に上昇し例
えば１μＡを超えたところをＥＳＤ耐量とするものであ
る。

【０００５】図２２は一般的な入力端子の保護回路を示
す模式的ブロック図である。ＮチャネルＭＯＳトランジ
スタ２０１はいわゆるオフトランジスタとしてＥＳＤス
トレスに対する保護の役目を果たすものとされている。
詳しくは、特願平４−０４８８７６号を参照されたい。
図２３は一般的なＮチャネルオープンドレイン出力端子
を示す模式的ブロック図である。近年、ＩＣの高集積化
に伴う微細化の進展で特には、これらオープンドレイン
出力に用いられるＮチャネルＭＯＳトランジスタのＥＳ
Ｄ耐量の顕著な低下が問題になっているが、トランジス
タの構造依存性やその対策方法も特願平４−０４８８７
６号を参照されたい。ここでいう、構造とはゲート絶縁
膜の厚さや不純物領域の濃度などの製造工程で決まるも
のと、平面的な寸法や配置で決まるデザインルール的な
ものとを含んでいるが、本発明のなかでは両者を包括し
てプロセスメニューあるいはプロセスと称することとす
る。

【０００６】図２４はＮチャネルオープンドレイン出力
端子の保護回路を示す模式的ブロック図である。図２５
はＣＭＯＳ出力端子の保護回路を示す模式的ブロック図
である。図２６は入出力端子の保護回路を示すブロック
図である。以上、各種入出力端子について説明してきた
が、いずれも近年はＮチャネルＭＯＳトランジスタが保
護素子として付加されているのが判る。このことを念頭
において、以下の説明を続けたい。

【０００７】

【発明が解決しようとする課題】図１７は一般的新規Ｉ
Ｃの製品開発の流れを示す模式図である。これをもとに
説明をしていく。まず、新規ＩＣの企画を受けて使用す
るプロセス（何度も言うがここでのプロセスとはデザイ
ンルールも含んでいる）の選定が行われる、必要な性能
がでるかどうかや所望のチップサイズに納まるかなどが
根拠となる。次に、それに沿って回路設計が行われる。
次に、製造工程の試作流動が行われる。そして、性能、
特性の測定評価が行われる、この際、耐久試験などと同
時にＥＳＤ試験が行われる。そして、判定で規格を満足
しなければ不合格となり、プロセス選定や回路設計にま
でさかのぼってやり直しとなってしまう。通常、順調に
いっても１サイクル６カ月から１年の期間が必要であ
る、もしＥＳＤ試験で不合格になれば、回路設計からの
やり直しでもさらに６カ月以上かかってしまう。このよ
うな製品開発期間のことをＴｕｒｎＡｒｏｕｎｄＴ
ｉｍｅ略してＴＡＴと称するが、ＥＳＤ耐量が製品開発
の最終段階でないと明確にならないということはただで
さえ長いＴＡＴにさらに重大な影響を与えるという問題
である。

【０００８】図１８は一般的なプロセス開発の流れを示
す模式図である。高集積化、高速化に伴って微細化プロ
セス開発は留まる所を知らないが、通常このような流れ
で開発が行われていく。まず、デザインルールの仮設
定、次に製造工程の設定、そして開発専用のテストパタ
ーンだけのフォトマスクの設計（ＴＥＧと称することが
多い）、そしてそれの製造工程の試作流動を行う。仕上
がった半導体ウエハは各種電気特性を綿密に測定評価さ
れる、そして判断され問題なければ、デザインルールと
製造工程は決定され回路設計へとリリースされる。大
体、１回の試作流動では良好な結果は得られず、デザイ
ンルールの変更、製造工程の変更が繰り返される、困難
度のよるが３回４回と繰り返すのが通例である、新規プ
ロセス開発のＴＡＴは速くて１〜２年から２〜３年かか
るものである。したがって、新規開発プロセスを使用す
る最初の製品開発で最終段階でのＥＳＤ試験で落ちると
大変悲惨なことになってしまう。プロセス開発のいちば
ん振り出しにまで戻ってしまうからである。この場合Ｔ
ＡＴが数年にまでおよんでしまうという問題である。

【０００９】また、既にリリースされたプロセスでも元
々ＥＳＤ耐量にマージンがなく、度々市場やフィールド
で問題を出すという製品である。たまたま、新製品認定
時にはＥＳＤ試験を通ってしまい、量産に移行してから
製造工程でのばらつきでＥＳＤ耐量不足が顕在化すると
いうような製品である。そのプロセスメニュー自体に問
題がある場合と製品の回路設計等に問題がある場合と種
々であるが、いずれにしても量産で全数パッケージして
ＥＳＤ試験の選別をやるわけにもいかず、再設計、再開
発となってしまう、その間旧製品は出荷ストップとなり
大変な問題である。

【００１０】

【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は、ＩＣのＥＳＤ耐量をプロセス開発
あるいは量産の中で早期に知る事を目的とする。かかる
目的を達成する為に講じられた手段は次に説明する通り
であるが、その前に図面を参照して、技術的背景につい
て若干の説明を行う。図１０はＩＣのＥＳＤ耐量とＩＣ
の構成要素の一つであるトランジスタのＥＳＤ耐量の関
係を示す模式的グラフである。ここでいうＩＣのＥＳＤ
耐量とは前述してきたようにパッケージされた最終的に
完成されたＩＣにおける各端子のＥＳＤ耐量と考えて良
い、またトランジスタのＥＳＤ耐量とは該ＩＣのパッケ
ージされる前のウエハ状態の際、同一ウエハ上に形成さ
れていた単体の独立したテストトランジスタに直接針当
てして測定されたＥＳＤ耐量である。

【００１１】図２１Ｂは単体のテストトランジスタに印
加されたＥＳＤストレスとストレス印加後のゲートをソ
ースに接続したソースとドレイン間でのリーク電流（例
えばドレイン電圧ＶＤＳは５Ｖなどである）である。前
述したごとくのＩＣでの傾向と同様である。このＥＳＤ
ストレス対リークのカーブは構造別にトランジスタのＥ
ＳＤ耐量を評価する場合など大変便利である。そして、
ＥＳＤ耐量に関してＩＣとテストトランジスタ、これら
両者に相関関係があることは発明者の研究報告等（１９
９１年第４０回半導体集積回技術シンポジウム参
照）でも明らかである。ちなみにＩＣのオープンドレイ
ン出力に使用されているトランジスタの例えばＷ幅（ゲ
ート幅）が４００μｍでテストトランジスタのＷ幅が２
５μｍだったとすると両者のＥＳＤ耐量の絶対値には一
定の差はある。ここでいいたいのは比例関係があるとい
うことである。もちろん、ＩＣのＥＳＤ耐量の評価と同
様にウエハ上のテストトランジスタでＥＳＤ耐量を測定
することはそんなには容易ではない、専用のＥＳＤシミ
ュレータは必要だし測定系の綿密な校正とコリレーショ
ンが必要だからである、実際の測定においても、ストレ
ス印加とリーク測定を交互に繰り返すため大変な時間が
かかる。

【００１２】さて、図４はＮチャネルＭＯＳトランジス
タの模式的断面図である。Ｐ基板３０の表面にソース
（Ｓ）３１、ドレイン（Ｄ）３３、ゲート電極（Ｇ）３
２が電極として設けられている。図５はＮチャネルＭＯ
Ｓトランジスタを表す模式的等価回路図である。ここか
らわかるように該ＮチャネルＭＯＳトランジスタは等価
的にはＮＰＮバイポーラトランジスタとみることができ
る。今、図５ではゲート電極はソースに結線されていて
オフ状態である。この状態でＥＳＤストレスが印加され
るとＮＰＮバイポーラ動作がＥＳＤストレスを逃がすご
とく働くことはやはり特願平４−０４８８７６号に詳し
いので参照されたい。

【００１３】図６はＮチャネルＭＯＳトランジスタのス
ナップバックしてバイポーラ動作を起こす様子を示す模
式的Ｖ_D−Ｉ_D特性のグラフである。このグラフはＥＳ
Ｄストレス印加時の過渡的な現象を表すものではなくＤ
Ｃ的な現象を表しているものである。すなわち前述した
ようにゲートをオフ結線としＶ_D（ドレイン電圧）を上
昇させていってＩ_D（ドレイン電流）を見ていったもの
である。Ｖ_Dを上昇させていくとまずドレインアバラン
シェブレークダウン（１ｓｔブレークダウン５１）が起
こりスナップバック５２して電圧がさがる。ＮＰＮトラ
ンジスタのバイポーラ動作電流５３が流れる。さらに電
流の印加を続けるといわゆるバイポーラの２次降伏であ
る２ｎｄブレークダウン５４が起こり再びスナップバッ
ク（２ｎｄスナップバック５５）してさらに電圧が下が
る。そしてさらに電流の印加を続けると２ｎｄバイポー
ラ電流５６が流れる。ここで該２ｎｄブレークダウンが
始まるＶ_D、Ｉ_Dをそれぞれ（Ｖ２，Ｉ２）５７とす
る。

【００１４】図７Ａは図５のグラフを描き換えたもので
Ｐ（パワー）すなわちＩ_DとＶ_Dの積とＩ_Dの関係をあ
らわす模式的グラフである。１ｓｔバイポーラ動作領域
６１は可逆的現象領域であり、２ｎｄバイポーラ動作領
域６２は不可逆的現象領域である、つまり不可逆とはこ
こではトランジスタは永久破壊を起こしているというこ
とである。ここで前記Ｖ２，Ｉ２が変極点Ｐｍａｘ６３
に相当する。これは図７Ａから判るように本現象中最大
のＶ_D、Ｉ_D積（パワー）を示すことからＰｍａｘと称
することとする。

【００１５】さて、ここまで電気測定の通念上、電圧印
加しての電流測定ということで説明をしてきたが、実際
には電流印加での電圧測定が便利である。スナップバッ
クが起こるから、電圧印加のみでの測定は事実上不可能
である。一般にＳＭＵ（ＳｏｕｒｃｅＭｅａｓｕｒｅ
Ｕｎｉｔ）といわれている装置が使用できる。指定電
圧もしくは指定電流を印加しその際の電流値もしくは電
圧値を知ることができるものである。さらには、印加さ
れる定電流は時間に対して段階的に増加するように印加
されるべきである（ランピングアップと称される）。前
述してきたように、不可逆現象を測定するからである。
図８Ａはこの方法を説明する時間と印加電流の関係を示
す模式的グラフである。階段的な印加であることが判
る。時間のステップについては、トランジスタの大きさ
やプロセスによって最適な値が選ばれる、μ秒から秒に
まで渡る。図８Ｂは対数的電流印加の方法を説明する時
間と電流の関係を示す模式的グラフである。時間に対し
て電流の増加の割合が１対１ではなく対数的に増加させ
たものである。こうすることで、スナップバック現象の
ドレインアバランシェブレークダウンから２ｎｄブレー
クダウンまでの広い範囲の電流値を効率良く測定するこ
とが可能となる。

【００１６】図１１は本発明でいうところのＰｍａｘと
前述したトランジスタのＥＳＤ耐量の関係を示す模式的
グラフである。一義的な相関があることが判る。一般に
電力用バイポーラトランジスタの安全動作領域（ＡＳ
Ｏ）特にはパルスＡＳＯを決定するいわゆる２次破壊現
象を説明するものとしてこのようなスナップバック時の
電力量（パワー）Ｐ_SBは以下のように定義され、

【００１７】

【数１】

【００１８】トリガリングエネルギー呼ばれる。ここで
ｔｄは２次破壊を生じるまでの遅れ時間（２ｎｄスナッ
プバック点を通過した合計時間）である。しかしながら
このＡＳＯはＰ_SBに反比例するものとされている（参照
パワートランジスタ／パワーＩＣとその活用伝田
精一編著）。本発明でいうところＰｍａｘとトランジス
タのＥＳＤ耐量の相関と一見矛盾するようであるが実は
全く別の現象であるということである。つまり、ＭＯＳ
トランジスタにＥＳＤストレスが印加された場合このよ
うなバイポーラ動作はストレスを逃がすように働くこと
を思いだしていただきたい、ストレスは図６におけるＮ
ＰＮトランジスタのバイポーラ動作電流５３で消費され
（逃がされ）、Ｐｍａｘはその度合を良く表す代用特性
であるということである。前記電力用バイポーラトラン
ジスタのパルスＡＳＯはＰ_SBを通過することで劣化さ
れ、どれくらい通過したかが問題であった（Ｐ_SBは小さ
い方がＡＳＯの強いトランジスタ）。したがって、本発
明におけるＰｍａｘの概念は全く新しいものであり、ト
ランジスタのＥＳＤ耐量ひいてはＩＣのＥＳＤ耐量を演
繹しようという試みは半導体集積回路装置の製造方法に
おいて全く新しい方法である。

【００１９】図９は前記試みの実験結果であるが本発明
のＰｍａｘとＩＣのＥＳＤ耐量との関係を示す模式的グ
ラフである。ＰｍａｘはＩＣと同一ウエハ上に形成され
たテストトランジスタをウエハ状態で測定したものであ
り、ＩＣのＥＳＤ耐量は最終的なパッケージにまでした
ものである。一義的相関があることが判る。

【００２０】上記目的を達成するために、本願発明が採
用した手段をまとめると下記のとおりである。半導体集
積回路と上記半導体集積回路の構成要素評価領域とを同
一基板上に形成する半製品製造工程と、これに続く、上
記半導体集積回路の構成要素評価領域を電気的に評価す
る検査工程とからなり、上記半導体集積回路の構成要素
評価領域には、静電破壊耐量評価要素を形成しておき、
上記検査工程で、上記静電破壊耐量評価要素の破壊電力
の測定を行うというものである。

【００２１】上記静電破壊耐量評価要素の破壊電力の測
定は、上記要素に非破壊の状態から破壊に至るまでの電
圧を印加し、同電圧とそれに流れる電流とより上記要素
が消費する電力を測定し、これにより、非破壊電圧が最
大の時の上記電力値を求め、求めた値を上記半導体集積
回路基板の静電破壊耐量として、それの良否を決定する
というものである。

【００２２】基板に形成された半導体集積回路の近傍、
または内部、または基板の適宜箇所に上記静電破壊耐量
評価要素を設けるというものである。また、上記電力の
測定は、上記要素にたいして時間段階的に増加する定電
流を印加し、その際の電圧を測定し電力値を求めるとい
うものである。また、上記電力の測定は、上記要素に
たいして時間段階的に対数的に増加する定電流を印加
し、その際の電圧を測定し電力値を求めるというもので
ある。また、上記電力値が規定の値に達した時点で電
圧印加を中止し、該電力値が上記非破壊領域であるかど
うかの判定をしそれの良否の決定をするというものであ
る。

【００２３】また、半導体集積回路を基板上に形成する
工程と、これに続き、上記半導体集積回路を電気的に評
価する検査工程とを有し、上記検査工程は、静電気破壊
耐量を演繹する破壊電力の測定を含むことを特徴とする
半導体集積回路基板の製造方法をとるというものであ
る。

【００２４】上記破壊電力の測定は、上記半導体集積回
路の部分に電圧を印加し、同電圧とそれに流れる電流と
より上記部分が消費する上記電力値が規定の値に達した
時点で電圧印加を中止する工程と、該電力値が上記非破
壊領域であるかどうかの判定をしそれの良否の決定をす
るというものである。

【００２５】また、上記電力の測定は、上記要素にたい
して時間段階的に増加する定電流を印加し、その際の電
圧を測定し電力値を求めるというものである。また、
上記電力の測定は、上記要素にたいして時間段階的に対
数的に増加する定電流を印加し、その際の電圧を測定し
電力値を求めるというものである。

【００２６】

【作用】前記手段を取ることで以下の作用が得られる
が、まず図を参照して若干の説明をする。ここで、各パ
ラメータの関係を整理したものが図１２である。トラン
ジスタのＰｍａｘは製造工程やデザインルールのような
プロセスメニューで決定されトランジスタのＥＳＤ耐量
を一義的に決定する、そして完成品のＩＣのＥＳＤ耐量
も決定する、ここで再度デザインルールが関与してく
る、このようにしてＰｍａｘはＩＣのＥＳＤ耐量を演繹
することが可能である。トランジスタのスレッシュホル
ド電圧（Ｖ_th）やコンダクタンス（ｇｍ）を測定するこ
とでＩＣ歩留を演繹するように、Ｖ_thなどと同様にＤＣ
的に容易に測定出来るパラメータＰｍａｘでＥＳＤのよ
うな本来パッケージにまでしなければわからなかった信
頼性を演繹できるということは全く新規であり、ＴＡＴ
の点からみても、出荷時の品質保証という点からみて
も、不良品を次工程に流さない製造方法によるコストダ
ウンという点からみても、大変意義のあることである。

【００２７】さて具体的な作用をまとめて列挙すると、
第１の作用としてプロセス開発時のＥＳＤ耐量の評価に
かかわるＴＡＴを大幅に短縮することがあげられる。第
２の作用として、新製品試作時にも同様にしてＴＡＴを
大幅に短縮することがあげられる。

【００２８】第３の作用として、量産製品のＥＳＤ耐量
にかかわる品質を製造工程にて選別出荷できるというこ
とがあげられる。

【００２９】

【実施例】図１は、本願発明の第１の実施例を示すプロ
セス開発の試作における工程順の模式図である。開発専
用のテストパターン（ＴＥＧ）だけのフォトマスクを使
用し、図示するように、第１の酸化工程から始まって、
半導体の製造工程を実行する過程は、従来と同じであ
る。ただ、本願発明ではフォトマスクに所望の集積回路
用に加えて、後述する構成要素評価領域用を形成した点
が大きく相違する。

【００３０】これによって、基板上には、集積回路の他
に、構成要素評価領域が形成される。次に測定・評価の
過程に入るが、ここでは、従来の一般的な評価項目（Ｖ
_th、ｇｍ、リーク電流など）に加えて、この構成要素評
価領域を対象にトランジスタのＰｍａｘを測定するとい
うものである。

【００３１】Ｐｍａｘの値からＩＣになった時のＥＳＤ
耐量を予想し、問題があれば工程条件の変更等を行っ
て、すぐ再試作が行える。また、ＴＥＧ内の各種の平面
寸法のトランジスタのＰｍａｘを測定することで、ＥＳ
Ｄ耐量にかかわるデザインルールも最適に決定すること
ができる。従来だと、新規開発プロセスを使用した最初
の製品試作が終了するまでＥＳＤ耐量が判らず大変長期
に渡るＴＡＴがかかっていたが、本発明を適用すること
でＥＳＤ耐量にかかわる性能や品質もプロセス開発のサ
イクルの中で完結することが可能となる。

【００３２】図２は、本発明の第２の実施例を示す製品
試作及び量産ＩＣの製造工程順の模式図である。図示す
るごとく第１の酸化工程から始まって、通常の半導体の
製造工程を流動するわけだが、終盤のＰ．Ｃ．Ｍ（Ｐｒ
ｏｃｅｓｓＣｏｎｔｒｏｌＭｏｎｉｔｏｒの略）測定
の工程では通常トランジスタのＶ_thやｇｍやリーク電流
や各種抵抗値を測定し半導体ウエハのＮＯ／ＧＯ判定を
行うところである。なんらかのトラブルがあり全く歩留
しないウエハをその後のテスター工程等へ流動しても無
駄だからである。このＰ．Ｃ．Ｍ測定においてＶＴＨ等
と同様にＰｍａｘの測定を行うものが本実施例の特徴で
ある。Ｐｍａｘの値からパッケージにまでなった最終製
品のＥＳＤ耐量を予想し、問題があれば製品試作なら回
路やレイアウト設計の検証と修正を行う、もともとＥＳ
Ｄ耐量にマージンのない既量産製品ならその時点で廃棄
（スクリーニング）とするものである。これまでのやり
かただと、いずれもパッケージにまでしてＥＳＤ試験を
行い、新製品認定や出荷のＮＯ／ＧＯ判定をそれぞれし
ていた。

【００３３】図３は、本発明の第３の実施例を示す製品
試作及び量産ＩＣの製造工程順の模式図である。Ｐ．
Ｃ．Ｍ測定の工程において、Ｐｍａｘ測定を行わず、そ
の後のウエハテスターの工程で行うというものである。
Ｐｍａｘ測定が測定器の都合（電流印加ができないと
か）などで行えない場合や、製品チップ全てのＥＳＤ耐
量を確保する場合などに適している。ウエハテスターの
工程とは、前述してきたテスター工程と称するものであ
り、半導体ウエハ上のＰ．Ｃ．Ｍではない多数配列され
た本番の製品チップの電気的性能をチェックし、所望の
性能を満足しないものはレーザーやインクで印をつけ不
良品としその後のパッケージの工程などへは進めないよ
う選別（スクリーニングとも称する）する工程のことで
ある。ソーテイング、ウエハソーテイング、プロービン
グ、ウエハプロービング等と称される。

【００３４】本実施例の場合、Ｐ．Ｃ．Ｍのようなテス
トトランジスタでのＰｍａｘ測定（もちろんそれも可能
であり、製品チップの内部へのテストトランジスタの配
列については後述する）ではなく実際の製品ＩＣチップ
上の入力、出力、あるいは入出力端子においてＥＳＤ耐
量のチェックを行うというものである。しかし、実際の
製品であるから、１端子といえども破壊してしまうわけ
にはいかない。そこで、あらかじめある程度（統計、実
績的に）Ｐｍａｘのわかっている製品ＩＣあるいはプロ
セスである必要がある。そして、Ｐｍａｘの手前でなお
かつ充分ＥＳＤ耐量を確保できる電力値を設定する、そ
れをＰｃｒｉｔと称する。Ｐｃｒｉｔを得るＩ_D をＩ_D
ｃｒｉｔとする。したがって、それら端子にＩ_D ｃｒｉ
ｔを印加しそこでの電力を求め、それらの値が予め設定
したＰｃｒｉｔの値をうわまっていれば良品とするとい
うものである。もし下回っていれば、他の電気性能で合
格しなかったのと同様に不良品としてマークすればよ
い。Ｐｃｒｉｔは不可逆的破壊を超えてしまうＰｍａｘ
とは異なり、この測定を行うことでわざわざ製品ＩＣを
不良品にしてしまうということもない。

【００３５】図７ＢはＰｃｒｉｔを説明するＩ_D とＶ_D
の積とＩ_D の関係を示す模式的グラフである。本実施例
の場合Ｐｍａｘより短時間（１測定あたりは）の測定が
可能であり、第１、第２の実施例においてＰｍａｘの代
わりにＰｃｒｉｔで行うことも有益である。

【００３６】本発明により、大変なＴＡＴの短縮となっ
た。また不良ＩＣを事前にスクリーニングできることに
より品質向上及びコストダウンを実現できる。ところ
で、前述のＰ．Ｃ．Ｍであるが、ここで若干の説明をし
ておく。図１３は製品ＩＣ（半導体集積回路）とＰ．
Ｃ．Ｍ１１０（半導体集積回路構成要素評価領域）が配
列された半導体ウエハ１１２（半導体集積回路基板）を
示す模式的平面図である。通常このようにして、１ウエ
ハ面内に数個から数１０個製品ＩＣ１１１の合間に配列
されるものである。大きなＩＣの場合などには、ＩＣの
チップ内にＰＣＭを設ける場合もある。

【００３７】図１４はＰ．Ｃ．Ｍ１１０の部分Ａの拡大
した様子を示す模式的平面図である。針当り用のパッド
１２０があり、個別単体のトランジスタが数種類の寸法
（たとえばゲートの長さＬや幅Ｗ）のバリエーションを
もって配列されているものである。これらパッドにウエ
ハ状態のまま直接針当て（プロービング）してＶ_thなど
と同様にしてＰｍａｘを測定するものである。

【００３８】図１５はＰ．Ｃ．Ｍ１１０の部分Ａの模式
的回路を示すブロック図である。また、前述したような
Ｐ．Ｃ．Ｍ１１０の配列の他に、スクライブライン（Ｉ
ＣとＩＣの間の切り代）上に細長いＰ．Ｃ．Ｍを配列す
るという方法もある。図１６Ａはスクライブライン１４
０上にＰ．Ｃ．Ｍ１４３が配列された様子を示す模式的
平面図である。製品ＩＣチップ１４４の周辺にボンディ
ングパッド１４１が配置されている。製品ＩＣチップ１
４４はスクライブライン１４０で仕切られている。この
方法だと製品ＩＣチップ１４４の取れ個数が減らなくて
すむという利点がある。Ｐｍａｘの測定については同様
である。また測定の個数や抜取りの方法についてはＶ_th
等と同様にケースバイケースであり、本発明の実施を行
う人が豊富な品質管理経験と統計的手法を生かすべきも
のである。

【００３９】本発明において、半導体集積回路基板は、
半導体集積回路であるＩＣと半導体集積回路構成要素評
価領域であるＰ．Ｃ．Ｍとからなっている。一般的には
完成した半導体ウエハになる。しかし、ＩＣの内部にＰ
ＣＭを含んでいる場合は、ＩＣそのものが半導体集積回
路基板となる。

【００４０】図１６Ｂが製品ＩＣチップ１６４内にテス
トトランジスタ１６３が含まれている様子を示す模式的
平面図である。テストトランジスタの針当用パッド１６
２は製品ＩＣのボンディングパッド類１６１と同様に配
列されており、第３の実施例で説明したようにウェハー
テスターでのＰｃｒｉｔ測定に便利である、チップサイ
ズやパッドピッチに余裕のある場合に行う。もちろんチ
ップ内とはいえ、Ｐ．Ｃ．Ｍ測定で抜き取りでＰｍａｘ
やＰｃｒｉｔも図っても良い。その場合針当用パッドは
ボンディングパッドのように最外周に整列する必要はな
い。

【００４１】

【発明の効果】以上に説明したように、本発明によれ
ば、半導体集積回路基板の開発・製造段階でＩＣ（半導
体集積回路）の入力端子あるいは出力端子の構成要素の
Ｐｍａｘを測定し製造工程条件やデザインルールにフィ
ードバックするという手段を取ることでＥＳＤ耐量の評
価にかかわるＴＡＴを大幅に短縮することが可能とす
る、また新製品試作および量産において製造工程終盤で
Ｐｍａｘを測定し新製品認定や出荷可否の判断を行うと
いう手段を取ることでＥＳＤ耐量にかかわる品質の向上
およびコストダウンを可能とするという効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すプロセス開発の試
作における工程順の模式図である。

【図２】本発明の弟２の実施例を示す製品試作及び量産
ＩＣの製造工程順の模式図である。

【図３】本発明の第３の実施例を示す製品試作及び量産
ＩＣの製造工程順の模式図である。

【図４】ＮチャネルＭＯＳトランジスタの模式的断面図
である。

【図５】ＡはＮチャネルＭＯＳトランジスタを表す模式
的等価回路図であり、Ｂはバイポーラトランジスタと見
た場合を表す模式的等価回路図である。

【図６】ＮチャネルＭＯＳトランジスタのスナップバッ
クしてバイポーラ動作を起こす様子を示す模式的Ｖ_D−
Ｉ_D特性のグラフである。

【図７】Ａは図６のグラフを描き換えたものでＰ（パワ
ー）すなわちＩ_DとＶ_Dの積とＩ_Dの関係をあらわす模
式的グラフである。Ｂは、Ｐｃｒｉｔを説明するＩ_Dと
Ｖ_Dの積とＩ_Dの積を表す模式的グラフである。

【図８】Ａは電流印加の方法を説明する時間と電流の関
係を示す模式的グラフである。Ｂは対数的電流印加の方
法を説明する時間と電流の関係を示す模式的グラフであ
る。

【図９】本発明のＰｍａｘとＩＣのＥＳＤ耐量との関係
を示す模式的グラフである。

【図１０】ＩＣのＥＳＤ耐量とトランジスタのＥＳＤ耐
量の関係を示す模式的グラフである。

【図１１】本発明でいうところのＰｍａｘと前述したト
ランジスタのＥＳＤ耐量の関係を示す模式的グラフであ
る。

【図１２】各パラメータの関係を整理した模式図であ
る。

【図１３】製品ＩＣとＰ．Ｃ．Ｍが配列された半導体ウ
エハを示す模式的平面図である。

【図１４】Ｐ．Ｃ．Ｍの部分Ａの拡大した様子を示す模
式的平面図である。

【図１５】Ｐ．Ｃ．Ｍの部分Ａの模式的回路を示すブロ
ック図である。

【図１６】Ａはスクライブライン上にＰ．Ｃ．Ｍが配列
された様子を示す模式的平面図である。Ｂは、チップ内
にテストトランジスタが配列された様子を示す模式的平
面図である。

【図１７】一般的新規ＩＣの製品開発の流れを示す模式
図である。

【図１８】一般的なプロセス開発の流れを示す模式図で
ある。

【図１９】モールドパッケージされた半導体集積回路装
置（以下ＩＣと称する）の一般的な端子構成を示す模式
的外形上面図である。

【図２０】ＥＳＤストレス印加試験を示す模式的な回路
図である。

【図２１】ＡはＩＣにおけるＥＳＤストレスと各端子の
ストレス印加後のリーク電流の関係を示すグラフであ
る。ＢはトランジスタにおけるＥＳＤストレスと各端子
のストレス印加後のリーク電流の関係を示すグラフであ
る。

【図２２】一般的な入力端子の保護回路を示す模式的ブ
ロック図である。

【図２３】一般的なＮチャネルオープンドレイン出力端
子を示す模式的ブロック図である。

【図２４】Ｎチャネルオープンドレイン出力端子の保護
回路を示す模式的ブロック図である。

【図２５】ＣＭＯＳ出力端子の保護回路を示す模式的ブ
ロック図である。

【図２６】入出力端子の保護回路を示すブロック図であ
る。

【符号の説明】

５１１ｓｔブレークダウン５２スナップバック５３ＮＰＮトランジスタのバイポーラ動作電流５４２ｎｄブレークダウン５５（Ｖ２，Ｉ２）５６２ｎｄバイポーラ電流６１１ｓｔバイポーラ動作領域６２２ｎｄバイポーラ動作領域６３Ｐｍａｘ１７１Ｖｃｃ端子１７２接地端子１７３入力端子１７４出力端子２０１ＮチャネルＭＯＳトランジスタ整理番号：９３−４２９〔数１〕

Claims

(57)【特許請求の範囲】

【請求項１】半導体集積回路と前記半導体集積回路の
構成要素評価領域とを同一基板上に形成する半製品製造
工程と、これに続き、前記半導体集積回路の構成要素評価領域を電気的に評価
する検査工程とを有し、前記半導体集積回路の構成要素評価領域には、静電破壊
耐量評価要素が形成されており、前記検査工程は、前記静電破壊耐量評価要素の破壊電力
の測定を含むことを特徴とする半導体集積回路基板の製
造方法。
【請求項２】前記静電破壊耐量評価要素の破壊電力の
測定は、前記要素に２ｎｄブレークダウン前の非破壊の状態から
２ｎｄブレークダウンである破壊に至るまでの電圧を印
加し、同電圧とそれに流れる電流とより前記要素が消費
する電力を測定する工程と、前記工程により非破壊電圧が最大の時の前記電力値を求
める工程と、前記電力値を前記半導体集積回路基板の静電破壊耐量と
して、前記半導体集積回路基板の良否を決定する工程と
からなることを特徴とする請求項１記載の半導体集積回
路基板の検査方法。
【請求項３】前記破壊電力測定のための印加電力値が
規定の値に達した時点で電圧印加を中止する工程と、前
記電力値が前記非破壊領域であるかどうかの判定をし、
前記半導体集積回路基板の良否の決定をする工程とから
なることを特徴とする請求項１記載の半導体集積回路基
板の検査方法。
【請求項４】前記電力の測定は、前記要素に対して時
間段階的に増加する定電流を印加し、その際の電圧を測
定し電力値を求めることを特徴とする請求項２又は３記
載の半導体集積回路基板の検査方法。
【請求項５】前記電力の測定は、前記要素に対して時
間段階的に対数的に増加する定電流を印加し、その際の
電圧を測定し電力値を求めることを特徴とする請求項２
又は３記載の半導体集積回路基板の検査方法。
【請求項６】前記電力の測定は、前記要素に対して時
間段階的に対数的に増加する定電流を印加し、その際の
電圧を測定し電力値を求めることを特徴とする請求項２
又は３記載の半導体集積回路基板の検査方法。