JP4630594B2 - 静電気放電耐性特性の測定方法並びに静電気破壊試験方法及びこれらの方法を実現するパルス電圧印加回路 - Google Patents

Description

本発明は、半導体素子、及び磁気ヘッド回路などの静電気放電保護回路に対し、所定の電圧上昇率によって上昇し、ピーク電圧に至る伝達ラインパルス電圧（Transmission Line Pulse電圧：以下「ＴＬＰ電圧」と略称する。）を印加電圧とする静電気放電耐性特性の測定方法、及び静電気破壊試験方法、及びこれらの方法を実現するために、ＴＬＰ電圧に他のパルス電圧を重畳したことによる電圧を印加する回路に関するものである。

静電気放電保護回路に対し、静電気破壊試験を行うための電圧を印加することによって静電気放電保護回路内において生じかつ測定される電圧及び電流の変化する状態は、図４に示すように、当初ピーク値電圧を伴うトリガー（Trigger）発生状態に至り、次に電圧値が急激に下降し、かつ電流値が徐々に増加するようなスナップバック（Snapback）状態に至り、更には電圧値の上昇と共に、電流値も順次上昇するような所謂導通状態（Conductiv State）に至っている（尚、図４は、ＭＯＳ型トランジスタを使用した静電気放電保護回路の場合を例示している。）。

ＴＬＰ電圧は、一定の時間内に上昇し（通常の場合には、１０ナノ秒間に上昇し）、ピーク電圧に至るが、その電源電圧として通常矩形波パルスを採用し、当該パルスを図５（ａ）の上側に示すように、略台形の形状に変形されることによって（通常このような変形を行うために、低周波フィルター回路又は積分回路が使用されている。）形成されているが、当該ＴＬＰ電圧が静電気放電保護回路に印加された場合には、印加の段階にて図５（ａ）の下側に示すような反射波が発生し、双方の合成によって、図５（ｂ）に示すような時間的変化を呈するようなパルス電圧が印加されることになる。

そして、印加されたＴＬＰ電圧、具体的には図５（ｂ）の入射ＴＬＰ電圧と反射ＴＬＰ電圧の合成による電圧と電流との関係を算定し、徐々に印加するＴＬＰ電圧の値を大きくすることによって、図４の導通状態における電流（Ｉ）と電圧（Ｖ）との関係を明らかにしたうえで、静電気破壊に至る電流値及び電圧値を測定することになる。

ところで、図４に示す静電気放電保護回路の導通状態における電圧と電流との間の変化の程度（図４の導通状態における勾配の程度）、更には静電気破壊に係る電圧値並びに電流値の程度は、ＴＬＰ電圧の電圧上昇率及びピーク電圧とは別に、トリガー発生状態における電圧（以下「トリガー電圧」と略称する。）の程度によっても左右される。

他方、トリガー電圧は、当該トリガー電圧に至るまでに、静電気放電保護回路に印加される入力電圧の電圧上昇率によって左右される。

したがって、静電気放電耐性特性の測定方法、及び静電気破壊試験方法を多角的に行い、静電気放電保護回路において多面的な破壊性能を検討し、かつ把握するためには、トリガー電圧に至るまでの電圧上昇率を適宜特定したうえでトリガー電圧を適宜選択したうえで、更にＴＬＰ電圧のピーク値を選択し、しかも前記トリガー電圧に至るまでの電圧上昇率、及び前記ピーク値をそれぞれ独立に変化させることによって、色々な導通状態及びこれに対応する静電気破壊状態を設定し、かつ試験を行うことが単に望ましいだけでなく、場合によっては必要不可欠と言っても過言ではない。

しかるに、従前の静電気放電耐性特性の測定方法、及び静電気破壊試験方法においては、図６に示すように、単にＴＬＰパルスにおいて、当初の電圧上昇率を変化させたうえで、トリガー状態→スナップバック状態→導通状態の順序による変化を実現し、静電気破壊試験を行っていたに過ぎなかった。

このような方法では、トリガー電圧を測定する際のＴＬＰ電圧における電圧上昇率はトリガー電圧／電流の立ち上り時間の領域内にて設定されているにも拘らず、ＴＬＰ電圧のピーク値は、所定の導通状態を設定するために決定されており、トリガー電圧を変化させることを考慮したうえで、ＴＬＰ電圧の波形やピーク値が決定されている訳ではない。

したがって、上記方法の場合には、ＴＬＰ電圧の波形及びピーク値が変化した場合には、トリガー電圧もまた変化し、一定のトリガー電圧の下にＴＬＰ電圧のピーク値を変化させることは不可能であり、他方ＴＬＰ電圧の波形及びピーク値は、別に独立した状態にてトリガー電圧を適宜設定することによって、静電気破壊に至る状態について多角的に試験を行うことが不可能である。

第６４２９６７４Ｂ１米国特許明細書 "TLP calibration,correlation,standards,and new techniques［ESD test］"Barth,J.;Verhaege,K.;Henry,L.G.;Richner,J.;Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000,26-28 Sept.2000 Pages:85-96 TLP measurements for verification of ESD protection device responseHyatt,H.;Harris,J.;Alanzo,A.;Bellew,P.;Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000,26-28 Sept.2000 Pages:111-120 Electrostatic discharge and high current pulse characteriza-tion of epitaxial-base silicon‐germanium heterojunction bipolar transistorsVoldman，S.;Juliano,P.;Johnson,R.;Schmidt,N.;Joseph,A.;Furkay,S.:Rosenbaum,E.；Dunn,J.;Harame,D.;Meyerson,B.;Reliability Physics Symposium,2000.Proceedings.38th Annual 2000 IEEE Internatio-nal,10-13 April 2000 pages:310-316

本発明は、静電気破壊試験において、静電気放電保護回路に対し、所望のトリガー電圧を設定することによって各トリガー電圧に対応する導通状態を形成したうえで、所望の電圧上昇率及びピーク電圧によるＴＬＰ電圧を印加することによって、導通状態、更には静電気破壊に至る状態を多角的に設定し、かつ検出することを可能とするような静電気放電耐性特性の測定方法、及び静電気破壊試験方法及び当該方法を実現する電圧印加回路の構成を提供することを課題としている。

前記課題を解決するため、本発明の基本構成は、
（１）静電気放電保護回路に対し、所定の電圧上昇率によって上昇し、かつピーク値に至る入力ライン伝達用パルス電圧（Transmission Line Pulse電圧：以下「ＴＬＰ電圧」と略称する。）を静電気放電保護回路に印加する静電気放電耐性特性の測定方法、及び静電気破壊試験方法において、ＴＬＰ電圧とは別に、ＴＬＰ電圧よりも早い時期に発生しかつ印加され、ＴＬＰ電圧よりも低い電圧上昇率にて上昇し、かつ静電気放電保護回路をトリガー状態とすることができるトリガー発生用パルス電圧（Trigger Generating Pulse電圧：以下「ＴＧＰ電圧」と略称する。）を静電気放電保護回路に印加すると共に、ＴＧＰ電圧、及びＴＬＰ電圧のピーク値をそれぞれ独立して選択し得ることに基づく静電気放電耐性特性の測定方法、及び静電気破壊試験方法、
（２）−（１）ＴＬＰ電圧がＴＧＰ電圧と同一電位の基準値（零ボルト）からスタートし、かつＴＧＰ電圧と重畳して印加されることを特徴とする前記（１）の静電気放電耐性特性の測定方法、及び静電気破壊試験方法、
（２）−（２）ＴＧＰ電圧がピーク値に至った段階にて印加を終了し、ＴＬＰ電圧が引き続き当該ピーク値からスタートして印加されることに基づく前記（１）の静電気放電耐性特性の測定方法、及び静電気破壊試験方法、
からなる。

前記解決手段に基づき、静電気破壊試験において、静電気放電保護回路に対し、所望のトリガー電圧を設定することによって各トリガー電圧に対応する導通状態を形成したうえで、所望の電圧上昇率及びピーク電圧によるＴＬＰ電圧を印加することによって、導通状態、更には静電気破壊に至る状態を多角的に設定し、かつ検出することが可能となる。

静電気放電保護回路において、トリガー電圧が発生する状態は、静電気破壊に至るような印加電圧の値よりも小さな印加電圧によって実現することができる。

本発明においては、上記の点に着目し、本発明においては、図４の導通状態から静電気破壊に至るためのＴＬＰ電圧とは別に、トリガー電圧を発生することを目的として図３（ａ）、（ｂ）に示すように、ＴＧＰ電圧を独立した状態にて印加することに構成上の基本的特徴が存在する。

図３（ａ）は、ＴＧＰ電圧がＴＬＰ電圧と重畳した状態にて印加されるという前記（２）−（１）による実施形態の場合を示しており、図３（ｂ）は、ＴＧＰ電圧とＴＬＰ電圧とが重畳せずに、ＴＧＰ電圧からピーク値にて印加を終了した段階にて、引き続きＴＬＰ電圧が当該ピーク値からスタートして印加されるという前記（２）−（２）による実施形態を示している。

ＴＧＰ電圧とＴＬＰ電圧とが重畳されて印加していることを示す図３（ａ）において、ピーク値に至るまで上昇する電圧によって静電気放電保護回路に対してトリガー状態を形成するという、ＴＧＰ電圧の本来の機能を考慮するならば、ピーク値に至る段階にてＴＧＰ電圧の発生及び印加を終了させればよく、図３（ａ）に示すようなピーク値の維持及びその後の減衰状態による電圧の発生及び印加は必ずしも必要ではない。
但し、実際には、ＴＧＰ電圧に対する電源回路として、矩形パルスを採用することが多いことから、図３（ｂ）のような台形状パルスを採用する場合が多い。

ＴＧＰ電圧は、単にトリガー状態を形成することを目的としている以上、図３（ａ）、（ｂ）に示すように、導通状態、更にはその後の静電気破壊を実現するためのＴＬＰ電圧よりもピーク値は小さく設定されている。

しかも、静電気放電保護回路のトリガー状態は、導通状態更にはその後の静電気破壊状態よりも前段階にて生じていることとの関係上、ＴＧＰ電圧は、ＴＬＰ電圧よりも早い段階にて設定されることを必要とする。

このような状況を反映して、ＴＧＰ電圧はＴＬＰ電圧の印加よりも前段階にて緩い上昇勾配を伴って発生し、かつ静電気放電保護回路に印加されるが、ピーク値に至るような前記上昇期間は、当該期間中において、静電気放電保護回路がトリガー状態に至るように設定されている（図３（ａ）、（ｂ）では、×印によって静電気放電保護回路がトリガー状態に至ったことを例示している。）。

ＴＧＰ電圧の電圧上昇率及びピーク値を、ＴＬＰ電圧の電圧上昇率及びピーク値を独立した状態にて適宜選択することによって、トリガー電圧を選択し、当該トリガー電圧に対応した導通状態を選択して設定することが可能となる。

ＴＬＰ電圧は、従来技術の状況を示している図６の場合と同様に、所望のピーク値及び当該ピーク値に至る電圧上昇率を設定したうえで、静電気放電保護回路の導通状態、更にはその後の静電気破壊状態を実現しているが、ピーク値及び当該ピーク値に至る電圧上昇率によっても、前記の各状態が左右される（但し、図３（ｂ）の場合にはＴＬＰ電圧がＴＧＰ電圧のピーク値からスタートする以上、図６の場合のように零ボルトからスタートする訳ではない。）。

したがって、ＴＧＰ電圧のピーク値及び当該ピーク値に至る電圧上昇率、並びにＴＬＰ電圧のピーク値及び当該ピーク値に至る電圧上昇率を適宜選択して組み合わせることによって色々な状態による導通状態、更にはその後の静電気破壊状態を実現することが可能となる。
但し、特に図３（ａ）のように、ＴＧＰ電圧が継続して印加される場合には、静電気破壊に至るまで印加される場合があることから、実際にはＴＧＰ電圧は単にトリガー電圧の設定によって間接的に静電気破壊に至る状態を左右するだけでなく、ＴＬＰ電圧と共に、直接静電気破壊に至る電圧をも左右することになる。

したがって、静電気破壊に至る段階にて、ＴＧＰ電圧の印加が継続中の場合には、当該ＴＧＰ電圧の影響を考慮したうえで、導通状態、更にはその後の静電気破壊状態を実現するＴＬＰ電圧＋ＴＧＰ電圧を所望の値に設定したうえで、色々な状態の導通状態、更には静電気破壊状態を実現し、かつ多角的な検討を行うことになる。

何れにせよ、本発明においては、ＴＬＰ電圧及びＴＧＰ電圧を相互に独自に設定することによって、前記発明の課題及び効果を達成することができる。

以下、実施例による具体的な回路に即して説明する。

実施例１の内、前記（２）−（１）の方法を実現する実施態様は、図１（ａ）に示すように、ＴＧＰ電圧電源回路１２をＴＬＰ電圧電源回路１１と独立して設置し、かつＴＧＰ電圧波形形成回路２２と接続し、双方の電源回路の作動時期を連動すると共に、ＴＬＰ電圧電源回路１１とＴＬＰ電圧波形形成回路２１との間に遅延ブロックを設け、ＴＬＰ電圧のピーク値をＴＬＰ電圧電源回路１１において発生するパルス電圧の大きさを調整するか、又はＴＬＰ電圧制御回路９１を設置することによって調整し、ＴＧＰ電圧のピーク値をＴＧＰ電圧電源回路１２において発生するパルス電圧の大きさを調整するか、又はＴＧＰ電圧制御回路９２を設置することによって調整したうえで、ＴＬＰ電圧波形形成回路２１に基づく出力電圧とＴＧＰ電圧波形形成回路２２に基づく出力電圧とによる加算回路５を設けた回路を採用している。

ＴＬＰ電圧電源回路１１とＴＧＰ電圧電源回路１２とを独立して設けた場合には、ＴＬＰ電圧をＴＧＰ電圧よりも後に発生させるために、ＴＬＰ電圧電源回路１１とＴＧＰ電圧電源回路１２とが相互に連動したうえで作動することを不可欠とする。

図１（ａ）では、電圧分割回路３においてＴＬＰ電圧電源回路１１からパルス信号を受けた電圧分割回路３からトリガー信号が発生され、当該トリガー信号に基づいてＴＧＰ電圧電源回路１２が作動を行うことによって、双方の電源回路の連動が行われている。

図１（ａ）の場合には、必然的にＴＬＰ電圧電源回路１１の作動の方が、ＴＧＰ電圧電源回路１２の作動よりも先に作動することから、ＴＬＰ電圧電源回路１１ではＴＬＰ遅延ブロック４１が設けられており、ＴＬＰ電圧がＴＧＰ電圧よりも所定の位相を以って遅れた状態としている。

図１（ａ）においては、ＴＧＰ遅延回路４２を設置することによって、ＴＧＰ電圧に一定の時間遅れを形成することによってＴＧＰ電圧の位相を調整し、ひいてはＴＧＰ電圧のスタート時点とＴＬＰ電圧のスタート時点との時間差の調整を行っているが、当該ＴＧＰ遅延回路４２は不可欠という訳ではない（ＴＬＰ遅延ブロック４１によって、当該時間差を調整することが可能であるから。）。
尚、システム全体において、遅延時間差が変動する場合には、コンピュータ（ＣＰＵ）６によって、当該変動に対応して、遅延回路の遅延時間を変更することによって、補正を行う必要がある。

図１（ａ）においては、ＴＧＰ遅延回路４２は、ＴＧＰ電圧電源回路１２からパルス信号を受領する実施態様を示しているが、ＴＧＰ電圧電源回路１２とＴＧＰ遅延回路４２との接続関係は、図１（ａ）に示す態様だけでなく、ＴＧＰ遅延回路４２が電圧分割回路３からトリガー信号を受け、当該トリガー信号について、一定の時間遅れを形成したうえでＴＧＰ電圧の位相を調整し、ＴＧＰ電圧電源回路１２に対し、トリガー信号を伝達する実施形態も設定可能である。

後者の実施形態の場合には、電圧分割回路３から分割された電圧が、ＴＧＰ遅延回路４２の入力電圧レベルに合致するか否かを判断するために、当該ＴＧＰ遅延回路４２と電圧分割回路３の間に、比較回路（コンパレータ回路）を設置することが多い。

ＴＬＰ電圧回路側に設けられているＴＬＰ遅延ブロック４１は、通常の場合、集中回路によるＴＧＰ遅延回路４２を設ける場合よりも、一定の長さを有している同軸ケーブルによるディレイーラインによって、電圧の遅延機能（時間遅れ機能）を発揮する場合が多い。

前記（２）−（１）の方法を実現する実施態様においては、図１（ａ）に示すような電圧分割回路３によって、ＴＬＰ電圧電源回路１１とＴＧＰ電圧電源回路１２を連動させる場合だけでなく、ＴＬＰ電圧電源回路１１とＴＧＰ電圧電源回路１２とを同時に作動させたうえで、ＴＬＰ電圧をＴＬＰ遅延ブロック４１によって所定の時間遅延させるように制御する手法も存在する。
但し、前記のように双方の電源回路を同時に作動させる場合においても、図１（ａ）に示す場合と同じように、ＴＧＰ遅延回路４２を設置し、コンピュータ６によってＴＧＰ電圧の位相を制御し、ＴＬＰ電圧とＴＧＰ電圧との時間差を調整することができる（但し、必要不可欠という訳ではない。）。

図１（ａ）においては、ＴＬＰ電圧回路及びＴＧＰ電圧回路にそれぞれ電圧制御回路９１、同９２を設置することによって、ＴＬＰ電圧のピーク値及びＴＧＰ電圧のピーク値の調整を行っているが、前記（２）−（１）の方法を実現する実施態様においては、これらの電圧制御回路は不可欠ではなく、ＴＬＰ電圧電源回路１１及びＴＧＰ電圧電源回路１２において発生するパルスの電圧値をコンピュータ６の指令によって予め調整することによっても、ＴＬＰ電圧のピーク値及びＴＧＰ電圧のピーク値を調整することが可能である。
尚、電圧制御回路９１及び同９２としては、分圧抵抗回路、又は電力トランジスターなどを使用したことによる電圧増幅回路を採用することができるが、前者の方が構成上及び使用上簡便である。

実際の作動においては、ＴＬＰ電圧電源回路１１及びＴＧＰ電圧電源回路１２の何れにおいても、矩形波発生回路を採用し、かつＴＬＰ電圧波形形成回路２１、ＴＧＰ電圧波形形成回路２２においては、低周波通過フィルター（ローパスフィルター）、又は積分回路を採用することによって、前記矩形波パルスを台形状パルスに変形する手法が通常採用されている。

このような相互に独立した状態によって設定されたＴＬＰ電圧とＴＧＰ電圧とは、加算回路５において重畳され、当該重畳電圧が一方ではオシログラフ７に印加されながら、プローブニードル８を介して対象となる静電気放電保護回路に印加されることになる。
尚、図１（ａ）においては、オシログラフ７からコンピュータ６に対し、ＴＬＰ電圧及びＴＧＰ電圧、更にはこれらの重畳した状態による図形情報が伝達され、後の制御に資するようなデータを提供している。

実施例１の内、前記（２）−（１）の方法を実現するための他の実施態様は、図１（ｂ）に示すように、ＴＬＰ電圧、及びＴＧＰ電圧の各電源として、共通電源回路１を設置し、ＴＬＰ電圧波形形成回路２１と当該共通電源回路１との間に、遅延回路を設けると共に、ＴＬＰ電圧のピーク値、及びＴＧＰ電圧のピーク値を、共通電源回路１において発生するパルス電圧の大きさを調整すると共に、ＴＬＰ電圧波形形成回路２１に接続されるＴＬＰ電圧制御回路９１、若しくはＴＧＰ電圧波形形成回路２２と接続されるＴＧＰ電圧制御回路９２の内の一方によって調整するか、又は前記ＴＬＰ電圧制御回路９１、及びＴＧＰ電圧制御回路９２との双方によって調整したうえで、ＴＬＰ電圧波形形成回路２１に基づく出力電圧とＴＧＰ電圧波形形成回路２２に基づく出力電圧とによる加算回路５を設けた回路を採用している。

前記（２）−（１）の方法を実現するための他の実施態様においては、ＴＬＰ電圧とＴＧＰ電圧とは共通電源回路１と接続していることから、実施例１の場合のように、ＴＬＰ電圧電源回路１１とＴＧＰ電圧電源回路１２とを連動させるために格別の設計は不要である。
但し、前記他の実施態様においても、ＴＬＰ電圧波形形成回路２１と共通電源回路１との間にＴＬＰ遅延ブロック４１が介在し、ＴＬＰ電圧をＴＧＰ電圧よりも遅い時間に発生させることについては、図１（ａ）に示す実施態様の場合と変わりはない。

図１（ｂ）においても、ＴＧＰ電圧回路は、ＴＬＰ電圧回路における電圧分割回路３からの分割された電圧に基づいて作動しているが、電圧分割回路３とＴＧＰ電圧波形形成回路２２との間にＴＧＰ遅延回路４２を設置し、コンピュータ６からの指令によってＴＧＰ電圧の位相を調整し（この点は、図１（ａ）におけるＴＧＰ遅延回路４２の機能と同一である。）、かつＴＧＰ電圧に対するＴＬＰ電圧の時間遅れの程度を調整することができる（但し、図１（ａ）の場合と同様、ＴＧＰ遅延回路４２は不可欠という訳ではない。）。

図１（ｂ）においては、ＴＬＰ電圧のピーク値は、共通電源回路１から発生するパルス電圧の大きさをコンピュータ６からの指令によって調整されている（このため、図１（ａ）の場合のようなＴＬＰ電圧制御回路９１は設置されていない。）。

これに対し、ＴＧＰ電圧のピーク値は、既に共通電源回路１によって調整され、かつ所定の分圧比によって分圧されたパルス電圧に対し電圧制御回路９２において更に調整することによって、ＴＬＰ電圧と独立した状態にて調整されている。
尚、前記他の実施態様における各ピーク電圧の調整は、図１（ｂ）に示す態様だけでなく、図１（ｂ）とは逆に、ＴＧＰ電圧のピーク値を共通電源回路１が発生するパルス電圧の大きさをコンピュータ６からの指令によって調整し、ＴＬＰ電圧のピーク値を別途ＴＬＰ電圧制御回路９１によって更に調整する実施形態、更には共通電源回路１におけるパルス電圧値を一定としたうえで、図１（ａ）に示す場合と同様に、ＴＬＰ電圧回路において、ＴＬＰ電圧制御回路９１を設け、かつＴＧＰ電圧回路において、ＴＧＰ電圧制御回路９２を設けるような実施形態も採用可能である。

図１（ｂ）に示す他の実施態様においても、共通電源回路１として矩形波発生回路を採用し、かつＴＬＰ電圧波形形成回路２１、及びＴＧＰ電圧波形形成回路２２において、低周波通過フィルター（ローパスフィルター）又は積分回路を採用することによって、前記矩形波発生回路を採用し変形する手法が通常採用されている。

図１（ｂ）に示す他の実施態様においても、図１（ａ）に示す実施態様の場合と同様、ＴＬＰ電圧とＴＧＰ電圧とは加算回路５によって重畳され、当該重畳電圧が一方ではオシログラフ７に印加されるが、プローブニードル８を介して対象となる静電気放電保護回路に印加されることになる。

実施例２は、前記（２）−（２）の方法を実現しており、図２に示すように、コンピュータ６と連動した電圧波形合成回路（電圧シンセサイザー回路）によって、最初にＴＧＰ電圧を発生させ、引き続きＴＬＰ電圧を発生させる回路を採用している。

実施例２においては、ＴＧＰ電圧のピーク値及び当該ピーク値に至る時間、更にはその後引き続いて印加されるＴＬＰ電圧のピーク値及び当該ピーク値に至る時間は、全てコンピュータ６の指令に基づいて電圧合成回路１０によって設定されている。
尚、実施例２においても、ＴＬＰ電圧とＴＧＰ電圧とを合成したことによる電圧が、一方ではオシログラフ７に印加されるが、プローブニードル８を介して対象となる静電気放電保護回路に印加されることになる。

本発明においては、ＴＬＰ電圧を使用することを不可欠としているが、本発明の適用範囲はＴＬＰ装置に限定される訳ではない。

即ち、静電気放電（Electro Static Discharge：ＥＳＤ）試験装置の静電気放電耐性特性の測定方法、及び静電気破壊試験方法において、ＴＬＰ電圧に相当する印加電圧の電圧上昇率、及びピーク電圧を多角的に制御することにも当然適用可能であり、かつ当該制御の方法もまた本発明の利用形態に該当する。

このような本発明は、人体帯電モデル（Human Body Model：ＨＢＭ）による静電気破壊試験、マシンモデル（Machine Model：ＭＭ）、デバイス帯電モデル（Charged Device Model：ＣＤＭ）などの静電気破壊試験に利用することが可能であり、しかも、当該静電気破壊試験に必要な装置の製造にも利用することができる。

実施例１の構成を示すブロック回路図であり、（ａ）はＴＬＰ電圧電源回路とＴＧＰ電圧電源回路を独立して設けた実施態様のブロック回路図であり、（ｂ）はＴＬＰ電圧とＴＧＰ電圧とについて、共通電圧電源回路を設けたブロック回路図である。 実施例２の構成を示すブロック回路図である。 本発明の基本原理を示すグラフであり、（ａ）は前記（２）−（１）の構成に対応してＴＬＰ電圧とＴＧＰ電圧とが重畳される実施態様を示しており、（ｂ）は前記（２）−（２）の構成に対応して、ＴＬＰ電圧がＴＧＰ電圧に重畳されずに、ピーク値に至って終了したＴＧＰ電圧に引き続いてスタートする実施形態を示している。 静電気放電保護回路において、静電気破壊に至るような電圧を印加した場合において検出される電圧と電流の関係を示すグラフである。 ＴＬＰ電圧を印加したことによって、反射電圧が発生し、かつこれらの重畳によって静電気放電保護回路に電圧が印加されることを示すグラフであり、（ａ）は印加電圧、及び終端によって生ずる当該印加電圧に対応した反射電圧を示しており、（ｂ）は双方を合成したことによる電圧を示している。 ＴＬＰ電圧の電圧上昇率及びピーク電圧を順次変化させた状況を示すグラフである。

符号の説明

１ 共通電源回路
１１ ＴＬＰ電圧電源回路
１２ ＴＧＰ電圧電源回路
２１ ＴＬＰ電圧波形形成回路
２２ ＴＧＰ電圧波形形成回路
３ 電圧分割回路
４１ ＴＬＰ遅延ブロック
４２ ＴＧＰ遅延回路
５ 加算回路
６ コンピュータ
７ オシログラフ
８ プローブニードル
９１ ＴＬＰ電圧制御回路
９２ ＴＧＰ電圧制御回路
１０ 電圧合成回路

Claims (10)

1. 静電気放電保護回路に対し、所定の電圧上昇率によって上昇し、かつピーク値に至る入力ライン伝達用パルス電圧（Transmission Line Pulse電圧：以下「ＴＬＰ電圧」と略称する。）を静電気放電保護回路に印加する静電破壊試験方法において、ＴＬＰ電圧とは別に、ＴＬＰ電圧よりも早い時期に発生しかつ印加され、ＴＬＰ電圧よりも低い電圧上昇率にて上昇し、かつ静電気放電保護回路をトリガー状態とすることができるトリガー発生用パルス電圧（Trigger Generating Pulse電圧：以下「ＴＧＰ電圧」と略称する。）を静電気放電保護回路に印加すると共に、ＴＧＰ電圧、及びＴＬＰ電圧のピーク値をそれぞれ独立して選択し得ることに基づく静電気放電耐性特性の測定方法、及び静電破壊試験方法。
2. ＴＬＰ電圧がＴＧＰ電圧と同一電位の基準値（零ボルト）からスタートし、かつＴＧＰ電圧と重畳して印加されることを特徴とする請求項１記載の静電気放電耐性特性の測定方法、及び静電破壊試験方法。
3. ＴＧＰ電圧電源回路をＴＬＰ電圧電源回路と独立して設置し、かつＴＧＰ電圧波形形成回路と接続し、双方の電源回路の作動時期を連動すると共に、ＴＬＰ電圧電源回路とＴＬＰ電圧波形形成回路との間に遅延ブロックを設け、ＴＬＰ電圧のピーク値をＴＬＰ電圧電源回路において発生するパルス電圧の大きさを調整するか、又はＴＬＰ電圧制御回路を設置することによって調整し、ＴＧＰ電圧のピーク値をＴＧＰ電圧電源回路において発生するパルス電圧の大きさを調整するか、又はＴＧＰ電圧制御回路を設置することによって調整したうえで、ＴＬＰ電圧波形形成回路に基づく出力電圧とＴＧＰ電圧波形形成回路に基づく出力電圧とによる加算回路を設けたことに基づく請求項２記載の静電気放電耐性特性の測定方法、及び静電破壊試験方法を実現するための重畳パルス電圧印加回路。
4. ＴＬＰ電圧電源回路とＴＬＰ電圧波形形成回路との間に、ＴＬＰ電圧分割回路を設置し、当該分割回路から発生するトリガー電圧に基づいてＴＧＰ電圧電源回路が作動することを特徴とする請求項３記載の重畳パルス電圧印加回路。
5. ＴＬＰ電圧電源回路とＴＧＰ電圧電源回路とを同時に作動させることを特徴とする請求項３記載の重畳パルス電圧印加回路。
6. ＴＬＰ電圧電源回路、及びＴＧＰ電圧電源回路において、矩形波発生回路を採用し、ＴＬＰ電圧波形形成回路、ＴＧＰ電圧波形形成回路において、それぞれ低周波フィルター回路、又は積分回路の何れかを採用したことに基づく請求項３記載の重畳パルス電圧印加回路。
7. ＴＬＰ電圧、及びＴＧＰ電圧の各電源として、共通電源回路を設置し、ＴＬＰ電圧波形形成回路と当該共通電源回路との間に、遅延回路を設けると共に、ＴＬＰ電圧のピーク値、及びＴＧＰ電圧のピーク値を、共通電源回路において発生するパルス電圧の大きさを調整すると共に、ＴＬＰ電圧波形形成回路に接続されるＴＬＰ電圧制御回路、若しくはＴＧＰ電圧波形形成回路と接続されるＴＧＰ電圧制御回路の内の一方によって調整するか、又は前記ＴＬＰ電圧制御回路、及びＴＧＰ電圧制御回路との双方によって調整したうえで、ＴＬＰ電圧波形形成回路に基づく出力電圧とＴＧＰ電圧波形形成回路に基づく出力電圧とによる加算回路を設けたことに基づく請求項２記載の静電気放電耐性特性の測定方法、及び静電破壊試験方法を実現するための重畳パルス電圧印加回路。
8. 共通回路において、矩形波発生回路を採用し、ＴＬＰ電圧波形形成回路、ＴＧＰ電圧波形形成回路において、それぞれ低周波フィルター回路、又は積分回路の何れかを採用したことに基づく請求項７記載の重畳パルス電圧印加回路。
9. ＴＧＰ電圧がピーク値に至った段階にて印加を終了し、ＴＬＰ電圧が引き続き当該ピーク値からスタートして印加されることに基づく請求項１記載の静電気放電耐性特性の測定方法、及び静電破壊試験方法。
10. コンピュータと連動した電圧波形合成回路（電圧シンセサイザー回路）によって、最初にＴＧＰ電圧を発生させ、引き続きＴＬＰ電圧を発生させることに基づく請求項９記載の静電気放電耐性特性の測定方法、及び静電破壊試験方法を実施するための電圧印加回路。

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