JPH0936189A - 半導体装置およびその検査方法 - Google Patents
半導体装置およびその検査方法Info
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- JPH0936189A JPH0936189A JP7209241A JP20924195A JPH0936189A JP H0936189 A JPH0936189 A JP H0936189A JP 7209241 A JP7209241 A JP 7209241A JP 20924195 A JP20924195 A JP 20924195A JP H0936189 A JPH0936189 A JP H0936189A
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- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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Abstract
(57)【要約】 （修正有）
【課題】 トランジスタを使ってチャネルストップ領域
をもつ半導体装置の高濃度不純物層の形成状態をウェハ
ー上でチェックする。 【解決手段】 フィールド酸化膜２で囲まれた素子領域
内に薄い酸化膜３を形成する。その下にチャネルストッ
プ領域のＰ＋型不純物層４とＮ＋型不純物層５、６を設
ける。フィールド酸化膜２と薄い酸化膜３の上に、表面
酸化膜７を形成する。Ｎ＋型不純物層５、６は、それぞ
れコンタクト孔８、９を通してアルミパッド１０、１１
に接続する。Ｐ＋型不純物層４上の表面酸化膜７上には
アルミ配線１２を形成する。このアルミ配線１２はアル
ミパッド１３に接続する。さらに表面全体にパッシベー
ション膜１４を形成し、アルミパッド１０、１１および
１３の表面を開口する。このアルミ配線１２をゲート、
Ｎ＋型不純物層５、６をソース・ドレインとするＮＭＯ
Ｓトランジスタのしきい値電圧を測定してチャネルスト
ップ注入が正常かどうかを検査する。
をもつ半導体装置の高濃度不純物層の形成状態をウェハ
ー上でチェックする。 【解決手段】 フィールド酸化膜２で囲まれた素子領域
内に薄い酸化膜３を形成する。その下にチャネルストッ
プ領域のＰ＋型不純物層４とＮ＋型不純物層５、６を設
ける。フィールド酸化膜２と薄い酸化膜３の上に、表面
酸化膜７を形成する。Ｎ＋型不純物層５、６は、それぞ
れコンタクト孔８、９を通してアルミパッド１０、１１
に接続する。Ｐ＋型不純物層４上の表面酸化膜７上には
アルミ配線１２を形成する。このアルミ配線１２はアル
ミパッド１３に接続する。さらに表面全体にパッシベー
ション膜１４を形成し、アルミパッド１０、１１および
１３の表面を開口する。このアルミ配線１２をゲート、
Ｎ＋型不純物層５、６をソース・ドレインとするＮＭＯ
Ｓトランジスタのしきい値電圧を測定してチャネルスト
ップ注入が正常かどうかを検査する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その検査方法に関し、特に耐放射線性改善のためのチャ
ネルストップ領域を有する半導体装置およびその検査方
法に関する。
その検査方法に関し、特に耐放射線性改善のためのチャ
ネルストップ領域を有する半導体装置およびその検査方
法に関する。
【０００２】
【従来の技術】宇宙空間等の放射線環境下で使用される
ＭＯＳ ＬＳＩでは、トランジスタのしきい値電圧変動
やリーク電流の増加などの放射線による特性劣化が問題
となる。これらの特性劣化は、放射線によるシリコン酸
化膜中の固定正電荷の蓄積や、酸化膜−シリコン界面の
界面準位の増加によって引き起こされる。この固定正電
荷の蓄積量は酸化膜厚が厚いほど多いことが知られてお
り、厚いフィールド酸化膜では薄いゲート酸化膜に比べ
固定正電荷の蓄積量が多い。フィールド酸化膜を介して
形成されるＮチャネル型の寄生トランジスタでは、放射
線が照射されるとフィールド酸化膜中の固定正電荷の蓄
積によりしきい値電圧が低下し、リーク電流が増加す
る。隣合うＮＭＯＳ間、ＮＭＯＳ−Ｎ型ウェル間などの
素子間を流れるリーク電流は、この厚いフィールド酸化
膜を介した寄生トランジスタのしきい値電圧低下による
ものである。
ＭＯＳ ＬＳＩでは、トランジスタのしきい値電圧変動
やリーク電流の増加などの放射線による特性劣化が問題
となる。これらの特性劣化は、放射線によるシリコン酸
化膜中の固定正電荷の蓄積や、酸化膜−シリコン界面の
界面準位の増加によって引き起こされる。この固定正電
荷の蓄積量は酸化膜厚が厚いほど多いことが知られてお
り、厚いフィールド酸化膜では薄いゲート酸化膜に比べ
固定正電荷の蓄積量が多い。フィールド酸化膜を介して
形成されるＮチャネル型の寄生トランジスタでは、放射
線が照射されるとフィールド酸化膜中の固定正電荷の蓄
積によりしきい値電圧が低下し、リーク電流が増加す
る。隣合うＮＭＯＳ間、ＮＭＯＳ−Ｎ型ウェル間などの
素子間を流れるリーク電流は、この厚いフィールド酸化
膜を介した寄生トランジスタのしきい値電圧低下による
ものである。
【０００３】このような素子間のリーク電流を抑えるた
め、図２のような半導体装置が提案されている。図２
（ａ）は、この半導体装置の平面図、図２（ｂ）、
（ｃ）はそれぞれ図２（ａ）のＢ−Ｂ´線、Ｃ−Ｃ´線
に沿う断面図である。図２に示すように、Ｐ型半導体基
板（１）の表面に素子分離用のフィールド酸化膜（２
２）、（２３）が設けられている。フィールド酸化膜
（２２）および（２３）で囲まれた素子領域内の基板
（１）の表面には、薄いゲート酸化膜（２４）が形成さ
れている。素子分離領域の一部には、フィールド酸化膜
（２２）の形成後に、このフィールド酸化膜（２２）を
通してＰ型不純物を注入することにより、図示されない
他の素子領域との間のチャネルストッパとなるＰ＋型不
純物層（２５）が高濃度に形成されている。
め、図２のような半導体装置が提案されている。図２
（ａ）は、この半導体装置の平面図、図２（ｂ）、
（ｃ）はそれぞれ図２（ａ）のＢ−Ｂ´線、Ｃ−Ｃ´線
に沿う断面図である。図２に示すように、Ｐ型半導体基
板（１）の表面に素子分離用のフィールド酸化膜（２
２）、（２３）が設けられている。フィールド酸化膜
（２２）および（２３）で囲まれた素子領域内の基板
（１）の表面には、薄いゲート酸化膜（２４）が形成さ
れている。素子分離領域の一部には、フィールド酸化膜
（２２）の形成後に、このフィールド酸化膜（２２）を
通してＰ型不純物を注入することにより、図示されない
他の素子領域との間のチャネルストッパとなるＰ＋型不
純物層（２５）が高濃度に形成されている。
【０００４】ＮＭＯＳとなる２つの素子領域の間は、フ
ィールド酸化膜（２３）で分離されており、フィールド
酸化膜（２２）、（２３）の境界部分にはゲート酸化膜
（２４）と同じ厚さの薄い酸化膜（２６）が設けられて
いる。ここで、薄い酸化膜（２６）は、フィールド酸化
膜（２２）を一部切り欠くような形でＰ＋型不純物層
（２５）に達するように形成されている。薄い酸化膜
（２６）の下の基板（１）の表面には、Ｐ＋型不純物層
（２９）が設けられている。
ィールド酸化膜（２３）で分離されており、フィールド
酸化膜（２２）、（２３）の境界部分にはゲート酸化膜
（２４）と同じ厚さの薄い酸化膜（２６）が設けられて
いる。ここで、薄い酸化膜（２６）は、フィールド酸化
膜（２２）を一部切り欠くような形でＰ＋型不純物層
（２５）に達するように形成されている。薄い酸化膜
（２６）の下の基板（１）の表面には、Ｐ＋型不純物層
（２９）が設けられている。
【０００５】フィールド酸化膜（２２）および（２３）
で囲まれた素子領域には、ＮＭＯＳトランジスタのソー
ス・ドレイン領域（２７）がゲート電極（２８）をマス
クとするイオン注入により形成されている。この半導体
装置では、フィールド酸化膜（２３）を介して隣り合う
２つのＮＭＯＳ素子領域間において、フィールド酸化膜
（２２）、（２３）が薄い酸化膜（２６）で離間されて
いるので、放射線が照射されてもこの部分での固定正電
荷の発生量は少ない。従って通常の半導体装置で問題と
なる図２の矢印（３１）に示すようなリーク電流経路が
形成されない。
で囲まれた素子領域には、ＮＭＯＳトランジスタのソー
ス・ドレイン領域（２７）がゲート電極（２８）をマス
クとするイオン注入により形成されている。この半導体
装置では、フィールド酸化膜（２３）を介して隣り合う
２つのＮＭＯＳ素子領域間において、フィールド酸化膜
（２２）、（２３）が薄い酸化膜（２６）で離間されて
いるので、放射線が照射されてもこの部分での固定正電
荷の発生量は少ない。従って通常の半導体装置で問題と
なる図２の矢印（３１）に示すようなリーク電流経路が
形成されない。
【０００６】一方、薄い酸化膜（２６）の領域は通常厚
いフィールド酸化膜が形成されているべきところなの
で、上層に金属配線が通った場合、金属配線をゲートと
する寄生トランジスタにより図２の矢印（３２）に示す
ようなリーク電流が流れる可能性がある。この矢印（３
２）のリーク電流は放射線照射の有無に関わらず流れ
る。薄い酸化膜（２６）の下のＰ＋型不純物層（２９）
は、上層の金属配線をゲートとする寄生トランジスタの
しきい値電圧をあげて、矢印（３２）のリーク電流を抑
えるためのものである。
いフィールド酸化膜が形成されているべきところなの
で、上層に金属配線が通った場合、金属配線をゲートと
する寄生トランジスタにより図２の矢印（３２）に示す
ようなリーク電流が流れる可能性がある。この矢印（３
２）のリーク電流は放射線照射の有無に関わらず流れ
る。薄い酸化膜（２６）の下のＰ＋型不純物層（２９）
は、上層の金属配線をゲートとする寄生トランジスタの
しきい値電圧をあげて、矢印（３２）のリーク電流を抑
えるためのものである。
【０００７】図示されない他の素子領域との間のチャネ
ルストッパとなるＰ＋型不純物層（２５）は、接合耐圧
の低下を防ぐためにソース・ドレイン領域（２７）から
十分離して形成されている。これに対し、Ｐ＋型不純物
層（２９）はソース・ドレイン領域（２７）と接してい
るので、Ｐ＋型不純物層（２９）の不純物濃度は基板
（１）の濃度より高く、Ｐ＋型不純物層（２５）の濃度
よりも低くなるように設定されている。たとえば、Ｐ＋
型不純物層（２５）はシリコン基板中にホウ素を１０
１９〜１０２０ｃｍ−３だけ存在させたものであるのに
対し、Ｐ＋型不純物層（２９）は、ホウ素を１０１８ｃ
ｍ−３程度存在させればよい。
ルストッパとなるＰ＋型不純物層（２５）は、接合耐圧
の低下を防ぐためにソース・ドレイン領域（２７）から
十分離して形成されている。これに対し、Ｐ＋型不純物
層（２９）はソース・ドレイン領域（２７）と接してい
るので、Ｐ＋型不純物層（２９）の不純物濃度は基板
（１）の濃度より高く、Ｐ＋型不純物層（２５）の濃度
よりも低くなるように設定されている。たとえば、Ｐ＋
型不純物層（２５）はシリコン基板中にホウ素を１０
１９〜１０２０ｃｍ−３だけ存在させたものであるのに
対し、Ｐ＋型不純物層（２９）は、ホウ素を１０１８ｃ
ｍ−３程度存在させればよい。
【０００８】
【発明が解決しようとする課題】上述した図２におい
て、Ｐ＋型不純物層（２９）は矢印（３２）のリーク電
流を抑えるためのものであり、Ｐ＋型不純物層（２９）
を形成するためのイオン注入が正常に行われなかった場
合、寄生トランジスタが形成されてリーク電流が流れて
しまう可能性がある。この注入は通常のウェハーチェッ
ク用トランジスタによる検査やＬＳＩテスタによる選別
では検査できないので、特別なチェックパターンが必要
となる。チャネルストップ注入をチェックする方法とし
て、これまでに種々の検査用トランジスタが考案されて
いる（例えば特開昭６３−５６９２９）が、上記のよう
な特殊な構造を持つ半導体装置のチャネルストップ注入
をチェックする方法はなかった。
て、Ｐ＋型不純物層（２９）は矢印（３２）のリーク電
流を抑えるためのものであり、Ｐ＋型不純物層（２９）
を形成するためのイオン注入が正常に行われなかった場
合、寄生トランジスタが形成されてリーク電流が流れて
しまう可能性がある。この注入は通常のウェハーチェッ
ク用トランジスタによる検査やＬＳＩテスタによる選別
では検査できないので、特別なチェックパターンが必要
となる。チャネルストップ注入をチェックする方法とし
て、これまでに種々の検査用トランジスタが考案されて
いる（例えば特開昭６３−５６９２９）が、上記のよう
な特殊な構造を持つ半導体装置のチャネルストップ注入
をチェックする方法はなかった。
【０００９】
【課題を解決するための手段】本発明の半導体装置で
は、半導体基板の表面に設けられた第１の薄い酸化膜と
その下に設けられた第１の高濃度不純物層とからなるチ
ャネルストップ領域を素子分離領域の一部として含む半
導体装置において、前記第１の高濃度不純物層を形成す
るためのイオン注入と同一の工程で形成される第２の高
濃度不純物層をチャネル領域とし、前記第１の薄い酸化
膜の形成と同一の工程で形成された第２の薄い酸化膜、
およびその上に形成された表面絶縁膜をゲート酸化膜と
し、前記第２の薄い酸化膜および前記表面絶縁膜を介し
て前記第２の高濃度不純物層の上に設けられた金属配線
をゲートとするような検査用トランジスタを備えてい
る。この検査用トランジスタのしきい値電圧を測定する
ことにより、前記第１の高濃度不純物層が正常に形成さ
れているかどうかを検査することができる。
は、半導体基板の表面に設けられた第１の薄い酸化膜と
その下に設けられた第１の高濃度不純物層とからなるチ
ャネルストップ領域を素子分離領域の一部として含む半
導体装置において、前記第１の高濃度不純物層を形成す
るためのイオン注入と同一の工程で形成される第２の高
濃度不純物層をチャネル領域とし、前記第１の薄い酸化
膜の形成と同一の工程で形成された第２の薄い酸化膜、
およびその上に形成された表面絶縁膜をゲート酸化膜と
し、前記第２の薄い酸化膜および前記表面絶縁膜を介し
て前記第２の高濃度不純物層の上に設けられた金属配線
をゲートとするような検査用トランジスタを備えてい
る。この検査用トランジスタのしきい値電圧を測定する
ことにより、前記第１の高濃度不純物層が正常に形成さ
れているかどうかを検査することができる。
【００１０】
【作用】本発明においては、金属配線をゲート、第２の
高濃度不純物層をチャネル領域とするＮＭＯＳトランジ
スタを構成しているので、このＮＭＯＳトランジスタの
しきい値電圧を測定することにより、チャネルストップ
注入が正常に行われたかどうかを検査することができる
ものである。
高濃度不純物層をチャネル領域とするＮＭＯＳトランジ
スタを構成しているので、このＮＭＯＳトランジスタの
しきい値電圧を測定することにより、チャネルストップ
注入が正常に行われたかどうかを検査することができる
ものである。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図１、図２を参照して説明する。図１（ａ）は本発明
の一実施例の半導体装置の平面図、図１（ｂ）は（ａ）
のＢ−Ｂ´線に沿う断面図である。また上述したように
図２は耐放射線性の半導体装置を示すもので、（ａ）は
平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＢ−Ｂ´
線、Ｃ−Ｃ´線に沿う断面図である。
て図１、図２を参照して説明する。図１（ａ）は本発明
の一実施例の半導体装置の平面図、図１（ｂ）は（ａ）
のＢ−Ｂ´線に沿う断面図である。また上述したように
図２は耐放射線性の半導体装置を示すもので、（ａ）は
平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＢ−Ｂ´
線、Ｃ−Ｃ´線に沿う断面図である。
【００１２】
【実施例】図１は本発明の一実施例の半導体装置を示す
図で、これは図２の耐放射線性の半導体装置を製造する
際に、図２に示されているＰ＋型不純物層（２９）が正
常に形成されているかどうかを検査するためのパターン
である。図１に示すように、Ｐ型半導体基板（１）の表
面にフィールド酸化膜（２）が設けられており、フィー
ルド酸化膜（２）で囲まれた素子領域内の基板（１）の
表面には、薄い酸化膜（３）が形成されている。薄い酸
化膜（３）の下の基板（１）の表面には、Ｐ＋型不純物
層（４）、Ｎ＋型不純物層（５）、（６）が設けられて
いる。
図で、これは図２の耐放射線性の半導体装置を製造する
際に、図２に示されているＰ＋型不純物層（２９）が正
常に形成されているかどうかを検査するためのパターン
である。図１に示すように、Ｐ型半導体基板（１）の表
面にフィールド酸化膜（２）が設けられており、フィー
ルド酸化膜（２）で囲まれた素子領域内の基板（１）の
表面には、薄い酸化膜（３）が形成されている。薄い酸
化膜（３）の下の基板（１）の表面には、Ｐ＋型不純物
層（４）、Ｎ＋型不純物層（５）、（６）が設けられて
いる。
【００１３】ここで、Ｐ＋型不純物層（４）は、図２に
示すＰ＋型不純物層（２９）と同一のイオン注入工程に
より形成される。従って図１のＰ＋型不純物層（４）の
不純物濃度は、図２のＰ＋型不純物層（２９）の不純物
濃度と同じになり、１０１８ｃｍ−３程度に形成され
る。フィールド酸化膜（２）および薄い酸化膜（３）の
上には、表面酸化膜（７）が形成されている。Ｎ＋型不
純物層（５）、（６）は、各々コンタクト孔（８）、
（９）を通してアルミパッド（１０）、（１１）に接続
されている。Ｐ＋型不純物層（４）上の表面酸化膜
（７）の上には、アルミ配線（１２）が形成されてお
り、このアルミ配線（１２）はアルミパッド（１３）に
接続されている。さらに表面全体にはパッシベーション
膜（１４）が形成されており、アルミパッド（１０）、
（１１）および（１３）の表面が開口されている。
示すＰ＋型不純物層（２９）と同一のイオン注入工程に
より形成される。従って図１のＰ＋型不純物層（４）の
不純物濃度は、図２のＰ＋型不純物層（２９）の不純物
濃度と同じになり、１０１８ｃｍ−３程度に形成され
る。フィールド酸化膜（２）および薄い酸化膜（３）の
上には、表面酸化膜（７）が形成されている。Ｎ＋型不
純物層（５）、（６）は、各々コンタクト孔（８）、
（９）を通してアルミパッド（１０）、（１１）に接続
されている。Ｐ＋型不純物層（４）上の表面酸化膜
（７）の上には、アルミ配線（１２）が形成されてお
り、このアルミ配線（１２）はアルミパッド（１３）に
接続されている。さらに表面全体にはパッシベーション
膜（１４）が形成されており、アルミパッド（１０）、
（１１）および（１３）の表面が開口されている。
【００１４】本発明の構成要件について、図１及び図２
で示すと、半導体基板（１）の表面に設けられた第１の
薄い酸化膜（２６）とその下に設けられた第１の高濃度
不純物層（２９）とからなるチャネルストップ領域を素
子分離領域の一部として含む半導体装置において、前記
第１の高濃度不純物層（２６）を形成するためのイオン
注入と同一の工程で形成された第２の高濃度不純物層
（４）をチャネル領域とし、前記第１の薄い酸化膜（２
６）の形成と同一の工程で形成される第２の薄い酸化膜
（３）、およびその上に形成された表面絶縁膜（７）を
ゲート酸化膜とし、前記第２の薄い酸化膜（３）および
前記表面絶縁膜（７）を介して前記第２の高濃度不純物
層（４）の上に設けられた金属配線（１２）をゲートと
するような検査用トランジスタを備えている半導体装置
である。なお、チャネルストップ領域は、図２（ａ）の
符号（３５）で示した領域、図２（ｂ）（ｃ）の符号
（２６）（２９）で示した領域であり、また、図２
（ａ）で符号（３４）は素子領域で、素子分離領域は図
２（ａ）の素子領域（３４）以外の領域である。また、
ゲート酸化膜は、図１（ｂ）の酸化膜（３）、およびそ
の上に形成された表面絶縁膜（７）である。
で示すと、半導体基板（１）の表面に設けられた第１の
薄い酸化膜（２６）とその下に設けられた第１の高濃度
不純物層（２９）とからなるチャネルストップ領域を素
子分離領域の一部として含む半導体装置において、前記
第１の高濃度不純物層（２６）を形成するためのイオン
注入と同一の工程で形成された第２の高濃度不純物層
（４）をチャネル領域とし、前記第１の薄い酸化膜（２
６）の形成と同一の工程で形成される第２の薄い酸化膜
（３）、およびその上に形成された表面絶縁膜（７）を
ゲート酸化膜とし、前記第２の薄い酸化膜（３）および
前記表面絶縁膜（７）を介して前記第２の高濃度不純物
層（４）の上に設けられた金属配線（１２）をゲートと
するような検査用トランジスタを備えている半導体装置
である。なお、チャネルストップ領域は、図２（ａ）の
符号（３５）で示した領域、図２（ｂ）（ｃ）の符号
（２６）（２９）で示した領域であり、また、図２
（ａ）で符号（３４）は素子領域で、素子分離領域は図
２（ａ）の素子領域（３４）以外の領域である。また、
ゲート酸化膜は、図１（ｂ）の酸化膜（３）、およびそ
の上に形成された表面絶縁膜（７）である。
【００１５】この図１の構造を用いて、アルミパッド
（１０）、（１１）、（１３）に針を立てて電気測定を
行うことにより、ウェハー上で図２の半導体装置のＰ＋
型不純物層（２９）の形成状態を検査することができ
る。なお、図１に示す半導体装置は検査用トランジスタ
で、ＩＣチップ内に１個だけもうけられるもので、ＩＣ
チップの周辺部やコーナー部などに配置される。また、
図２に示すものは、ＩＣチップ上に規則正しく多数設け
られ（例えばアレイ状に数千〜数十万個並んでいて、上
層のアルミ配線により論理回路を構成している）、図１
と図２の各構造は同一のウエハ・チップ上につくられる
が、接続はされていないものである。
（１０）、（１１）、（１３）に針を立てて電気測定を
行うことにより、ウェハー上で図２の半導体装置のＰ＋
型不純物層（２９）の形成状態を検査することができ
る。なお、図１に示す半導体装置は検査用トランジスタ
で、ＩＣチップ内に１個だけもうけられるもので、ＩＣ
チップの周辺部やコーナー部などに配置される。また、
図２に示すものは、ＩＣチップ上に規則正しく多数設け
られ（例えばアレイ状に数千〜数十万個並んでいて、上
層のアルミ配線により論理回路を構成している）、図１
と図２の各構造は同一のウエハ・チップ上につくられる
が、接続はされていないものである。
【００１６】図１の構造は、アルミ配線（１２）をゲー
ト、Ｎ＋型不純物層（５）、（６）をソース・ドレイン
とするＮＭＯＳトランジスタを構成している。これはす
なわち、図２の薄い酸化膜（２６）の上に表面酸化膜を
はさんでアルミ配線が通ったときに形成される寄生トラ
ンジスタに相当する。従って、例えばアルミパッド（１
０）および基板（１）を接地し、アルミパッド（１１）
に電源電圧を加え、アルミパッド（１３）の電位を変え
ながらアルミパッド（１１）に流れる電流（＝ドレイン
電流）を測定していくことにより、寄生ＮＭＯＳトラン
ジスタのしきい値電圧を測定することができる。
ト、Ｎ＋型不純物層（５）、（６）をソース・ドレイン
とするＮＭＯＳトランジスタを構成している。これはす
なわち、図２の薄い酸化膜（２６）の上に表面酸化膜を
はさんでアルミ配線が通ったときに形成される寄生トラ
ンジスタに相当する。従って、例えばアルミパッド（１
０）および基板（１）を接地し、アルミパッド（１１）
に電源電圧を加え、アルミパッド（１３）の電位を変え
ながらアルミパッド（１１）に流れる電流（＝ドレイン
電流）を測定していくことにより、寄生ＮＭＯＳトラン
ジスタのしきい値電圧を測定することができる。
【００１７】たとえば、アルミパッド（１１）に電源電
圧５Ｖを印加し、アルミパッド（１１）に流れる電流が
１μＡとなるときのアルミパッド（１３）の電圧をしき
い値電圧とすればよい。イオン注入工程の不具合等によ
るＰ＋型不純物層（２９）の形成不良は、このしきい値
電圧の異常として検出される。またこの検査方法によ
り、表面酸化膜の形成に異常があった場合も、同様にし
きい値電圧の異常として検出される。
圧５Ｖを印加し、アルミパッド（１１）に流れる電流が
１μＡとなるときのアルミパッド（１３）の電圧をしき
い値電圧とすればよい。イオン注入工程の不具合等によ
るＰ＋型不純物層（２９）の形成不良は、このしきい値
電圧の異常として検出される。またこの検査方法によ
り、表面酸化膜の形成に異常があった場合も、同様にし
きい値電圧の異常として検出される。
【００１８】一方、Ｐ＋型不純物層（２９）の濃度の設
定あるいは表面酸化膜（７）の膜厚の設定により、正常
に製造が行われた場合の図１のＭＯＳトランジスタのし
きい値電圧が非常に高くなり、測定できない場合があ
る。このような場合でも、上記の測定環境でアルミパッ
ド（１３）の電位が電源電圧に等しいときのドレイン電
流を測定することにより、図２の矢印（３２）で示すリ
ーク電流のレベルが実使用上問題となるレベルかどうか
を調べることができる。
定あるいは表面酸化膜（７）の膜厚の設定により、正常
に製造が行われた場合の図１のＭＯＳトランジスタのし
きい値電圧が非常に高くなり、測定できない場合があ
る。このような場合でも、上記の測定環境でアルミパッ
ド（１３）の電位が電源電圧に等しいときのドレイン電
流を測定することにより、図２の矢印（３２）で示すリ
ーク電流のレベルが実使用上問題となるレベルかどうか
を調べることができる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
素子分離領域の一部に薄い酸化膜と高濃度不純物層から
なるチャネルストッパ領域を有する半導体装置におい
て、検査用トランジスタを用いることにより高濃度不純
物層の形成状態をウェハー上でチェックすることができ
る。
素子分離領域の一部に薄い酸化膜と高濃度不純物層から
なるチャネルストッパ領域を有する半導体装置におい
て、検査用トランジスタを用いることにより高濃度不純
物層の形成状態をウェハー上でチェックすることができ
る。
【図１】本発明の一実施例の半導体装置を示す図。
【図２】耐放射線性の半導体装置を示す図。
１ Ｐ型半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ Ｐ＋型不純物層 ５、６ Ｎ＋型不純物層 ７ 表面酸化膜 ８、９ コンタクト孔 １０、１１ アルミパッド １２ アルミ配線 １３ アルミパッド ２２、２３ フィールド酸化膜 ２４ ゲート酸化膜 ２５ Ｐ＋型不純物層 ２６ 薄い酸化膜 ２７ ソース・ドレイン領域 ２８ ゲート電極 ２９ Ｐ＋型不純物層
Claims (2)
- 【請求項１】 半導体基板の表面に設けられた第１の薄
い酸化膜とその下に設けられた第１の高濃度不純物層と
からなるチャネルストップ領域を素子分離領域の一部と
して含む半導体装置において、前記第１の高濃度不純物
層を形成するためのイオン注入と同一の工程で形成され
た第２の高濃度不純物層をチャネル領域とし、前記第１
の薄い酸化膜の形成と同一の工程で形成される第２の薄
い酸化膜、およびその上に形成された表面絶縁膜をゲー
ト酸化膜とし、前記第２の薄い酸化膜および前記表面絶
縁膜を介して前記第２の高濃度不純物層の上に設けられ
た金属配線をゲートとするような検査用トランジスタを
備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の検査用トランジスタの
しきい値電圧を測定することにより、前記第１の高濃度
不純物層の形成状態を検査する半導体装置の検査方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209241A JP2713258B2 (ja) | 1995-07-25 | 1995-07-25 | 半導体装置およびその検査方法 |
| US08/685,668 US5712492A (en) | 1995-07-25 | 1996-07-24 | Transistor for checking radiation-hardened transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209241A JP2713258B2 (ja) | 1995-07-25 | 1995-07-25 | 半導体装置およびその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936189A true JPH0936189A (ja) | 1997-02-07 |
| JP2713258B2 JP2713258B2 (ja) | 1998-02-16 |
Family
ID=16569705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7209241A Expired - Lifetime JP2713258B2 (ja) | 1995-07-25 | 1995-07-25 | 半導体装置およびその検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5712492A (ja) |
| JP (1) | JP2713258B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010238939A (ja) * | 2009-03-31 | 2010-10-21 | Fujitsu Semiconductor Ltd | 半導体装置の評価方法、半導体装置の製造方法、及びプローブ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872018A (en) * | 1997-05-05 | 1999-02-16 | Vanguard International Semiconductor Corporation | Testchip design for process analysis in sub-micron DRAM fabrication |
| US6153892A (en) * | 1998-02-12 | 2000-11-28 | Nec Corporation | Semiconductor device and method for manufacture thereof |
| US20050260776A1 (en) * | 2004-05-19 | 2005-11-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method for extraction of parasitic junction capacitance in deep submicron technology |
| US10937785B2 (en) * | 2016-01-29 | 2021-03-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4836598B1 (ja) * | 1969-09-05 | 1973-11-06 | ||
| JPS61281554A (ja) * | 1985-06-07 | 1986-12-11 | Fujitsu Ltd | Ｍｉｓ型半導体装置 |
| US4974051A (en) * | 1988-02-01 | 1990-11-27 | Texas Instruments Incorporated | MOS transistor with improved radiation hardness |
| JP2596340B2 (ja) * | 1993-10-08 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
-
1995
- 1995-07-25 JP JP7209241A patent/JP2713258B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-24 US US08/685,668 patent/US5712492A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010238939A (ja) * | 2009-03-31 | 2010-10-21 | Fujitsu Semiconductor Ltd | 半導体装置の評価方法、半導体装置の製造方法、及びプローブ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5712492A (en) | 1998-01-27 |
| JP2713258B2 (ja) | 1998-02-16 |
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