JP3242759B2 - Manufacturing method and inspection method of semiconductor integrated circuit board and semi-finished product used therefor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は絶縁ゲート電界効果型の
トランジスタ素子を含む半導体集積回路基板の製造方法
及び半導体集積回路基板に関し、より詳しくはその静電
破壊耐量をモニタしてプロセス開発のＴＡＴを早めた
り、量産品においては該静電破壊耐量に関して出荷選別
する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor integrated circuit substrate including an insulated gate field-effect transistor element and a semiconductor integrated circuit substrate, and more particularly, to a TAT for process development by monitoring its electrostatic breakdown resistance. The present invention relates to a method for sorting out shipments with respect to the electrostatic breakdown resistance in mass-produced products.

【０００２】[0002]

【従来の技術】まず、図１９はモールドパッケージされ
た半導体集積回路装置（以下ＩＣと称する）の一般的な
端子構成を示す模式的外形上面図である。ＩＣにおいて
外部との接続を成す端子はＶｃｃ端子１７１と接地端子
１７２の電源端子と入力端子１７３と出力端子１７４の
４種類に大別される。半導体集積回路装置は、外部回路
に対するこれら端子類と、所定の論理処理等を行う内部
回路とから構成されている。何れの部分にも、絶縁ゲー
ト電界効果型（以下ＭＯＳ型という）のトランジスタ、
ダイオード、抵抗、コンデンサ等が基本的構成要素とし
て集積されている。2. Description of the Related Art FIG. 19 is a schematic external top view showing a general terminal configuration of a semiconductor integrated circuit device (hereinafter, referred to as an IC) packaged in a mold. The terminals that make connections with the outside in the IC are roughly classified into four types: a Vcc terminal 171, a power supply terminal of a ground terminal 172, an input terminal 173, and an output terminal 174. The semiconductor integrated circuit device includes these terminals for an external circuit and an internal circuit that performs predetermined logic processing and the like. Each part includes an insulated gate field effect (hereinafter referred to as MOS) transistor,
Diodes, resistors, capacitors and the like are integrated as basic components.

【０００３】ここで、発明の理解を容易にする為に、端
子部に属するＭＯＳトランジスタを特に周辺トランジス
タと呼び、内部回路に属するＭＯＳトランジスタを内部
トランジスタと呼ぶ事にする。さて、ＩＣの要求される
信頼性の重要なものの一つに静電破壊耐量（以下ＥＳＤ
耐量と称する）がある。ＥＩＡＪで規格するところの値
でマシーンモデル２００ｐＦ２５０Ｖ程度のＥＳＤスト
レスに耐えなければならない。Here, in order to facilitate understanding of the invention, a MOS transistor belonging to a terminal portion is particularly called a peripheral transistor, and a MOS transistor belonging to an internal circuit is called an internal transistor. Now, one of the important reliability requirements of ICs is electrostatic discharge tolerance (hereinafter referred to as ESD).
Resistance). It must withstand an ESD stress of about 200 pF 250 V in a machine model at a value specified by EIAJ.

【０００４】図２０はＥＳＤストレス印加試験を示す模
式的な回路図である。ここでは、ＧＮＤ基準の＋２５０
Ｖ印加の様子を示しているが、このようにして印加後各
端子のリーク電流と電源端子間のリーク電流を測定す
る。図２１ＡはＥＳＤストレスと各端子のストレス印加
後のリーク電流の関係を示すグラフである。もともとｎ
Ａオーダーであった電流がストレス電圧に応じて上昇す
る。あるストレス電圧を超えたところで急激に上昇し例
えば１μＡを超えたところをＥＳＤ耐量とするものであ
る。FIG. 20 is a schematic circuit diagram showing an ESD stress application test. Here, +250 of the GND standard is used.
The state of V application is shown, and after the application, the leakage current of each terminal and the leakage current between the power supply terminals are measured. FIG. 21A is a graph showing a relationship between an ESD stress and a leakage current after stress is applied to each terminal. Originally n
The current on the order of A increases according to the stress voltage. When the voltage exceeds a certain stress voltage, the voltage rises rapidly, and for example, when the voltage exceeds 1 μA, the ESD tolerance is set.

【０００５】図２２は一般的な入力端子の保護回路を示
す模式的ブロック図である。ＮチャネルＭＯＳトランジ
スタ２０１はいわゆるオフトランジスタとしてＥＳＤス
トレスに対する保護の役目を果たすものとされている。
詳しくは、特願平４−０４８８７６号を参照されたい。
図２３は一般的なＮチャネルオープンドレイン出力端子
を示す模式的ブロック図である。近年、ＩＣの高集積化
に伴う微細化の進展で特には、これらオープンドレイン
出力に用いられるＮチャネルＭＯＳトランジスタのＥＳ
Ｄ耐量の顕著な低下が問題になっているが、トランジス
タの構造依存性やその対策方法も特願平４−０４８８７
６号を参照されたい。ここでいう、構造とはゲート絶縁
膜の厚さや不純物領域の濃度などの製造工程で決まるも
のと、平面的な寸法や配置で決まるデザインルール的な
ものとを含んでいるが、本発明のなかでは両者を包括し
てプロセスメニューあるいはプロセスと称することとす
る。FIG. 22 is a schematic block diagram showing a general input terminal protection circuit. The N-channel MOS transistor 201 serves as a so-called off-transistor and serves to protect against ESD stress.
For details, refer to Japanese Patent Application No. 4-048876.
FIG. 23 is a schematic block diagram showing a general N-channel open drain output terminal. In recent years, with the progress of miniaturization accompanying the high integration of ICs, in particular, the ES of N-channel MOS transistors used for these open-drain outputs has been developed.
Although the remarkable decrease in the D withstand voltage has become a problem, the structure dependence of the transistor and a countermeasure method have also been disclosed in Japanese Patent Application No. 4-04887.
See No. 6. Here, the structure includes a structure determined by a manufacturing process such as a thickness of a gate insulating film and a concentration of an impurity region, and a design rule determined by a planar dimension and arrangement. Then, both are collectively referred to as a process menu or a process.

【０００６】図２４はＮチャネルオープンドレイン出力
端子の保護回路を示す模式的ブロック図である。図２５
はＣＭＯＳ出力端子の保護回路を示す模式的ブロック図
である。図２６は入出力端子の保護回路を示すブロック
図である。以上、各種入出力端子について説明してきた
が、いずれも近年はＮチャネルＭＯＳトランジスタが保
護素子として付加されているのが判る。このことを念頭
において、以下の説明を続けたい。FIG. 24 is a schematic block diagram showing a protection circuit for an N-channel open drain output terminal. FIG.
FIG. 3 is a schematic block diagram showing a protection circuit for a CMOS output terminal. FIG. 26 is a block diagram showing a protection circuit for input / output terminals. Although various input / output terminals have been described above, it can be seen that in recent years, N-channel MOS transistors have been added as protection elements. With this in mind, I will continue the description below.

【０００７】[0007]

【発明が解決しようとする課題】図１７は一般的新規Ｉ
Ｃの製品開発の流れを示す模式図である。これをもとに
説明をしていく。まず、新規ＩＣの企画を受けて使用す
るプロセス（何度も言うがここでのプロセスとはデザイ
ンルールも含んでいる）の選定が行われる、必要な性能
がでるかどうかや所望のチップサイズに納まるかなどが
根拠となる。次に、それに沿って回路設計が行われる。
次に、製造工程の試作流動が行われる。そして、性能、
特性の測定評価が行われる、この際、耐久試験などと同
時にＥＳＤ試験が行われる。そして、判定で規格を満足
しなければ不合格となり、プロセス選定や回路設計にま
でさかのぼってやり直しとなってしまう。通常、順調に
いっても１サイクル６カ月から１年の期間が必要であ
る、もしＥＳＤ試験で不合格になれば、回路設計からの
やり直しでもさらに６カ月以上かかってしまう。このよ
うな製品開発期間のことをＴｕｒｎ Ａｒｏｕｎｄ Ｔ
ｉｍｅ略してＴＡＴと称するが、ＥＳＤ耐量が製品開発
の最終段階でないと明確にならないということはただで
さえ長いＴＡＴにさらに重大な影響を与えるという問題
である。FIG. 17 shows a general new I
It is a schematic diagram which shows the flow of product development of C. I will explain based on this. First, the process to be used in response to the planning of a new IC (the process here also includes the design rules) is selected, and whether the required performance is obtained and the desired chip size are determined. Whether it fits is the basis. Next, a circuit is designed along with it.
Next, a prototype flow of the manufacturing process is performed. And performance,
The characteristics are measured and evaluated. At this time, the ESD test is performed simultaneously with the durability test. If the standard is not satisfied in the determination, the test is rejected, and the process selection and circuit design must be performed again. Normally, one cycle requires six months to one year even if it goes smoothly. If the ESD test fails, it takes another six months or more to start over from the circuit design. This product development period is referred to as Turn Around T
Although it is called TAT for short, it is a problem that the ESD tolerance cannot be clearly defined until the final stage of product development, which has a more serious effect on a long TAT.

【０００８】図１８は一般的なプロセス開発の流れを示
す模式図である。高集積化、高速化に伴って微細化プロ
セス開発は留まる所を知らないが、通常このような流れ
で開発が行われていく。まず、デザインルールの仮設
定、次に製造工程の設定、そして開発専用のテストパタ
ーンだけのフォトマスクの設計（ＴＥＧと称することが
多い）、そしてそれの製造工程の試作流動を行う。仕上
がった半導体ウエハは各種電気特性を綿密に測定評価さ
れる、そして判断され問題なければ、デザインルールと
製造工程は決定され回路設計へとリリースされる。大
体、１回の試作流動では良好な結果は得られず、デザイ
ンルールの変更、製造工程の変更が繰り返される、困難
度のよるが３回４回と繰り返すのが通例である、新規プ
ロセス開発のＴＡＴは速くて１〜２年から２〜３年かか
るものである。したがって、新規開発プロセスを使用す
る最初の製品開発で最終段階でのＥＳＤ試験で落ちると
大変悲惨なことになってしまう。プロセス開発のいちば
ん振り出しにまで戻ってしまうからである。この場合Ｔ
ＡＴが数年にまでおよんでしまうという問題である。FIG. 18 is a schematic diagram showing the flow of a general process development. Although the development of the miniaturization process does not stop at the high integration and the high speed, the development is usually performed in such a flow. First, provisional setting of design rules, then setting of a manufacturing process, design of a photomask using only a test pattern dedicated to development (often referred to as TEG), and trial production flow of the manufacturing process are performed. The finished semiconductor wafer is meticulously measured and evaluated for various electrical characteristics, and if it is judged OK, design rules and manufacturing processes are determined and released to circuit design. In general, good results cannot be obtained with a single prototype flow, and changes in design rules and manufacturing processes are repeated. Depending on the degree of difficulty, it is customary to repeat three to four times. TAT can be as fast as 1-2 years or 2-3 years. Therefore, if the first product development using the new development process fails in the final ESD test, it will be very disastrous. This is because it returns to the very beginning of process development. In this case T
The problem is that the AT extends over several years.

【０００９】また、既にリリースされたプロセスでも元
々ＥＳＤ耐量にマージンがなく、度々市場やフィールド
で問題を出すという製品である。たまたま、新製品認定
時にはＥＳＤ試験を通ってしまい、量産に移行してから
製造工程でのばらつきでＥＳＤ耐量不足が顕在化すると
いうような製品である。そのプロセスメニュー自体に問
題がある場合と製品の回路設計等に問題がある場合と種
々であるが、いずれにしても量産で全数パッケージして
ＥＳＤ試験の選別をやるわけにもいかず、再設計、再開
発となってしまう、その間旧製品は出荷ストップとなり
大変な問題である。[0009] Further, even in a process already released, there is no margin in the ESD tolerance from the beginning, and the product often causes a problem in a market or a field. It happens that the product passes the ESD test when a new product is certified, and the shortage of the ESD resistance becomes apparent due to variations in the manufacturing process after shifting to mass production. There are various cases where there is a problem with the process menu itself and a case where there is a problem with the circuit design of the product. In any case, it is not possible to sort all products in mass production and sort out the ESD test. During the redevelopment, the old product is stopped shipping, which is a serious problem.

【００１０】[0010]

【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は、ＩＣのＥＳＤ耐量をプロセス開発
あるいは量産の中で早期に知る事を目的とする。かかる
目的を達成する為に講じられた手段は次に説明する通り
であるが、その前に図面を参照して、技術的背景につい
て若干の説明を行う。図１０はＩＣのＥＳＤ耐量とＩＣ
の構成要素の一つであるトランジスタのＥＳＤ耐量の関
係を示す模式的グラフである。ここでいうＩＣのＥＳＤ
耐量とは前述してきたようにパッケージされた最終的に
完成されたＩＣにおける各端子のＥＳＤ耐量と考えて良
い、またトランジスタのＥＳＤ耐量とは該ＩＣのパッケ
ージされる前のウエハ状態の際、同一ウエハ上に形成さ
れていた単体の独立したテストトランジスタに直接針当
てして測定されたＥＳＤ耐量である。SUMMARY OF THE INVENTION In view of the above-mentioned problems of the prior art, an object of the present invention is to know the ESD resistance of an IC at an early stage in process development or mass production. Means taken to achieve such an object are as described below, but before that, some technical background will be described with reference to the drawings. FIG. 10 shows the ESD tolerance of IC and IC.
6 is a schematic graph showing the relationship between the ESD tolerance of a transistor which is one of the constituent elements of FIG. IC ESD here
The withstand voltage may be considered to be the withstand voltage of each terminal in the finally completed IC packaged as described above, and the withstand voltage of the transistor is the same when the wafer is in a state before the IC is packaged. This is the ESD resistance measured by directly applying a needle to a single independent test transistor formed on a wafer.

【００１１】図２１Ｂは単体のテストトランジスタに印
加されたＥＳＤストレスとストレス印加後のゲートをソ
ースに接続したソースとドレイン間でのリーク電流（例
えばドレイン電圧ＶＤＳは５Ｖなどである）である。前
述したごとくのＩＣでの傾向と同様である。このＥＳＤ
ストレス対リークのカーブは構造別にトランジスタのＥ
ＳＤ耐量を評価する場合など大変便利である。そして、
ＥＳＤ耐量に関してＩＣとテストトランジスタ、これら
両者に相関関係があることは発明者の研究報告等（１９
９１年 第４０回半導体 集積回技術シンポジウム 参
照）でも明らかである。ちなみにＩＣのオープンドレイ
ン出力に使用されているトランジスタの例えばＷ幅（ゲ
ート幅）が４００μｍでテストトランジスタのＷ幅が２
５μｍだったとすると両者のＥＳＤ耐量の絶対値には一
定の差はある。ここでいいたいのは比例関係があるとい
うことである。もちろん、ＩＣのＥＳＤ耐量の評価と同
様にウエハ上のテストトランジスタでＥＳＤ耐量を測定
することはそんなには容易ではない、専用のＥＳＤシミ
ュレータは必要だし測定系の綿密な校正とコリレーショ
ンが必要だからである、実際の測定においても、ストレ
ス印加とリーク測定を交互に繰り返すため大変な時間が
かかる。FIG. 21B shows an ESD stress applied to a single test transistor and a leak current (for example, a drain voltage VDS is 5 V) between a source and a drain where the gate is connected to the source after the stress is applied. This is similar to the tendency of the IC as described above. This ESD
The curve of stress vs. leak shows the E
This is very convenient when evaluating the SD tolerance. And
Regarding the ESD immunity, there is a correlation between the IC and the test transistor, and both of them have been reported by the inventor's research report (19).
(Refer to the 40th Semiconductor Integration Technology Symposium, 1991). Incidentally, for example, the W width (gate width) of the transistor used for the open drain output of the IC is 400 μm and the W width of the test transistor is 2
If it is 5 μm, there is a certain difference between the absolute values of the ESD tolerance of both. The point here is that there is a proportional relationship. Of course, it is not so easy to measure the ESD immunity with the test transistor on the wafer as well as the evaluation of the ESD immunity of the IC, because a dedicated ESD simulator is required and the calibration and the correlation of the measurement system are required. In actual measurement, it takes a very long time because stress application and leak measurement are repeated alternately.

【００１２】さて、図４はＮチャネルＭＯＳトランジス
タの模式的断面図である。Ｐ基板３０の表面にソース
（Ｓ）３１、ドレイン（Ｄ）３３、ゲート電極（Ｇ）３
２が電極として設けられている。図５はＮチャネルＭＯ
Ｓトランジスタを表す模式的等価回路図である。ここか
らわかるように該ＮチャネルＭＯＳトランジスタは等価
的にはＮＰＮバイポーラトランジスタとみることができ
る。今、図５ではゲート電極はソースに結線されていて
オフ状態である。この状態でＥＳＤストレスが印加され
るとＮＰＮバイポーラ動作がＥＳＤストレスを逃がすご
とく働くことはやはり特願平４−０４８８７６号に詳し
いので参照されたい。FIG. 4 is a schematic sectional view of an N-channel MOS transistor. A source (S) 31, a drain (D) 33, and a gate electrode (G) 3 are formed on the surface of a P substrate 30.
2 is provided as an electrode. FIG. 5 shows an N-channel MO
FIG. 3 is a schematic equivalent circuit diagram illustrating an S transistor. As can be seen, the N-channel MOS transistor can be equivalently regarded as an NPN bipolar transistor. Now, in FIG. 5, the gate electrode is connected to the source and is off. If an ESD stress is applied in this state, the NPN bipolar operation works as if the ESD stress is relieved, as described in Japanese Patent Application No. 4-048876.

【００１３】図６はＮチャネルＭＯＳトランジスタのス
ナップバックしてバイポーラ動作を起こす様子を示す模
式的Ｖ_D −Ｉ_D 特性のグラフである。このグラフはＥＳ
Ｄストレス印加時の過渡的な現象を表すものではなくＤ
Ｃ的な現象を表しているものである。すなわち前述した
ようにゲートをオフ結線としＶ_D （ドレイン電圧）を上
昇させていってＩ_D （ドレイン電流）を見ていったもの
である。Ｖ_D を上昇させていくとまずドレインアバラン
シェブレークダウン（１ｓｔブレークダウン５１）が起
こりスナップバック５２して電圧がさがる。ＮＰＮトラ
ンジスタのバイポーラ動作電流５３が流れる。さらに電
流の印加を続けるといわゆるバイポーラの２次降伏であ
る２ｎｄブレークダウン５４が起こり再びスナップバッ
ク（２ｎｄスナップバック５５）してさらに電圧が下が
る。そしてさらに電流の印加を続けると２ｎｄバイポー
ラ電流５６が流れる。ここで該２ｎｄブレークダウンが
始まるＶ_D 、Ｉ_D をそれぞれ（Ｖ２，Ｉ２）５７とす
る。FIG. 6 is a graph of a typical V _D -I _D characteristic showing how the N-channel MOS transistor snaps back to cause a bipolar operation. This graph is ES
It does not represent a transient phenomenon when D stress is applied,
This represents a C-like phenomenon. That is, as described above, the gate was turned off, V _D (drain voltage) was increased, and I _D (drain current) was observed. As you increase the V _D first drain avalanche breakdown (1st breakdown 51) occurs snapback 52 the voltage drops by. A bipolar operation current 53 of the NPN transistor flows. When the current is further applied, a second breakdown 54, which is a so-called bipolar secondary breakdown, occurs and snaps back again (2nd snapback 55) to further reduce the voltage. When the application of current is further continued, a second bipolar current 56 flows. Here, V _D and I _{D at} which the 2nd breakdown starts are defined as (V2, I2) 57, respectively.

【００１４】図７Ａは図５のグラフを描き換えたもので
Ｐ（パワー）すなわちＩ_D とＶ_D の積とＩ_D の関係をあ
らわす模式的グラフである。１ｓｔバイポーラ動作領域
６１は可逆的現象領域であり、２ｎｄバイポーラ動作領
域６２は不可逆的現象領域である、つまり不可逆とはこ
こではトランジスタは永久破壊を起こしているというこ
とである。ここで前記Ｖ２，Ｉ２が変極点Ｐｍａｘ６３
に相当する。これは図７Ａから判るように本現象中最大
のＶ_D 、Ｉ_D 積（パワー）を示すことからＰｍａｘと称
することとする。[0014] Figure 7A is a schematic graph showing the relationship between the product and I _D of P (power) i.e. I _D and V _D in that to rework the graph of FIG. The first bipolar operation region 61 is a reversible phenomenon region, and the second bipolar operation region 62 is an irreversible phenomenon region. In other words, irreversible means here that the transistor is permanently destroyed. Here, V2 and I2 are inflection points Pmax63.
Is equivalent to This is referred to as Pmax because it indicates the maximum V _D and I _D product (power) in this phenomenon, as can be seen from FIG. 7A.

【００１５】さて、ここまで電気測定の通念上、電圧印
加しての電流測定ということで説明をしてきたが、実際
には電流印加での電圧測定が便利である。スナップバッ
クが起こるから、電圧印加のみでの測定は事実上不可能
である。一般にＳＭＵ（Ｓｏｕｒｃｅ Ｍｅａｓｕｒｅ
Ｕｎｉｔ）といわれている装置が使用できる。指定電
圧もしくは指定電流を印加しその際の電流値もしくは電
圧値を知ることができるものである。さらには、印加さ
れる定電流は時間に対して段階的に増加するように印加
されるべきである（ランピングアップと称される）。前
述してきたように、不可逆現象を測定するからである。
図８Ａはこの方法を説明する時間と印加電流の関係を示
す模式的グラフである。階段的な印加であることが判
る。時間のステップについては、トランジスタの大きさ
やプロセスによって最適な値が選ばれる、μ秒から秒に
まで渡る。図８Ｂは対数的電流印加の方法を説明する時
間と電流の関係を示す模式的グラフである。時間に対し
て電流の増加の割合が１対１ではなく対数的に増加させ
たものである。こうすることで、スナップバック現象の
ドレインアバランシェブレークダウンから２ｎｄブレー
クダウンまでの広い範囲の電流値を効率良く測定するこ
とが可能となる。[0015] Now, the conventional measurement of electricity has been described in terms of current measurement by applying a voltage, but actually, voltage measurement by applying a current is convenient. Since snapback occurs, it is practically impossible to measure only by applying a voltage. Generally, SMU (Source Measure)
Unit) can be used. A specified voltage or specified current is applied, and the current value or voltage value at that time can be known. Furthermore, the applied constant current should be applied in a stepwise fashion over time (referred to as ramping up). This is because the irreversible phenomenon is measured as described above.
FIG. 8A is a schematic graph showing the relationship between time and applied current for explaining this method. It can be seen that the application is stepwise. The time step ranges from microseconds to seconds, where the optimum value is chosen depending on the transistor size and process. FIG. 8B is a schematic graph showing the relationship between time and current for explaining the method of logarithmic current application. The rate of increase of the current with respect to time is not a one-to-one but a logarithmic increase. This makes it possible to efficiently measure a wide range of current values from the drain avalanche breakdown of the snapback phenomenon to the second breakdown.

【００１６】図１１は本発明でいうところのＰｍａｘと
前述したトランジスタのＥＳＤ耐量の関係を示す模式的
グラフである。一義的な相関があることが判る。一般に
電力用バイポーラトランジスタの安全動作領域（ＡＳ
Ｏ）特にはパルスＡＳＯを決定するいわゆる２次破壊現
象を説明するものとしてこのようなスナップバック時の
電力量（パワー）Ｐ_SBは以下のように定義され、FIG. 11 is a schematic graph showing the relationship between Pmax in the present invention and the ESD resistance of the transistor described above. It can be seen that there is a unique correlation. Generally, the safe operation area (AS) of a power bipolar transistor
O) In particular, to explain the so-called secondary destruction phenomenon that determines the pulse ASO, the power amount (power) _PSB at the time of such snapback is defined as follows:

【００１７】[0017]

【数１】 (Equation 1)

【００１８】トリガリングエネルギー呼ばれる。ここで
ｔｄは２次破壊を生じるまでの遅れ時間（２ｎｄスナッ
プバック点を通過した合計時間）である。しかしながら
このＡＳＯはＰ_SBに反比例するものとされている（参照
パワートランジスタ／パワーＩＣとその活用 伝田
精一編著）。本発明でいうところＰｍａｘとトランジス
タのＥＳＤ耐量の相関と一見矛盾するようであるが実は
全く別の現象であるということである。つまり、ＭＯＳ
トランジスタにＥＳＤストレスが印加された場合このよ
うなバイポーラ動作はストレスを逃がすように働くこと
を思いだしていただきたい、ストレスは図６におけるＮ
ＰＮトランジスタのバイポーラ動作電流５３で消費され
（逃がされ）、Ｐｍａｘはその度合を良く表す代用特性
であるということである。前記電力用バイポーラトラン
ジスタのパルスＡＳＯはＰ_SBを通過することで劣化さ
れ、どれくらい通過したかが問題であった（Ｐ_SBは小さ
い方がＡＳＯの強いトランジスタ）。したがって、本発
明におけるＰｍａｘの概念は全く新しいものであり、ト
ランジスタのＥＳＤ耐量ひいてはＩＣのＥＳＤ耐量を演
繹しようという試みは半導体集積回路装置の製造方法に
おいて全く新しい方法である。It is called triggering energy. Here, td is a delay time until the secondary destruction occurs (total time passed through the second snapback point). However, this ASO and to have (see power transistor / power IC is assumed to be inversely proportional to P _SB Utilization Denda
Edited by Seiichi). Although apparently inconsistent with the correlation between Pmax and the ESD resistance of the transistor in the present invention, it is actually a completely different phenomenon. That is, MOS
It should be recalled that when an ESD stress is applied to the transistor, such a bipolar operation works to release the stress.
This means that the current is consumed (released) by the bipolar operation current 53 of the PN transistor, and Pmax is a substitute characteristic that well represents the degree. The pulse ASO of the power bipolar transistor is degraded by passing through the P _SB, and the problem is how much the pulse has passed (the smaller the P _SB is, the stronger the ASO is the transistor). Therefore, the concept of Pmax in the present invention is completely new, and an attempt to deduce the ESD withstand capability of a transistor and the ESD withstand capability of an IC is a completely new method in a method of manufacturing a semiconductor integrated circuit device.

【００１９】図９は前記試みの実験結果であるが本発明
のＰｍａｘとＩＣのＥＳＤ耐量との関係を示す模式的グ
ラフである。ＰｍａｘはＩＣと同一ウエハ上に形成され
たテストトランジスタをウエハ状態で測定したものであ
り、ＩＣのＥＳＤ耐量は最終的なパッケージにまでした
ものである。一義的相関があることが判る。FIG. 9 is a schematic graph showing the relationship between the Pmax of the present invention and the ESD tolerance of the IC, which is the experimental result of the above trial. Pmax is a value obtained by measuring a test transistor formed on the same wafer as the IC in a wafer state, and the ESD resistance of the IC is measured for a final package. It can be seen that there is a unique correlation.

【００２０】上記目的を達成するために、本願発明が採
用した手段をまとめると下記のとおりである。半導体集
積回路と上記半導体集積回路の構成要素評価領域とを同
一基板上に形成する半製品製造工程と、これに続く、上
記半導体集積回路の構成要素評価領域を電気的に評価す
る検査工程とからなり、上記半導体集積回路の構成要素
評価領域には、静電破壊耐量評価要素を形成しておき、
上記検査工程で、上記静電破壊耐量評価要素の破壊電力
の測定を行うというものである。The means adopted by the present invention to achieve the above object are summarized as follows. A semi-finished product manufacturing process of forming a semiconductor integrated circuit and a component evaluation region of the semiconductor integrated circuit on the same substrate, and a subsequent inspection process of electrically evaluating the component evaluation region of the semiconductor integrated circuit In the component evaluation area of the semiconductor integrated circuit, an electrostatic breakdown withstand evaluation element is formed,
In the inspection step, the breakdown power of the electrostatic breakdown strength evaluation element is measured.

【００２１】上記静電破壊耐量評価要素の破壊電力の測
定は、上記要素に非破壊の状態から破壊に至るまでの電
圧を印加し、同電圧とそれに流れる電流とより上記要素
が消費する電力を測定し、これにより、非破壊電圧が最
大の時の上記電力値を求め、求めた値を上記半導体集積
回路基板の静電破壊耐量として、それの良否を決定する
というものである。The measurement of the destruction power of the above-mentioned electrostatic breakdown withstand evaluation element is performed by applying a voltage from the non-destructive state to the destruction of the element, and calculating the power consumed by the element from the voltage and the current flowing therethrough. The power value at the time when the non-destructive voltage is the maximum is determined, and the determined value is determined as the electrostatic breakdown resistance of the semiconductor integrated circuit board, and the quality is determined.

【００２２】基板に形成された半導体集積回路の近傍、
または内部、または基板の適宜箇所に上記静電破壊耐量
評価要素を設けるというものである。また、上記電力の
測定は、上記要素にたいして時間段階的に増加する定電
流を印加し、その際の電圧を測定し電力値を求めるとい
うものである。 また、上記電力の測定は、上記要素に
たいして時間段階的に対数的に増加する定電流を印加
し、その際の電圧を測定し電力値を求めるというもので
ある。 また、上記電力値が規定の値に達した時点で電
圧印加を中止し、該電力値が上記非破壊領域であるかど
うかの判定をしそれの良否の決定をするというものであ
る。The vicinity of a semiconductor integrated circuit formed on a substrate,
Alternatively, the above-mentioned element for evaluating the resistance to electrostatic breakdown is provided inside or at an appropriate place on the substrate. In the power measurement, a constant current is applied to the element in a time-stepwise manner, and a voltage at that time is measured to obtain a power value. In the power measurement, a constant current that increases logarithmically over time is applied to the element, and the voltage at that time is measured to determine a power value. Further, when the power value reaches a specified value, the application of the voltage is stopped, and it is determined whether or not the power value is in the non-destructive region, and the pass / fail is determined.

【００２３】また、半導体集積回路を基板上に形成する
工程と、これに続き、上記半導体集積回路を電気的に評
価する検査工程とを有し、上記検査工程は、静電気破壊
耐量を演繹する破壊電力の測定を含むことを特徴とする
半導体集積回路基板の製造方法をとるというものであ
る。Further, the method includes a step of forming the semiconductor integrated circuit on the substrate, and a test step following the step of electrically evaluating the semiconductor integrated circuit. A method for manufacturing a semiconductor integrated circuit substrate, which includes measuring power, is provided.

【００２４】上記破壊電力の測定は、上記半導体集積回
路の部分に電圧を印加し、同電圧とそれに流れる電流と
より上記部分が消費する上記電力値が規定の値に達した
時点で電圧印加を中止する工程と、該電力値が上記非破
壊領域であるかどうかの判定をしそれの良否の決定をす
るというものである。In the measurement of the breakdown power, a voltage is applied to the portion of the semiconductor integrated circuit, and the voltage is applied when the power value consumed by the portion reaches a specified value based on the voltage and the current flowing therethrough. The step of stopping and the step of determining whether or not the power value is in the non-destructive region and determining the quality of the non-destructive region.

【００２５】また、上記電力の測定は、上記要素にたい
して時間段階的に増加する定電流を印加し、その際の電
圧を測定し電力値を求めるというものである。 また、
上記電力の測定は、上記要素にたいして時間段階的に対
数的に増加する定電流を印加し、その際の電圧を測定し
電力値を求めるというものである。In the measurement of the power, a constant current is applied to the element in a time-stepwise manner, and the voltage at that time is measured to obtain a power value. Also,
In the measurement of the power, a constant current that increases logarithmically in a time step is applied to the element, and the voltage at that time is measured to obtain a power value.

【００２６】[0026]

【作用】前記手段を取ることで以下の作用が得られる
が、まず図を参照して若干の説明をする。ここで、各パ
ラメータの関係を整理したものが図１２である。トラン
ジスタのＰｍａｘは製造工程やデザインルールのような
プロセスメニューで決定されトランジスタのＥＳＤ耐量
を一義的に決定する、そして完成品のＩＣのＥＳＤ耐量
も決定する、ここで再度デザインルールが関与してく
る、このようにしてＰｍａｘはＩＣのＥＳＤ耐量を演繹
することが可能である。トランジスタのスレッシュホル
ド電圧（Ｖ_th）やコンダクタンス（ｇｍ）を測定するこ
とでＩＣ歩留を演繹するように、Ｖ_thなどと同様にＤＣ
的に容易に測定出来るパラメータＰｍａｘでＥＳＤのよ
うな本来パッケージにまでしなければわからなかった信
頼性を演繹できるということは全く新規であり、ＴＡＴ
の点からみても、出荷時の品質保証という点からみて
も、不良品を次工程に流さない製造方法によるコストダ
ウンという点からみても、大変意義のあることである。The following effects can be obtained by taking the above-mentioned means. First, some explanations will be given with reference to the drawings. FIG. 12 shows the relationship between the parameters. The Pmax of a transistor is determined by a process menu such as a manufacturing process or a design rule, and uniquely determines the ESD resistance of a transistor, and also determines the ESD resistance of a completed IC. Here, the design rule is involved again. In this way, Pmax can deduce the ESD tolerance of the IC. As inferring the IC yield by measuring the threshold voltage (V _th ) and conductance (gm) of the transistor, the DC voltage can be deduced in the same manner as V _th etc.
It is completely new that the parameter Pmax, which can be measured easily and easily, can deduce the reliability such as ESD that was not known unless it was originally packaged.
This is very significant from the viewpoint of quality assurance at the time of shipment, and from the viewpoint of cost reduction by a manufacturing method that does not allow defective products to flow to the next process.

【００２７】さて具体的な作用をまとめて列挙すると、
第１の作用としてプロセス開発時のＥＳＤ耐量の評価に
かかわるＴＡＴを大幅に短縮することがあげられる。第
２の作用として、新製品試作時にも同様にしてＴＡＴを
大幅に短縮することがあげられる。Now, the specific actions are listed together.
The first effect is to greatly reduce the TAT related to the evaluation of the ESD tolerance during the process development. A second effect is to greatly reduce the TAT in the same manner when a new product is prototyped.

【００２８】第３の作用として、量産製品のＥＳＤ耐量
にかかわる品質を製造工程にて選別出荷できるというこ
とがあげられる。A third effect is that the quality relating to the ESD resistance of mass-produced products can be selectively shipped in the manufacturing process.

【００２９】[0029]

【実施例】図１は、本願発明の第１の実施例を示すプロ
セス開発の試作における工程順の模式図である。開発専
用のテストパターン（ＴＥＧ）だけのフォトマスクを使
用し、図示するように、第１の酸化工程から始まって、
半導体の製造工程を実行する過程は、従来と同じであ
る。ただ、本願発明ではフォトマスクに所望の集積回路
用に加えて、後述する構成要素評価領域用を形成した点
が大きく相違する。FIG. 1 is a schematic view showing a first embodiment of the present invention in the order of steps in a process development prototype. Using a photomask of only a development-specific test pattern (TEG), starting from the first oxidation step as shown,
The process of executing the semiconductor manufacturing process is the same as the conventional one. However, the present invention is significantly different in that a photomask is formed for a component evaluation area described later in addition to a desired integrated circuit.

【００３０】これによって、基板上には、集積回路の他
に、構成要素評価領域が形成される。次に測定・評価の
過程に入るが、ここでは、従来の一般的な評価項目（Ｖ
_th、ｇｍ、リーク電流など）に加えて、この構成要素評
価領域を対象にトランジスタのＰｍａｘを測定するとい
うものである。Thus, a component evaluation area is formed on the substrate in addition to the integrated circuit. Next, the process of measurement and evaluation is started. Here, the conventional general evaluation items (V
_th , gm, leak current, etc.), and the Pmax of the transistor is measured for this component evaluation area.

【００３１】Ｐｍａｘの値からＩＣになった時のＥＳＤ
耐量を予想し、問題があれば工程条件の変更等を行っ
て、すぐ再試作が行える。また、ＴＥＧ内の各種の平面
寸法のトランジスタのＰｍａｘを測定することで、ＥＳ
Ｄ耐量にかかわるデザインルールも最適に決定すること
ができる。従来だと、新規開発プロセスを使用した最初
の製品試作が終了するまでＥＳＤ耐量が判らず大変長期
に渡るＴＡＴがかかっていたが、本発明を適用すること
でＥＳＤ耐量にかかわる性能や品質もプロセス開発のサ
イクルの中で完結することが可能となる。ESD when IC is changed from the value of Pmax
Estimate the tolerance and if there is a problem, change the process conditions, etc., and immediately re-produce. Also, by measuring the Pmax of transistors having various plane dimensions in the TEG, the ES
The design rule related to the D tolerance can also be optimally determined. In the past, ESD tolerance was not known until the end of the first product prototype using the new development process, and TAT was applied for a very long time. By applying the present invention, the performance and quality related to ESD tolerance were also reduced by the process. It can be completed in the development cycle.

【００３２】図２は、本発明の第２の実施例を示す製品
試作及び量産ＩＣの製造工程順の模式図である。図示す
るごとく第１の酸化工程から始まって、通常の半導体の
製造工程を流動するわけだが、終盤のＰ．Ｃ．Ｍ（Ｐｒ
ｏｃｅｓｓ ＣｏｎｔｒｏｌＭｏｎｉｔｏｒの略）測定
の工程では通常トランジスタのＶ_thやｇｍやリーク電流
や各種抵抗値を測定し半導体ウエハのＮＯ／ＧＯ判定を
行うところである。なんらかのトラブルがあり全く歩留
しないウエハをその後のテスター工程等へ流動しても無
駄だからである。このＰ．Ｃ．Ｍ測定においてＶＴＨ等
と同様にＰｍａｘの測定を行うものが本実施例の特徴で
ある。Ｐｍａｘの値からパッケージにまでなった最終製
品のＥＳＤ耐量を予想し、問題があれば製品試作なら回
路やレイアウト設計の検証と修正を行う、もともとＥＳ
Ｄ耐量にマージンのない既量産製品ならその時点で廃棄
（スクリーニング）とするものである。これまでのやり
かただと、いずれもパッケージにまでしてＥＳＤ試験を
行い、新製品認定や出荷のＮＯ／ＧＯ判定をそれぞれし
ていた。FIG. 2 is a schematic diagram showing a second embodiment of the present invention in the order of the steps of manufacturing a product prototype and mass-producing IC. As shown in the figure, the process starts from the first oxidation process and flows through the normal semiconductor manufacturing process. C. M (Pr
In the process of measurement, the _Vth and gm of a transistor, a leak current, and various resistance values are usually measured to make a NO / GO determination on a semiconductor wafer. This is because it is useless to flow a wafer that has some trouble and does not yield at all to the subsequent tester process or the like. This P. C. The feature of the present embodiment is that the Pmax is measured in the M measurement in the same manner as the VTH or the like. Predict the ESD tolerance of the final product that has become a package from the value of Pmax. If there is a problem, verify and correct the circuit and layout design if it is a prototype product.
A mass-produced product having no margin in D tolerance is discarded (screened) at that time. Until now, in each case, the package was also subjected to an ESD test, and a new product was certified and a NO / GO decision was made for shipment.

【００３３】図３は、本発明の第３の実施例を示す製品
試作及び量産ＩＣの製造工程順の模式図である。Ｐ．
Ｃ．Ｍ測定の工程において、Ｐｍａｘ測定を行わず、そ
の後のウエハテスターの工程で行うというものである。
Ｐｍａｘ測定が測定器の都合（電流印加ができないと
か）などで行えない場合や、製品チップ全てのＥＳＤ耐
量を確保する場合などに適している。ウエハテスターの
工程とは、前述してきたテスター工程と称するものであ
り、半導体ウエハ上のＰ．Ｃ．Ｍではない多数配列され
た本番の製品チップの電気的性能をチェックし、所望の
性能を満足しないものはレーザーやインクで印をつけ不
良品としその後のパッケージの工程などへは進めないよ
う選別（スクリーニングとも称する）する工程のことで
ある。ソーテイング、ウエハソーテイング、プロービン
グ、ウエハプロービング等と称される。FIG. 3 is a schematic diagram showing a third embodiment of the present invention in the order of the steps of manufacturing a product prototype and mass-producing IC. P.
C. In the M measurement process, the Pmax measurement is not performed, but is performed in a subsequent wafer tester process.
It is suitable for the case where Pmax measurement cannot be performed due to the convenience of a measuring instrument (for example, current cannot be applied) or the case where the ESD tolerance of all product chips is secured. The wafer tester process is referred to as the tester process described above, and the P.I. C. Check the electrical performance of a large number of production product chips that are not M, and mark those that do not satisfy the desired performance with laser or ink so that they are defective and do not proceed to the subsequent packaging process ( (Also referred to as screening). Also called sorting, wafer sorting, probing, wafer probing and the like.

【００３４】本実施例の場合、Ｐ．Ｃ．Ｍのようなテス
トトランジスタでのＰｍａｘ測定（もちろんそれも可能
であり、製品チップの内部へのテストトランジスタの配
列については後述する）ではなく実際の製品ＩＣチップ
上の入力、出力、あるいは入出力端子においてＥＳＤ耐
量のチェックを行うというものである。しかし、実際の
製品であるから、１端子といえども破壊してしまうわけ
にはいかない。そこで、あらかじめある程度（統計、実
績的に）Ｐｍａｘのわかっている製品ＩＣあるいはプロ
セスである必要がある。そして、Ｐｍａｘの手前でなお
かつ充分ＥＳＤ耐量を確保できる電力値を設定する、そ
れをＰｃｒｉｔと称する。Ｐｃｒｉｔを得るＩ_D をＩ_D
ｃｒｉｔとする。したがって、それら端子にＩ_D ｃｒｉ
ｔを印加しそこでの電力を求め、それらの値が予め設定
したＰｃｒｉｔの値をうわまっていれば良品とするとい
うものである。もし下回っていれば、他の電気性能で合
格しなかったのと同様に不良品としてマークすればよ
い。Ｐｃｒｉｔは不可逆的破壊を超えてしまうＰｍａｘ
とは異なり、この測定を行うことでわざわざ製品ＩＣを
不良品にしてしまうということもない。In the case of this embodiment, P. C. Pmax measurement using a test transistor such as M (of course, it is also possible, and the arrangement of test transistors inside a product chip will be described later), but not an input, output, or input / output terminal on an actual product IC chip Is to check the ESD tolerance. However, since it is an actual product, even one terminal cannot be destroyed. Therefore, it is necessary that the product IC or process has a certain (statistically, actual) Pmax in advance. Then, a power value that is set before Pmax and that can sufficiently secure the ESD tolerance is set. This is referred to as Pcrit. The I _D I _D to obtain a Pcrit
crit. Therefore, I _D cri their terminal
When t is applied, the electric power there is obtained, and if these values exceed the preset value of Pcrit, the product is determined to be non-defective. If it does, it may be marked as defective, as if it did not pass with other electrical performances. Pcrit goes beyond irreversible destruction Pmax
Unlike this, performing this measurement does not bother making the product IC defective.

【００３５】図７ＢはＰｃｒｉｔを説明するＩ_D とＶ_D
の積とＩ_D の関係を示す模式的グラフである。本実施例
の場合Ｐｍａｘより短時間（１測定あたりは）の測定が
可能であり、第１、第２の実施例においてＰｍａｘの代
わりにＰｃｒｉｔで行うことも有益である。[0035] FIG. 7B illustrates the Pcrit I _D and V _D
5 is a schematic graph showing the relationship between the product of I and _ID . In the case of the present embodiment, measurement can be performed in a shorter time (per measurement) than Pmax, and it is also beneficial to use Pcrit instead of Pmax in the first and second embodiments.

【００３６】本発明により、大変なＴＡＴの短縮となっ
た。また不良ＩＣを事前にスクリーニングできることに
より品質向上及びコストダウンを実現できる。ところ
で、前述のＰ．Ｃ．Ｍであるが、ここで若干の説明をし
ておく。図１３は製品ＩＣ（半導体集積回路）とＰ．
Ｃ．Ｍ１１０（半導体集積回路構成要素評価領域）が配
列された半導体ウエハ１１２（半導体集積回路基板）を
示す模式的平面図である。通常このようにして、１ウエ
ハ面内に数個から数１０個製品ＩＣ１１１の合間に配列
されるものである。大きなＩＣの場合などには、ＩＣの
チップ内にＰＣＭを設ける場合もある。According to the present invention, the TAT is greatly reduced. In addition, since defective ICs can be screened in advance, quality improvement and cost reduction can be realized. By the way, P. C. M, but a brief explanation is given here. FIG. 13 shows a product IC (semiconductor integrated circuit) and P.I.
C. FIG. 13 is a schematic plan view showing a semiconductor wafer 112 (semiconductor integrated circuit substrate) on which M110 (semiconductor integrated circuit component evaluation area) is arranged. Normally, several to several tens of product ICs 111 are arranged in a single wafer plane in this manner. In the case of a large IC, for example, a PCM may be provided in an IC chip.

【００３７】図１４はＰ．Ｃ．Ｍ１１０の部分Ａの拡大
した様子を示す模式的平面図である。針当り用のパッド
１２０があり、個別単体のトランジスタが数種類の寸法
（たとえばゲートの長さＬや幅Ｗ）のバリエーションを
もって配列されているものである。これらパッドにウエ
ハ状態のまま直接針当て（プロービング）してＶ_thなど
と同様にしてＰｍａｘを測定するものである。FIG. C. It is a schematic plan view which shows the mode that the part A of M110 was expanded. There is a pad 120 for needle contact, and individual transistors are arranged with variations of several types (for example, gate length L and width W). A probe is directly applied to these pads in a wafer state (probing), and Pmax is measured in the same manner as _Vth or the like.

【００３８】図１５はＰ．Ｃ．Ｍ１１０の部分Ａの模式
的回路を示すブロック図である。また、前述したような
Ｐ．Ｃ．Ｍ１１０の配列の他に、スクライブライン（Ｉ
ＣとＩＣの間の切り代）上に細長いＰ．Ｃ．Ｍを配列す
るという方法もある。図１６Ａはスクライブライン１４
０上にＰ．Ｃ．Ｍ１４３が配列された様子を示す模式的
平面図である。製品ＩＣチップ１４４の周辺にボンディ
ングパッド１４１が配置されている。製品ＩＣチップ１
４４はスクライブライン１４０で仕切られている。この
方法だと製品ＩＣチップ１４４の取れ個数が減らなくて
すむという利点がある。Ｐｍａｘの測定については同様
である。また測定の個数や抜取りの方法についてはＶ_th
等と同様にケースバイケースであり、本発明の実施を行
う人が豊富な品質管理経験と統計的手法を生かすべきも
のである。FIG. C. It is a block diagram which shows the schematic circuit of the part A of M110. In addition, the P.S. C. In addition to the M110 arrangement, the scribe line (I
The slit between the C and IC). C. There is also a method of arranging M. FIG. 16A shows the scribe line 14.
0 on P.O. C. It is a schematic plan view which shows the mode that M143 was arranged. A bonding pad 141 is arranged around the product IC chip 144. Product IC chip 1
44 is divided by a scribe line 140. According to this method, there is an advantage that the number of product IC chips 144 can be reduced. The same applies to the measurement of Pmax. For the number of samples and the method of sampling, V _th
Like the above, it is a case-by-case, and the person who implements the present invention should make use of abundant quality control experience and statistical methods.

【００３９】本発明において、半導体集積回路基板は、
半導体集積回路であるＩＣと半導体集積回路構成要素評
価領域であるＰ．Ｃ．Ｍとからなっている。一般的には
完成した半導体ウエハになる。しかし、ＩＣの内部にＰ
ＣＭを含んでいる場合は、ＩＣそのものが半導体集積回
路基板となる。In the present invention, the semiconductor integrated circuit substrate is
An IC which is a semiconductor integrated circuit and a P.I. C. M. Generally, it is a completed semiconductor wafer. However, P inside the IC
When a CM is included, the IC itself becomes a semiconductor integrated circuit substrate.

【００４０】図１６Ｂが製品ＩＣチップ１６４内にテス
トトランジスタ１６３が含まれている様子を示す模式的
平面図である。テストトランジスタの針当用パッド１６
２は製品ＩＣのボンディングパッド類１６１と同様に配
列されており、第３の実施例で説明したようにウェハー
テスターでのＰｃｒｉｔ測定に便利である、チップサイ
ズやパッドピッチに余裕のある場合に行う。もちろんチ
ップ内とはいえ、Ｐ．Ｃ．Ｍ測定で抜き取りでＰｍａｘ
やＰｃｒｉｔも図っても良い。その場合針当用パッドは
ボンディングパッドのように最外周に整列する必要はな
い。FIG. 16B is a schematic plan view showing that the test transistor 163 is included in the product IC chip 164. Test transistor needle pad 16
Reference numeral 2 is arranged in the same manner as the bonding pads 161 of the product IC, and is used when the chip size and pad pitch are sufficient for Pcrit measurement with a wafer tester as described in the third embodiment. . Of course, P. C. Pmax by sampling in M measurement
And Pcrit may be used. In that case, the needle contact pads do not need to be aligned on the outermost periphery unlike the bonding pads.

【００４１】[0041]

【発明の効果】以上に説明したように、本発明によれ
ば、半導体集積回路基板の開発・製造段階でＩＣ（半導
体集積回路）の入力端子あるいは出力端子の構成要素の
Ｐｍａｘを測定し製造工程条件やデザインルールにフィ
ードバックするという手段を取ることでＥＳＤ耐量の評
価にかかわるＴＡＴを大幅に短縮することが可能とす
る、また新製品試作および量産において製造工程終盤で
Ｐｍａｘを測定し新製品認定や出荷可否の判断を行うと
いう手段を取ることでＥＳＤ耐量にかかわる品質の向上
およびコストダウンを可能とするという効果が得られ
る。As described above, according to the present invention, the Pmax of the component of the input terminal or output terminal of an IC (semiconductor integrated circuit) is measured at the stage of development and manufacture of a semiconductor integrated circuit board, and the manufacturing process is performed. It is possible to greatly reduce the TAT related to the evaluation of ESD immunity by taking measures to provide feedback on conditions and design rules. By taking the means of determining whether or not the product can be shipped, it is possible to obtain the effect of improving the quality related to the ESD resistance and reducing the cost.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例を示すプロセス開発の試
作における工程順の模式図である。FIG. 1 is a schematic diagram of the order of steps in a prototype of process development showing a first embodiment of the present invention.

【図２】本発明の弟２の実施例を示す製品試作及び量産
ＩＣの製造工程順の模式図である。FIGS. 2A and 2B are schematic views showing a product trial manufacture and a mass-production IC in the order of manufacturing process, showing an embodiment of a younger brother 2 of the present invention.

【図３】本発明の第３の実施例を示す製品試作及び量産
ＩＣの製造工程順の模式図である。FIG. 3 is a schematic view of a product prototype and a mass-produced IC showing a third embodiment of the present invention in a manufacturing process order.

【図４】ＮチャネルＭＯＳトランジスタの模式的断面図
である。FIG. 4 is a schematic sectional view of an N-channel MOS transistor.

【図５】ＡはＮチャネルＭＯＳトランジスタを表す模式
的等価回路図であり、Ｂはバイポーラトランジスタと見
た場合を表す模式的等価回路図である。FIG. 5A is a schematic equivalent circuit diagram showing an N-channel MOS transistor, and FIG. 5B is a schematic equivalent circuit diagram showing a case where the transistor is viewed as a bipolar transistor.

【図６】ＮチャネルＭＯＳトランジスタのスナップバッ
クしてバイポーラ動作を起こす様子を示す模式的Ｖ_D −
Ｉ_D 特性のグラフである。FIG. 6 is a schematic V _D − showing a snap-back of an N-channel MOS transistor to cause a bipolar operation.
It is a graph of _ID characteristic.

【図７】Ａは図６のグラフを描き換えたものでＰ（パワ
ー）すなわちＩ_D とＶ_D の積とＩ_D の関係をあらわす模
式的グラフである。Ｂは、Ｐｃｒｉｔを説明するＩ_D と
Ｖ_D の積とＩ_D の積を表す模式的グラフである。[7] A is a schematic graph showing the relationship between the product and I _D of P (power) i.e. I _D and V _D in that to rework the graph of FIG. B is a schematic graph representing the product of the product and I _D of the I _D and V _D describing the Pcrit.

【図８】Ａは電流印加の方法を説明する時間と電流の関
係を示す模式的グラフである。Ｂは対数的電流印加の方
法を説明する時間と電流の関係を示す模式的グラフであ
る。FIG. 8A is a schematic graph showing a relationship between time and current for explaining a method of applying a current. B is a schematic graph showing the relationship between time and current for explaining the method of logarithmic current application.

【図９】本発明のＰｍａｘとＩＣのＥＳＤ耐量との関係
を示す模式的グラフである。FIG. 9 is a schematic graph showing the relationship between Pmax of the present invention and the ESD resistance of IC.

【図１０】ＩＣのＥＳＤ耐量とトランジスタのＥＳＤ耐
量の関係を示す模式的グラフである。FIG. 10 is a schematic graph showing the relationship between the ESD resistance of an IC and the ESD resistance of a transistor.

【図１１】本発明でいうところのＰｍａｘと前述したト
ランジスタのＥＳＤ耐量の関係を示す模式的グラフであ
る。FIG. 11 is a schematic graph showing the relationship between Pmax in the present invention and the ESD resistance of the transistor described above.

【図１２】各パラメータの関係を整理した模式図であ
る。FIG. 12 is a schematic diagram showing the relationship between parameters.

【図１３】製品ＩＣとＰ．Ｃ．Ｍが配列された半導体ウ
エハを示す模式的平面図である。FIG. 13 shows a product IC and P.I. C. It is a schematic plan view which shows the semiconductor wafer in which M was arranged.

【図１４】Ｐ．Ｃ．Ｍの部分Ａの拡大した様子を示す模
式的平面図である。FIG. C. It is a schematic plan view which shows the mode that the part A of M was expanded.

【図１５】Ｐ．Ｃ．Ｍの部分Ａの模式的回路を示すブロ
ック図である。FIG. C. It is a block diagram which shows the schematic circuit of the part A of M.

【図１６】Ａはスクライブライン上にＰ．Ｃ．Ｍが配列
された様子を示す模式的平面図である。Ｂは、チップ内
にテストトランジスタが配列された様子を示す模式的平
面図である。FIG. 16A shows P.P. on the scribe line. C. It is a schematic plan view which shows the mode that M was arranged. FIG. 2B is a schematic plan view showing a state where test transistors are arranged in a chip.

【図１７】一般的新規ＩＣの製品開発の流れを示す模式
図である。FIG. 17 is a schematic diagram showing a flow of product development of a general new IC.

【図１８】一般的なプロセス開発の流れを示す模式図で
ある。FIG. 18 is a schematic diagram showing a flow of general process development.

【図１９】モールドパッケージされた半導体集積回路装
置（以下ＩＣと称する）の一般的な端子構成を示す模式
的外形上面図である。FIG. 19 is a schematic external top view showing a general terminal configuration of a semiconductor integrated circuit device (hereinafter, referred to as an IC) packaged in a mold.

【図２０】ＥＳＤストレス印加試験を示す模式的な回路
図である。FIG. 20 is a schematic circuit diagram showing an ESD stress application test.

【図２１】ＡはＩＣにおけるＥＳＤストレスと各端子の
ストレス印加後のリーク電流の関係を示すグラフであ
る。ＢはトランジスタにおけるＥＳＤストレスと各端子
のストレス印加後のリーク電流の関係を示すグラフであ
る。FIG. 21A is a graph showing a relationship between an ESD stress in an IC and a leakage current after stress is applied to each terminal. B is a graph showing the relationship between the ESD stress in the transistor and the leakage current of each terminal after the application of stress.

【図２２】一般的な入力端子の保護回路を示す模式的ブ
ロック図である。FIG. 22 is a schematic block diagram showing a general input terminal protection circuit.

【図２３】一般的なＮチャネルオープンドレイン出力端
子を示す模式的ブロック図である。FIG. 23 is a schematic block diagram showing a general N-channel open drain output terminal.

【図２４】Ｎチャネルオープンドレイン出力端子の保護
回路を示す模式的ブロック図である。FIG. 24 is a schematic block diagram showing a protection circuit for an N-channel open drain output terminal.

【図２５】ＣＭＯＳ出力端子の保護回路を示す模式的ブ
ロック図である。FIG. 25 is a schematic block diagram showing a protection circuit for a CMOS output terminal.

【図２６】入出力端子の保護回路を示すブロック図であ
る。FIG. 26 is a block diagram illustrating a protection circuit for input / output terminals.

【符号の説明】[Explanation of symbols]

５１ １ｓｔブレークダウン ５２ スナップバック ５３ ＮＰＮトランジスタのバイポーラ動作電流 ５４ ２ｎｄブレークダウン ５５ （Ｖ２，Ｉ２） ５６ ２ｎｄバイポーラ電流 ６１ １ｓｔバイポーラ動作領域 ６２ ２ｎｄバイポーラ動作領域 ６３ Ｐｍａｘ １７１ Ｖｃｃ端子 １７２ 接地端子 １７３ 入力端子 １７４ 出力端子 ２０１ ＮチャネルＭＯＳトランジスタ 整理番号：９３−４２９ 〔数１〕 51 1st breakdown 52 Snapback 53 Bipolar operation current of NPN transistor 54 2nd breakdown 55 (V2, I2) 56 2nd bipolar current 61 1st bipolar operation area 62 2nd bipolar operation area 63 Pmax 171 Vcc terminal 172 Ground terminal 173 Input terminal 174 Output terminal 201 N-channel MOS transistor Reference number: 93-429 [Equation 1]

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体集積回路と前記半導体集積回路の
構成要素評価領域とを同一基板上に形成する半製品製造
工程と、これに続き、前 記半導体集積回路の構成要素評価領域を電気的に評価
する検査工程とを有し、前 記半導体集積回路の構成要素評価領域には、静電破壊
耐量評価要素が形成されており、前 記検査工程は、前記静電破壊耐量評価要素の破壊電力
の測定を含むことを特徴とする半導体集積回路基板の製
造方法。1. A and component evaluation area of the semiconductor integrated circuit and prior Symbol semiconductor integrated circuit and the semi-finished product manufacturing process for forming on the same substrate, Following this, the electrical components evaluation region before Symbol semiconductor integrated circuit and a testing step of evaluating the, components evaluation region before Symbol semiconductor integrated circuit, are the electrostatic breakdown tolerance evaluation element formation, pre-Symbol inspection process, before Symbol electrostatic breakdown strength evaluation element A method for manufacturing a semiconductor integrated circuit substrate, comprising measuring breakdown power. 【請求項２】 前記静電破壊耐量評価要素の破壊電力の
測定は、前 記要素に２ｎｄブレークダウン前の非破壊の状態から
２ｎｄブレークダウンである破壊に至るまでの電圧を印
加し、同電圧とそれに流れる電流とより前記要素が消費
する電力を測定する工程と、前 記工程により非破壊電圧が最大の時の前記電力値を求
める工程と、前 記電力値を前記半導体集積回路基板の静電破壊耐量と
して、前記半導体集積回路基板の良否を決定する工程と
からなることを特徴とする請求項１記載の半導体集積回
路基板の検査方法。Measurement of breaking power of 2. A front Symbol electrostatic breakdown strength evaluation element, before Symbol element before 2nd breakdown nondestructive state
Voltage up to breakdown a 2nd breakdown is applied, the voltage and the step of earlier SL elements to the current flowing to it to measure the power consumed, before Symbol before Symbol nondestructive voltage is at the maximum by step a step of determining a power value, the pre-Symbol power value as an electrostatic breakdown strength of the previous SL semiconductor integrated circuit substrate, a semiconductor according to claim 1, wherein the comprising the step of determining the quality of the semiconductor integrated circuit substrate An inspection method for an integrated circuit board. 【請求項３】 前記破壊電力測定のための印加電力値が
規定の値に達した時点で電圧印加を中止する工程と、前
記電力値が前記非破壊領域であるかどうかの判定をし、
前記半導体集積回路基板の良否の決定をする工程とから
なることを特徴とする請求項１記載の半導体集積回路基
板の検査方法。3. A process to cancel the voltage applied at the time of applying power value for the breakdown power measurement has reached a prescribed value, before
The determination serial power value is whether pre Symbol nondestructive region,
2. The method for inspecting a semiconductor integrated circuit board according to claim 1, further comprising a step of determining whether the semiconductor integrated circuit board is good or bad. 【請求項４】 前記電力の測定は、前記要素に対して時
間段階的に増加する定電流を印加し、その際の電圧を測
定し電力値を求めることを特徴とする請求項２又は３記
載の半導体集積回路基板の検査方法。4. A measurement before SL power, by applying a constant current to time increased gradually with respect to prior Symbol elements, claim 2 or and obtains a power value by measuring the voltage at that time 3. The method for inspecting a semiconductor integrated circuit board according to claim 3. 【請求項５】 前記電力の測定は、前記要素に対して時
間段階的に対数的に増加する定電流を印加し、その際の
電圧を測定し電力値を求めることを特徴とする請求項２
又は３記載の半導体集積回路基板の検査方法。5. The measurement before Symbol power before Symbol a constant current is applied to stepwise increases logarithmically time for the element, and obtains a power value by measuring the voltage during that billing Item 2
Or the method for inspecting a semiconductor integrated circuit board according to 3. 【請求項６】 前記電力の測定は、前記要素に対して時
間段階的に対数的に増加する定電流を印加し、その際の
電圧を測定し電力値を求めることを特徴とする請求項２
又は３記載の半導体集積回路基板の検査方法。6. The measurement before Symbol power before Symbol a constant current is applied to stepwise increases logarithmically time for the element, and obtains a power value by measuring the voltage during that billing Item 2
Or the method for inspecting a semiconductor integrated circuit board according to 3.