JP3238691B2 - 電子線描画方法 - Google Patents
電子線描画方法Info
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Description
の回路パターン等を高速、高精度に描画するための電子
線描画方法に係り、特に周期的に繰り返されたパターン
を高速、高精度に描画する電子線描画方法に関する。
クなしで形成できる特徴があるため、最先端の素子の研
究開発には不可欠の技術である。しかし逐次的にパター
ンを描画して行くためスループットが低いという問題が
あった。スループットを大きく向上する方法として、特
開昭62−260322に示されるように繰返し図形の
ある単位図形を電子線描画装置のアパーチャーに形成し
ておき、これにより成形された電子線(以下、任意形状
電子線と称する)を繰り返し照射することで、可変成形
用アパーチャーにより成形された電子線(以下、可変成
形電子線と称する)によって描画する場合よりもショッ
ト数を大幅に低減してスループットを大きく向上させる
というものである。
ーチャーに設ける繰り返し最小単位、すなわち単位パタ
ーンの配列数については考慮していなかった。スループ
ットを最大限に向上させる上でこの配列数は重要な意味
をもつ。
子線照射量を変化できない。これによる不都合は例えば
図2に示したような半導体メモリーセルアレイの周辺部
で発生する。例えば64メガビットのセルパターンを描
画するとき、図2(a)に示すように任意形状電子線7
ミクロン角の1ショット201内には8本の配線パター
ン(32ビット分のメモリに相当)が含まれている。図
2(b)のメモリセルアレイの最外周ではパターン密度
が大きく変化するために7ミクロン角内においても最外
周のパターン202は照射量が不足し寸法精度が悪化す
るという問題があった。
大限に向上させることができる電子線描画方法を提供す
ることにある。本発明の第2の目的は、任意形状電子線
を用いた場合に発生する繰返しパターンアレイの周辺部
での寸法精度劣化を防止した電子線描画方法を提供する
ことにある。
するために、本発明の電子線描画方法は、単位パターン
が規則的に繰り返し配置された領域を含むパターンを電
子線描画装置を用いて描画する方法であって、アパーチ
ャー内に一定数の単位パターン図形を配置し、上記領域
内の一部を上記一定数の単位パターン図形を配置したア
パーチャーを用いて単位パターンを一定数ずつ繰り返し
描画し、上記領域内の描画必要パターン数が上記一定数
の単位パターン図形を配置したアパーチャー内の上記一
定数より少ない部分では、開口部の形状を任意に変形可
能な可変成形アパーチャーを用いて繰り返し配置の周辺
部ほど照射量が大きくなるように単位パターン図形を描
画するようにしたものである。また、上記の第1の目的
を達成するために、本発明の電子線描画方法は、アパー
チャーに設けられた単位パターンに任意形状電子線を適
用して、基板上に配列パターンを形成するための方法で
あって、上記アパーチャー内に最大数の単位パターンを
配置し、上記アパーチャー内の単位パターンの繰り返し
数の整数倍と上記配列パターン内の単位パターンの繰り
返し数が一致しない場合には、上記配列パターン内の残
りの単位パターンを可変成形電子線で描画するようにし
たものである。また、上記の第1の目的を達成するため
に、本発明の電子線描画方法は、アパーチャーに設けら
れた単位パターンに任意形状電子線を適用して、基板上
に配列パターンを形成するための方法であって、上記ア
パーチャー内に造り付ける単位パターンの縦及び横の数
は、それぞれ上記配列パターンの内の単位パターンの縦
及び横の数の整数分の1であって、かつ、上記アパーチ
ャーが設けられた位置で均一な電子線が得られる領域に
配置し得る最大数としたものである。
る。スループットを最大限に向上するために、任意形状
電子線を成形するアパーチャーには配列パターン全体3
01内の単位パターンの繰り返し数の整数分の1かつ単
位パターンの整数倍の数を配置したショット302を行
う。繰り返しをもたないパターン303あるいは繰り返
しを有していても繰り返し数の少ないパターンは可変成
形電子線によって描画する。
説明する。図に示すように任意形状電子線を用いて繰り
返しパターンアレイの中央部101を描画し、周辺部1
02を可変成形電子線を用いて描画する。また規則性を
有しないパターン103も可変成形電子線を用いて描画
する。
程を所望の順に行うとはそれぞれ1度ずつ行うとは限ら
ない。例えば後の工程の一部をまず行い、ついで始めの
工程を行い、最後に後の工程の残りを行ってもよい。ま
たそれぞれの工程を複数回行っても良い。
とは困難であるが図1で示したように繰返しパターンア
レイの周辺部を可変成形電子線を用いることで、周辺部
のみをより細かい電子線のショットを用いることができ
るようになるため、電子線照射量のきめ細かな制御を行
うことが可能となり、パターンアレイ周辺部で生じる寸
法精度劣化を防止することが可能となる。
が大きくない場合には図3に示したように配列パターン
をすべて任意形状電子線で描画することができるためシ
ョット数を最小にしスループットを向上させることがで
きる。
方法をMOS型ランダムアクセスメモリ(DRAM)用
LSIに適用した実施例を示すものである。図4は描画
用データの作成フローを示すものである。まずLSIの
設計データはCAD(Computer Aided
Design)データ401として与えられる。一般に
CADデータは非繰り返しパターン(ランダムパター
ン)と単位図形を指定の座標、ピッチで繰り返しを指定
した繰り返しパターンの両方から成っている。この中か
ら402の工程で繰り返しパターンのみの抽出を行う。
いくつかの繰り返しパターンの中で任意形状電子線を得
るためにアパーチャー内に造り付けるべきパターンの選
定は単位図形の大きさ、繰返し数によって決定する。こ
の単位パターンを縦方向、横方向に整数個配列したもの
を任意形状電子線405とするが、この配列数は均一な
電子線が得られる範囲で最大のスループットが得られる
数とする必要がある。
された幅403を除いた繰り返し部中心領域404、さ
らにその中で任意形状電子線サイズの整数倍として得ら
れる最大の領域を任意形状電子線描画領域として決定す
る(406)。描画データは任意形状電子ビーム描画パ
ターン408と非繰り返しパターンデータを含むその他
のデータとの2種類に分けられて出力される。任意形状
電子線パターンのデータは描画座標、繰り返しピッチ
(X方向、Y方向)と繰り返し数(X方向、Y方向)を
有している。複数の任意形状電子線を用いる場合にはそ
の識別番号(または記号)を付加する。
線用アパーチャー内の単位図形の配列、および繰り返し
パターンアレイの電子線照射方法を示すものである。図
5のパターンはDRAM用LSIのメモリセル内の配線
パターン501(4ビット分)を示すもので、X方向ピ
ッチ0.8ミクロン、Y方向ピッチ1.6ミクロンで規
則的に配列される。これを均一な電子線の得られる最大
の大きさ7ミクロン角内に配列すると4×2個配列し5
02のアパーチャーが得られる。すなわち任意形状電子
線の1ショットは32ビット分のメモリに対応する。本
実施例のLSIでは32キロビットが同一パターンの繰
り返しを持つメモリマットとして構成されているため、
メモリマットの内部503を任意形状電子線描画領域と
決定し31×31ショットの描画を行う。周辺部のパタ
ーン504は可変成形電子線を用いて描画を行う。
線照射方法と各ショットに与える照射量を図6に示す。
図6(a)は6.4ミクロン角の任意形状電子線での描
画領域601と周辺部で可変成形電子線による描画領域
602を示している。可変成形部ではパターン内に示し
たように16ショット必要であるが、任意形状電子線描
画部ではその2倍の面積を1ショットで描画することが
できる。この時の各ショットに与える照射量の相対値を
図6(b)に示す。任意形状電子線の1ショット内では
照射量を変えることができないため603のように均一
な照射量を与える。しかしメモリマットの周辺部ではパ
ターン密度が低下するためにいわゆる近接効果によって
最適な照射量から不足が生じる。本実施例では周辺部を
可変成形線で描画することによって604のようにパタ
ーン密度の低下に応じて周辺ほど照射量を大きくするこ
とができる。タングステンのように近接効果の影響が大
きい材料が被着された基板においては本実施例のような
きめ細かい照射量制御が必要となる。
クトホールパターンに任意形状電子線を適用したもので
ある。本実施例では配列パターン内でのパターン密度が
小さく近接効果の影響はあまり大きくないためスループ
ットを最大限に向上させる場合についての例を示す。
ピッチ1ミクロン、Y方向ピッチ1ミクロン、配列パタ
ーンの繰り返し数はX方向64個、Y方向64個であ
る。本実施例での最大の電子線サイズは5ミクロン角で
あるので最大に配置すると5×5個の単位パターンをア
パーチャー内に造り付けることができる(703)。こ
の場合の電子線のショット数は任意形状電子線のショッ
ト数が144個、周辺で可変成形電子線によるショット
数が992個、合計1136ショットとなる。これに対
してアパーチャー内に造り付ける単位図形の個数を配列
パターンの繰り返し数の整数分の1である4×4個とす
れば(702)全体で256ショットとなり最大の電子
線サイズを用いるよりも1/4のショット数で描画が完
了する。
(nは整数)個の配列でメモリマットを構成することが
多いため、アパーチャー内に造り付ける単位図形の数も
2のn乗(nは整数)でアパーチャー内に入る最大のn
を選んで配置することが望ましい。しかし単位図形の繰
り返し数が非常に大きい場合には前述したショット数の
関係が逆転することもある。この場合にはアパーチャー
内に最大数の単位図形を配置し、アパーチャー内の単位
図形の繰り返し数の整数倍と配列パターン内の単位図形
の繰り返し数が一致しない場合には残りのパターンを可
変成形電子線で描画する。
での描画においてはショット数を最小にしスループット
を向上させることが可能となる。さらにタングステン等
を被着した基板のように近接効果の大きい基板上で描画
する場合においても配列パターンアレイの周辺できめ細
かな電子線照射量の制御が可能であるため、寸法精度の
高い描画を行うことができる。
り配列パターンを描画する方法を示す描画パターン図で
ある。
るための図である。
する方法を示す描画パターン図である。
繰り返しパターンアレイの照射方法を示すパターン図及
び配列図である。
説明するための図及び照射量を示す図である。
するための図である。
整数分の1を配置した任意形状電子線の1ショット 303 非繰り返しパターン 401 LSIのCADデータ 402 LSIデータの中から繰り返しパターンを抽出
する工程 403 繰り返しパターンから周辺領域として除外する
幅を指定する工程 404 繰り返しパターンの中から周辺領域を除外し中
心領域を抽出する工程 405 繰り返しパターンの中心部を最小のショット数
で描画するための任意形状電子線のサイズを決定する工
程 406 繰り返しパターンの中から任意形状電子線描画
領域を決定する工程 407 可変成形電子線で描画すべきパターンを出力す
る工程 408 任意形状電子線で描画すべきパターンを出力す
る工程 501 LSIのメモリセル内の配線の単位パターン 502 任意形状電子線の1ショット 503 メモリマットの中央部 504 メモリマットの周辺部 601 任意形状電子線による描画領域 602 可変成形電子線による描画領域 603 任意形状電子線による電子線照射量 604 可変成形電子線による照射量 701 繰り返しパターンの単位パターン 702 単位パターンをアパーチャー内に最大限に配置
した場合 703 単位パターンを配列パターン内の繰り返し数の
整数分の1として配置した場合
Claims (3)
- 【請求項1】単位パターンが規則的に繰り返し配置され
た領域を含むパターンを電子線描画装置を用いて描画す
る電子線描画方法であって、アパーチャー内に一定数の
単位パターン図形を配置し、上記領域内の一部を上記一
定数の単位パターン図形を配置したアパーチャーを用い
て単位パターンを一定数ずつ繰り返し描画し、上記領域
内の描画必要パターン数が上記一定数の単位パターン図
形を配置したアパーチャー内の上記一定数より少ない部
分では、開口部の形状を任意に変形可能な可変成形アパ
ーチャーを用いて繰り返し配置の周辺部ほど照射量が大
きくなるように単位パターン図形を描画することを特徴
とする電子線描画方法。 - 【請求項2】アパーチャーに設けられた単位パターンに
任意形状電子線を適用して、基板上に配列パターンを形
成するための電子線描画方法であって、上記アパーチャ
ー内に最大数の単位パターンを配置し、上記アパーチャ
ー内の単位パターンの繰り返し数の整数倍と上記配列パ
ターン内の単位パターンの繰り返し数が一致しない場合
には、上記配列パターン内の残りの単位パターンを可変
成形電子線で描画することを特徴とする電子線描画方
法。 - 【請求項3】アパーチャーに設けられた単位パターンに
任意形状電子線を適用して、基板上に配列パターンを形
成するための電子線描画方法であって、上記アパーチャ
ー内に造り付ける単位パターンの縦及び横の数は、それ
ぞれ上記配列パターンの内の単位パターンの縦及び横の
数の整数分の1であって、かつ、上記アパーチャーが設
けられた位置で均一な電子線が得られる領域に配置し得
る最大数であることを特徴とする電子線描画方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000105375A JP3238691B2 (ja) | 1991-03-29 | 2000-04-03 | 電子線描画方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000105375A JP3238691B2 (ja) | 1991-03-29 | 2000-04-03 | 電子線描画方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03066218A Division JP3121627B2 (ja) | 1991-03-29 | 1991-03-29 | 電子線描画方法及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000306831A JP2000306831A (ja) | 2000-11-02 |
JP3238691B2 true JP3238691B2 (ja) | 2001-12-17 |
Family
ID=18618749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000105375A Expired - Lifetime JP3238691B2 (ja) | 1991-03-29 | 2000-04-03 | 電子線描画方法 |
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Country | Link |
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JP (1) | JP3238691B2 (ja) |
-
2000
- 2000-04-03 JP JP2000105375A patent/JP3238691B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JP2000306831A (ja) | 2000-11-02 |
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