JP3237517B2 - デルタシグマ型データ変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子ばらつきによ
り生じる出力特性の劣化を抑え、高精度な出力結果を得
るデルタシグマ型データ変換器の回路構成に関するもの
である。

【０００２】

【従来の技術】ＬＳＩ上の回路素子（トランジスタやコ
ンデンサ、抵抗等）は、プロセスによるサイズばらつき
により特性がばらつく。特にアナログ回路では、このば
らつきによる特性劣化が大きな問題となっている。例え
ば演算増幅器を含んだフィルタでは、素子ばらつきによ
り出力に数mVのオフセットが生じる。このオフセットを
持った信号がデルタシグマ型AD変換に入力すると、出力
には信号成分(f1)と別に直流(0Hz)や特定周波数(f3、
…、fm)にノイズが生じる。このノイズが信号帯域内に
生じると、出力特性は大きく劣化してしまう。従来、こ
の問題を解決するためにディザを印加する方法がとられ
てきた。

【０００３】図５に従来のデルタシグマ型ＡＤ変換器の
一例を示す。図５において、１はディザ、３は積分器、
４は遅延器、５は量子化器、７はフィルタである。ここ
で、３〜５はデルタシグマＡＤ変換器２を構成する。積
分器３の第１の入力には入力信号１０が、第２の入力に
はディザ１がそれぞれ接続される。積分器３の出力は、
量子化器５に接続される。量子化器５の出力は、フィル
タ７への入力と遅延器４を介して積分器３に入力され
る。そして、フィルタ７の出力が出力信号１１となる。
ここで、外部からの入力信号の最大振幅値を1として、
量子化器５の入力と比較値、デジタル値の関係を以下の
ように設定する。比較値は、-2/7、-1/32、1/32、2/7に
設定されており、量子化器５への入力信号の振幅値が前
記入力信号の最大振幅値の2/7以上の場合には１を、2/7
未満で且つ1/32以上の値の場合には1/7を、1/32未満で
且つ-1/32以上の値の場合には0を、-1/32未満で且つ-2/
7以上の値の場合には-1/7を、-2/7未満の場合には-1を
フィルタ７の入力として出力する。

【０００４】ここでは、デルタシグマ変換器の回路動作
について省略する。図６および図７は入力ゲインに対す
るＳＮ特性のシミュレーション結果である。また、図８
および図９は入力ゲイン -52dBm0での周波数特性のシミ
ュレーション結果を表している。図６は、ディザ１を印
加しない場合のデルタシグマＡＤ変換器ＳＮ特性を示し
ており、低入力振幅（-52dBm0付近）でＳＮ特性が劣化
する。これは、図８より、オフセットにより生じた特定
周波数ノイズが帯域内（信号帯域を10Hz〜4kHzとする）
に生じるためである。これに対して図７はディザ１を印
加した場合のＳＮ特性で、図６のような低振幅での劣化
がない。この時の周波数特性が図９で、図８に比べ特定
周波数ノイズの電力が下がっている。これらのシミュレ
ーションは、サンプリング周波数768kHz、オフセット1/
500、入力信号の周波数(f1)1030Hz、ディザ信号の振幅1
/32、ディザ信号周波数500kHzである。また、フィルタ
７は、10Hz以下と4kHz以上の信号を除去するＢＰＦを用
いている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
回路構成ではディザが必要となるため、回路を構成する
素子数が増大する。また、ディザにより、入力オフセッ
トに対する特性劣化は改善できるが、デルタシグマ変換
器内の素子ばらつきによる特性劣化は改善できない。例
えば、入力最大振幅を1Vとすると、素子ばらつきによっ
てデルタシグマ型データ変換器を構成する積分器の演算
増幅器にオフセット-0.005〜0.005が生じる。このよう
なオフセットが生じると、ディザを加えても、図１０の
ように低入力振幅(-50dBm0付近)で特性が劣化する。図
１０は、システマテックオフセット0.002でディザを入
力した場合のSN特性のシミュレーション結果である。

【０００６】本発明は、かかる従来技術における課題に
鑑み創作されたもので、ディザ回路を必要とせず、入力
にＤＣを故意に印加し特定周波数ノイズを帯域外にシフ
トさせ、素子ばらつきに影響されにくいデルタシグマ型
データ変換器を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明が講じた解決手段は、入力信号をフ
ィルタリングする第１のフィルタと、前記第１のフィル
タの出力をデータ変換するデルタシグマ変調器と、前記
デルタシグマ変調器の出力をフィルタリングする第２の
フィルタとを備え、前記第１のフィルタは、演算増幅器
を有し、前記演算増幅器の差動ペア入力トランジスタの
サイズを非対称にするか、または前記演算増幅器の差動
ペア入力トランジスタの負荷を非対称にする構成とする
ものである。

【０００８】

【０００９】また、請求項２の発明が講じた解決手段
は、入力信号を増幅する増幅器と、前記増幅器の出力を
データ変換するデルタシグマ変調器と、前記デルタシグ
マ変調器の出力をフィルタリングするフィルタとを備
え、前記増幅器は演算増幅器を有し、前記演算増幅器の
差動ペア入力トランジスタのサイズを非対称にするか、
または前記演算増幅器の差動ペア入力トランジスタの負
荷を非対称にする構成とするものである。

【００１０】また、請求項３の発明が講じた解決手段
は、デルタシグマ変調器と、前記デルタシグマ変調器の
出力をフィルタリングするフィルタとを備え、前記デル
タシグマ変調器は、入力信号を第１の入力としＤＡ変換
器の出力を第２の入力とする積分器と、前記積分器の出
力を（ｎ−１）個の基準値と比較しｎ個のデジタルデー
タに変換する量子化器と、前記量子化器のｎ個の出力を
ｎ個のアナログデータに変換する前記ＤＡ変換器を備
え、前記量子化器の出力を前記デルタシグマ変調器の出
力とし、前記ＤＡ変換器のｎ個のアナログデータにＤＣ
を加算するＤＣ加算手段を備える構成とするものであ
る。

【００１１】以上のような構成により、入力信号にDCを
印加することができる。このDCにより、特定周波数ノイ
ズは帯域外にシフトし、このノイズをフィルタで除去す
ることによりSN特性が改善する。このようにして、素子
ばらつきによる出力特性の劣化を防ぐことができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。なお、従来のデルタシグマ型データ変換器
と同じ構成要素には同じ番号を付してある。

【００１３】まず、デルタシグマ型データ変換器の基本
構成例を図２を用いて説明する。図中８は入力信号１０
にＤＣ信号を加算するＤＣ加算手段、２はＤＣ加算手段
８の出力をＡＤ変換するデルタシグマ変調器、７はデル
タシグマ変調器２の出力から不要な信号を除去するフィ
ルタで、フィルタ７の出力を出力信号１１とする。

【００１４】DC加算手段８は、２つの基準電圧間(Vref
1,Vref2)に接続された２つの抵抗(R1,R2)の分圧によっ
て加算電圧Voを発生させ、容量Cとの結合により入力信
号にDC(Vo)を加算する。

【００１５】また、デルタシグマ変調器２は、DC加算手
段８の出力を第１の入力とし遅延器４の出力を第２の入
力とする積分器３と、積分器３の出力を（ｎ−１）個の
基準値と比較しｎ個のデジタルデータに変換する量子化
器５と、量子化器５の第１の出力をデルタシグマ変調器
２の出力とし第２の出力に設定時間遅延させる遅延器４
を備える１次のデルタシグマ型である。ここで、ｎ＝５
とし、量子化器５の入力と比較値、デジタル値の関係を
以下のように設定する。比較値は、外部からの入力信号
の最大振幅値に対して-2/7、-1/32、1/32、2/7に設定さ
れており、量子化器５への入力信号の振幅値が前記入力
信号の最大振幅値の2/7以上の場合には１を、2/7未満で
且つ1/32以上の値の場合には1/7を、1/32未満で且つ-1/
32以上の値の場合には0を、-1/32未満で且つ-2/7以上の
値の場合には-1/7を、-2/7未満の場合には-1をフィルタ
７の入力として出力する。

【００１６】以下、簡単に回路動作を説明する。上記構
成により、入力信号に加算されるDC電圧(Vo)は（数１）
のように表される。

【００１７】

【数１】

【００１８】理想的なデルタシグマ変調器２にこのDC信
号が入力した場合、出力には直流と（数２）のように表
される固定パターンf2の信号が生じる。ここで、fsはサ
ンプリング周波数である。

【００１９】

【数２】

【００２０】また、素子ばらつきによりデルタシグマ変
調器の出力には特定周波数ノイズ(f3,f4、…、fm)が生
じているとする。この状態で入力信号にDCを印加する
と、f2と(f3,f4、…、fm)のノイズは相互変調を引き起
こす。すると、デルタシグマ変調器2の出力には、図１
１に示すように、入力信号(f1=1030Hz)とは別に、(f3-f
2、f3+f2、…、fm-f2、fm+f2)の相互変調の信号が生じ
る。ここで、帯域を10Hz〜4kHz、fs=768kHz、f2＝107kH
z(Vo=入力信号の最大振幅の1/50)とすると、帯域内に生
じていた特定周波数ノイズを全て帯域外にシフトさせる
ことができる。この帯域外ノイズと直流成分は、フィル
タ７で除去される。その結果、帯域内には図１２に示さ
れるように入力信号成分(f1)とその高調波のみが残り、
SN特性は改善する。図１３は、積分器演算増幅器に1/50
0のオフセットが生じた時のSN特性のシミュレーション
結果で、DCの印加により低振幅(-52dBm0付近)での特性
が15dBから25dBへと10dB改善される。また図１５は、DC
(1/50)、入力ゲイン-52dBm0での積分器演算増幅器のオ
フセット依存性である。図１５から素子ばらつきにより
生じるオフセット値(-0.005〜0.005)より広い範囲(-0.0
18〜0.02)でSN特性の劣化のない良好な結果が得られ
る。

【００２１】このように、僅かな素子の増加で素子ばら
つきに影響されにくいデルタシグマ型データ変換器を得
ることができる。

【００２２】

【００２３】（実施の形態１） 次に、本発明の実施の形態１に係るデルタシグマ型デー
タ変換器を図１を用いて説明する。図１において、６は
入力信号１０をフィルタリングする第１のフィルタ、２
はフィルタ６の出力をＡＤ変換するデルタシグマ変調
器、７はデルタシグマ変調器２の出力をフィルタリング
するフィルタで、フィルタ７の出力を出力信号１１とす
る。

【００２４】デルタシグマ変調器２は、前記第１のフィ
ルタの出力を第１の入力とし遅延器4の出力を第２の入
力とする積分器3と、積分器3の出力を（ｎ−１）個の基
準値と比較しｎ個のデジタルデータに変換する量子化器
5と、量子化器5の第１の出力をデルタシグマ変調器2の
出力とし、第２の出力に設定時間遅延させる遅延器4を
備える１次のデルタシグマ型である。

【００２５】また、第１のフィルタ６は、演算増幅器２
０を備え、演算増幅器２０の反転入力端子と出力端子を
接続し、演算増幅器２０の非反転入力端子とグランド間
に容量Ｃ１を接続し、前記反転入力端子と入力信号１０
の間に抵抗（Ｒ１，Ｒ２）を直列に接続し、前記抵抗
（Ｒ１，Ｒ２）の接続点と演算増幅器２０の出力端子の
間に容量（Ｃ２）を接続し、演算増幅器２０の出力端子
をフィルタ６の出力とし、演算増幅器２０の反転、非反
転入力端子を構成する第１，第２の入力トランジスタＴ
ｒ１、Ｔｒ２のサイズを非対称にし、入力信号にＤＣ信
号を印加する。図１４は、演算増幅器２０の回路構成で
ある。ここで、Ｔｒ３、Ｔｒ４は負荷トランジスタ、Ｉ
ｂは電流源、Ｖｄｄは基準電圧、Ｉ１、Ｉ２はトランジ
スタＴｒ１、Ｔｒ２それぞれに流れる電流である。な
お、量子化器５には図２に記載のものを用いる。

【００２６】以下、簡単に回路動作を説明する。MOSト
ランジスタを入力トランジスタに用いた場合、ゲート-
ソース間電圧Vgsは飽和領域で簡単に（数３）のように
表される。

【００２７】

【数３】

【００２８】ここで、Idはドレイン電流、Coxはゲート
酸化膜容量、Lはゲート長、Wはゲート幅、Vtはしきい
値、μnは電子の移動度である。Tr1、Tr2のトランジス
タサイズをそれぞれ(W1,L1)、(W2,L2)とすると、演算増
幅器20のシステマティクオフセット電圧Voは（数４）の
ように表される。このVoにより入力信号10にDCを加算す
ることができる。

【００２９】

【数４】

【００３０】ここで、入力信号の最大振幅の１／５０と
なるトランジスタサイズを用いることにより、図２と同
様にＳＮ特性が改善する。ここで、フィルタ６はデジタ
シグマ変換器を構成する際、必ず必要なものであり、本
実施の形態では、全く回路規模の増大がない。

【００３１】なお、本実施の形態で用いたデルタシグマ
変調器の次数、DC値、量子化器の基準値及び出力値の具
体例には限定されない。また、フィルタ７も本実施の形
態に限定されず、演算増幅器を備え演算増幅器の入力に
用いられるデバイスのサイズを非対称にできるものであ
れば、全て本発明の範囲である。そのため、新たな素子
の増加なく出力特性の劣化を抑えることができる。従っ
て、本発明は、LSI上のデルタシグマ型データ変換器の
精度を高め、高歩留まりを得ることに大いに寄与し、極
めて有用なものとなる。

【００３２】（実施の形態２） 次に、本発明の実施の形態２に係るデルタシグマ型デー
タ変換器を図３を用いて説明する。図３において、９は
入力信号１０を増幅する増幅器、２は増幅器の出力をＡ
Ｄ変換するデルタシグマ変調器、７はデルタシグマ変調
器２の出力から不要な信号を除去するフィルタで、フィ
ルタ７の出力を出力信号１１とする。

【００３３】デルタシグマ変調器2は、前記第１のフィ
ルタの出力を第１の入力とし遅延器4の出力を第２の入
力とする積分器3と、積分器3の出力を（ｎ−１）個の基
準値と比較しｎ個のデジタルデータに変換する量子化器
5と、量子化器5の第１の出力をデルタシグマ変調器2の
出力とし、第２の出力に設定時間遅延させる遅延器4を
備える１次のデルタシグマ型である。

【００３４】また、増幅器９は、演算増幅器２１を備
え、前記演算増幅器の非反転入力端子を入力信号１０に
接続し、演算増幅器２１の反転入力端子と出力端子を接
続し、前記出力端子を前記増幅器の出力とし、入力信号
１０を前記増幅器の出力に出力するバッファーアンプと
し、演算増幅器２１の反転、非反転入力端子を構成する
第１、第２の入力トランジスタＴｒ１、Ｔｒ２のサイズ
を非対称にし、入力信号にＤＣ信号を印加する。ここ
で、演算増幅器２１は実施の形態２記載のものを、量子
化器５には図２記載のものを用いる。

【００３５】以下、簡単に回路動作を説明する。MOSト
ランジスタを入力トランジスタに用いた場合、ゲート-
ソース間電圧Vgsは飽和領域で簡単に（数３）のように
表され、演算増幅器21のシステマティクオフセット電圧
Voは（数４）のように表される。このVoにより入力信号
10にDCを加算することができる。

【００３６】この時、入力信号の最大振幅の１／５０と
なるトランジスタサイズを用いることにより、図２と同
様にＳＮ特性が改善する。ここで、増幅器をデルタシグ
マ変換器の前段に用いるようなシステムにおいては、全
く回路規模の増大なく素子ばらつきに影響されにくいデ
ルタシグマＡＤ変換器を得ることができる。

【００３７】なお、本実施の形態で用いたデルタシグマ
変調器の次数、DC値、量子化器の基準値及び出力値の具
体例には限定されない。また、増幅器も本実施の形態に
限定されず、演算増幅器を備え演算増幅器の入力に用い
られるデバイスのサイズを非対称にできるものであれ
ば、全て本発明の範囲である。そのため、新たな素子の
増加なく出力特性の劣化を抑えることができる。従っ
て、本発明は、LSI上のデルタシグマ型データ変換器の
精度を高め、高歩留まりを得ることに大いに寄与し、極
めて有用なものとなる。

【００３８】(実施の形態３) 次に、本発明の実施の形態３に係るデルタシグマ型デー
タ変換器を図４を用いて説明する。図４において、２は
入力信号１０をＡＤ変換するデルタシグマ変調器、７は
デルタシグマ変調器２の出力から不要な信号を除去する
フィルタである。

【００３９】デルタシグマ変調器2は、第１の入力を入
力信号10としDA変換器44の出力を第２の入力とする積分
器3と、積分器3の出力を(n-1)個の比較値と比較しｎ個
のデジタルデータに変換する量子化器5と、ｎ個のデジ
タルデータからｎ個のアナログデータに変換するDA変換
器44を備え、量子化器5の出力をデルタシグマ変調器2の
出力とする１次のデルタシグマ型である。

【００４０】また、前記DA変換器44は、論理回路43とス
イッチ列42とDC加算手段41と基準電圧発生回路40を備
え、DC加算手段41は基準電圧発生回路40のｎ個の基準値
にDCを加算して出力し、論理回路43は前記量子化器5か
ら出力されるデジタルデータによりスイッチ列42に含ま
れるｎ個のスイッチのオン、オフを制御し、前記ｎ個の
スイッチは一方をｎ個のDC加算手段の出力に接続し、他
方をDA変換器４４の出力とする。ｎ番目のスイッチのオ
ンによりDA変換器44の出力には、ｎ番目の基準値にDCを
加算した値が現れる。ここで、ｎ＝５、外部からの入力
信号の最大振幅値を1、量子化器5の比較値を-2/7、-1/3
2、1/32、2/7、デジタル値を"010"、"001"、"000"、"10
1"、"110"とし、入力と比較値、デジタル値の関係を以
下のように設定する。量子化器４への入力信号の振幅値
が2/7以上の場合には"010"を、2/7未満で且つ1/32以上
の値の場合には"001"を、1/32未満で且つ-1/32以上の値
の場合には"000"を、-1/32未満で且つ-2/7以上の値の場
合には"101"を、-2/7未満の場合には"111"をフィルタ７
の入力として出力する。

【００４１】また、DC加算手段41のDC値をVo=1/50、基
準電圧発生回路40の基準値を"-1"、"-１/7"、"0"、"1/
7"、"１"とし、DA変換器44の入力データと出力の関係を
以下のように設定する。論理回路43へのデジタルデータ
の入力が"010"の場合には(1+1/50)を、"001"の場合には
(1/7+1/50)を、"000"の場合には(1/50)を、"101"の場合
には(-1/7+1/50)を、"110"の場合には(-1+1/50)を出力
する。

【００４２】ＤＣ加算手段４１により、入力信号にＤＣ
(Ｖｏ)が印加されたことと等価となり、図２と同様にＳ
Ｎ特性を改善することができる。

【００４３】本実施の形態では、新たにDC加算手段を設
けたが、これは僅かな素子の増加により実現できる。こ
のようにして、素子ばらつきに影響されにくいデルタシ
グマ型データ変換器を得ることができる。

【００４４】なお、本実施の形態ではデルタシグマAD変
換器を例にして説明しているが、DA変換器に用いること
も可能である。また、本実施の形態で用いたデルタシグ
マ変調器の次数、DC値、量子化器の基準値及び出力値の
具体例には限定されない。さらに、DC加算回路を新たに
設けたが、この回路は簡単な回路で実現できる。従っ
て、本発明は、わずかな素子の増加でLSI上のデルタシ
グマ型データ変換器の精度を高め、高歩留まりを得るこ
とに大いに寄与し、極めて有用なものとなる。

【００４５】(実施の形態４) 本実施の形態の全体構成は実施の形態１又は実施の形態
２と同一であり、相違点は演算増幅器の差動ペア入力ト
ランジスタの負荷を非対称にすることである。以下、簡
単に回路動作を説明する。

【００４６】MOSトランジスタを負荷トランジスタに用
いた場合、トランジスタ(Tr3,Tr4)に流れる電流(I1,I2)
はトランジスタサイズの比と電流源Ibにより決まる。こ
こで、MOSトランジスタのゲート長を一定とし、ゲート
幅を1:(n-1)とすると電流は、（数５）となる。

【００４７】

【数５】

【００４８】すると、差動入力トランジスタ(Tr1,Tr2)
にMOSトランジスタを用いると、演算増幅器20のシステ
マティクオフセット電圧Voは（数６）のように表され
る。

【００４９】

【数６】

【００５０】このＶｏにより入力信号１０にＤＣを加算
することができる。ここで、入力信号の最大振幅の１／
５０となるトランジスタサイズを用いることにより、図
２と同様にＳＮ特性が改善する。

【００５１】なお、本実施の形態では入力トランジスタ
のサイズを非対称に限定したが、対称にすることも可能
である。また、演算増幅器は本実施の形態に限定され
ず、演算増幅器の入力に用いられるデバイスの負荷を非
対称にできるもの（例えば、抵抗等）であれば全て本発
明の範囲である。従って、本発明は回路素子の増大な
く、LSI上のデルタシグマ型データ変換器の精度を高
め、高歩留まりを得ることに大いに寄与し、極めて有用
なものとなる。

【００５２】

【発明の効果】以上説明したように、本発明のデルタシ
グマ型データ変換器の構成によって、入力信号にDCを印
加し、デルタシグマ変調器で生じる特定周波数ノイズを
帯域外にシフトさせフィルタで除去することにより、素
子ばらつきに影響を受けにくいデルタシグマ型データ変
換器を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるデルタシグ
マ型データ変換器の構成図

【図２】デルタシグマ型データ変換器の基本構成例を示
す構成図

【図３】本発明の第２の実施の形態におけるデルタシグ
マ型データ変換器の構成図

【図４】本発明の第３の実施の形態におけるデルタシグ
マ型データ変換器の構成図

【図５】従来のデルタシグマ型データ変換器の構成を示
す回路図

【図６】入力にオフセットがある場合のＳＮ特性図

【図７】入力にオフセットとディザがある場合のＳＮ特
性図

【図８】ディザを加えていない時の入力信号レベルが−
５１ｄＢｍ０での周波数特性図

【図９】ディザを加えた時の入力信号レベルが−５１ｄ
Ｂｍ０での周波数特性図

【図１０】積分器の演算増幅器にシステマテックオフセ
ットが生じた時のＳＮ特性図

【図１１】入力にＤＣを加えた時のデルタシグマ変調器
の出力の周波数特性図

【図１２】入力にＤＣを加えデルタシグマ変調器の出力
にフィルタをかけた後の周波数特性図

【図１３】入力にＤＣを加えた時の周波数特性図

【図１４】演算増幅器の回路図

【図１５】ＤＣ印加した時のＳＮの積分演算増幅器のオ
フセット依存性を示す特性図

【符号の説明】

２ デルタシグマ変調器 ３ 積分器 ４ 遅延器 ５ 量子化器 ６ フィルタ ７ フィルタ ９ 増幅器 １０ 入力信号 １１ 出力信号 ２０ 演算増幅器 ２１ 演算増幅器 ４０ 基準電圧発生回路 ４１ ＤＣ加算手段 ４２ スイッチ列 ４３ 論理回路 ４４ ＤＡ変換器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−245717（ＪＰ，Ａ) 特開 平４−302222（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 3/02

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】入力信号をフィルタリングする第１のフィ
   ルタと、前記第１のフィルタの出力をデータ変換するデ
   ルタシグマ変調器と、前記デルタシグマ変調器の出力を
   フィルタリングする第２のフィルタとを備え、前記第１
   のフィルタは、演算増幅器を有し、前記演算増幅器の差
   動ペア入力トランジスタのサイズが非対称であるか、ま
   たは前記演算増幅器の差動ペア入力トランジスタの負荷
   が非対称であることを特徴とするデルタシグマ型データ
   変換器。
2. 【請求項２】入力信号を増幅する増幅器と、前記増幅器
   の出力をデータ変換するデルタシグマ変調器と、前記デ
   ルタシグマ変調器の出力をフィルタリングするフィルタ
   とを備え、前記増幅器は、演算増幅器を有し、前記演算
   増幅器の差動ペア入力トランジスタのサイズが非対称で
   あるか、または前記演算増幅器の差動ペア入力トランジ
   スタの負荷が非対称であることを特徴とするデルタシグ
   マ型データ変換器。
3. 【請求項３】デルタシグマ変調器と、前記デルタシグマ
   変調器の出力をフィルタリングするフィルタとを備え、
   前記デルタシグマ変調器は、入力信号を第１の入力と
   し、ＤＡ変換器の出力を第２の入力とする積分器と、前
   記積分器の出力を（ｎ−１）個の基準値と比較しｎ個の
   デジタルデータに変換する量子化器と、前記量子化器の
   ｎ個の出力をｎ個のアナログデータに変換する前記ＤＡ
   変換器を備え、前記量子化器の出力を前記デルタシグマ
   変調器の出力とし、前記ＤＡ変換器のｎ個のアナログデ
   ータにＤＣを加算するＤＣ加算手段を備えることを特徴
   とするデルタシグマ型データ変換器。