JP3237294B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3237294B2 JP3237294B2 JP09706793A JP9706793A JP3237294B2 JP 3237294 B2 JP3237294 B2 JP 3237294B2 JP 09706793 A JP09706793 A JP 09706793A JP 9706793 A JP9706793 A JP 9706793A JP 3237294 B2 JP3237294 B2 JP 3237294B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- wiring layer
- cleaning
- semiconductor device
- upper wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、二層配線構造を有する
半導体装置の製造方法、特に下層配線層にスルーホール
を形成した半導体基板を、同一真空チャンバ内で、連続
的に、スパッタクリーニングにより、該スルーホールの
界面処理を行なった後、上層配線層を形成するようにし
た、半導体装置の製造方法に関するものである。
半導体装置の製造方法、特に下層配線層にスルーホール
を形成した半導体基板を、同一真空チャンバ内で、連続
的に、スパッタクリーニングにより、該スルーホールの
界面処理を行なった後、上層配線層を形成するようにし
た、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような二層配線構造を有する
半導体装置を製造する場合、図２に示すように、製造さ
れる。即ち、図２において、先づ半導体基板１は、その
表面に、下層配線層２が、デポジットされる（図２
（Ａ）参照）。続いて、該半導体基板１は、該下層配線
層２の上に所定パターンを有するレジスト３が塗布され
る（図２（Ｂ）参照）。ここで、該半導体基板１は、エ
ッチング処理によって、上記下層配線層２が所望パター
ンに形成されることになる（図２（Ｃ）参照）。
半導体装置を製造する場合、図２に示すように、製造さ
れる。即ち、図２において、先づ半導体基板１は、その
表面に、下層配線層２が、デポジットされる（図２
（Ａ）参照）。続いて、該半導体基板１は、該下層配線
層２の上に所定パターンを有するレジスト３が塗布され
る（図２（Ｂ）参照）。ここで、該半導体基板１は、エ
ッチング処理によって、上記下層配線層２が所望パター
ンに形成されることになる（図２（Ｃ）参照）。
【０００３】このように下層配線層２が形成された該半
導体基板１は、その上から、層間膜４がデポジットされ
（図２（Ｄ）参照）、スルーホールパターンを有するレ
ジスト５が塗布される（図２（Ｅ）参照）。ここで、該
半導体基板１は、エッチング処理によって、上記層間膜
４に、所望のスルーホール４ａが備えられることになる
（図２（Ｆ）参照）。
導体基板１は、その上から、層間膜４がデポジットされ
（図２（Ｄ）参照）、スルーホールパターンを有するレ
ジスト５が塗布される（図２（Ｅ）参照）。ここで、該
半導体基板１は、エッチング処理によって、上記層間膜
４に、所望のスルーホール４ａが備えられることになる
（図２（Ｆ）参照）。
【０００４】さらに、該半導体基板１は、スパッタクリ
ーニングによって、上記スルーホール部分の界面処理が
行なわれた後、その上から、上層配線層６が形成される
（図２（Ｇ）参照）。この際、該層間膜４のスルーホー
ル４ａの領域において、該上層配線層６は、下層配線層
２に対して導通することになる。
ーニングによって、上記スルーホール部分の界面処理が
行なわれた後、その上から、上層配線層６が形成される
（図２（Ｇ）参照）。この際、該層間膜４のスルーホー
ル４ａの領域において、該上層配線層６は、下層配線層
２に対して導通することになる。
【０００５】ところで、上記スパッタクリーニングによ
る界面処理及び上層配線層６の形成は、一般に図３に示
すような処理装置を使用することにより、同一真空チャ
ンバ内にて、図４（１）及び（２）の工程図で示すよう
に連続的に行なわれる。図３において、処理装置７は、
半導体基板１を、その装填位置Ａから、順次にクリーニ
ング位置Ｂ，加熱位置Ｃ，そしてデポジット位置Ｄ，冷
却位置Ｅを、回転移動せしめるように、構成されてい
る。
る界面処理及び上層配線層６の形成は、一般に図３に示
すような処理装置を使用することにより、同一真空チャ
ンバ内にて、図４（１）及び（２）の工程図で示すよう
に連続的に行なわれる。図３において、処理装置７は、
半導体基板１を、その装填位置Ａから、順次にクリーニ
ング位置Ｂ，加熱位置Ｃ，そしてデポジット位置Ｄ，冷
却位置Ｅを、回転移動せしめるように、構成されてい
る。
【０００６】従って、一つの半導体基板１が、装填位置
Ａで装填され、クリーニング位置Ｂで、スパッタクリー
ニングされるとき、次の基板１は装填位置Ａに装填され
る。続いて最初の半導体基板１が加熱位置Ｃで、所定温
度に加熱される。このとき、処理装置７の装填位置Ａに
は、次の次の半導体基板１が装填される（図４参照）。
Ａで装填され、クリーニング位置Ｂで、スパッタクリー
ニングされるとき、次の基板１は装填位置Ａに装填され
る。続いて最初の半導体基板１が加熱位置Ｃで、所定温
度に加熱される。このとき、処理装置７の装填位置Ａに
は、次の次の半導体基板１が装填される（図４参照）。
【０００７】その後、最初の半導体基板１は、加熱位置
Ｃからデポジット位置Ｄに移動せしめられて、半導体基
板１の表面に、上層配線層がデポジットされる。このと
き、次の次の半導体基板１は、クリーニング位置Ｂに移
動され、同時に、スパッタクリーニングされることにな
る。続いて、最初の半導体基板１が、冷却位置Ｅに移動
して冷却されると共に、次の次の半導体基板１は、加熱
位置Ｃにて、所定温度に加熱される。
Ｃからデポジット位置Ｄに移動せしめられて、半導体基
板１の表面に、上層配線層がデポジットされる。このと
き、次の次の半導体基板１は、クリーニング位置Ｂに移
動され、同時に、スパッタクリーニングされることにな
る。続いて、最初の半導体基板１が、冷却位置Ｅに移動
して冷却されると共に、次の次の半導体基板１は、加熱
位置Ｃにて、所定温度に加熱される。
【０００８】このようにして、次々と、半導体基板１
が、処理装置７の装填位置Ａで装填され、順次に、スパ
ッタクリーニング，加熱，上層配線層のデポジット，冷
却が行なわれ、再び処理装置７の装填位置Ａに戻ったと
き、新たな半導体基板と交換されることになる。
が、処理装置７の装填位置Ａで装填され、順次に、スパ
ッタクリーニング，加熱，上層配線層のデポジット，冷
却が行なわれ、再び処理装置７の装填位置Ａに戻ったと
き、新たな半導体基板と交換されることになる。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された半導体装置の製造方法においては、処理
装置７の同一真空チャンバ内にて、一つの半導体基板１
に対して、上層配線層がデポジットされているとき、次
の次の半導体基板に対しては、スパッタクリーニングが
行なわれることになるので、スパッタクリーニングによ
って、真空チャンバ内にガスが生じてしまう。
うに構成された半導体装置の製造方法においては、処理
装置７の同一真空チャンバ内にて、一つの半導体基板１
に対して、上層配線層がデポジットされているとき、次
の次の半導体基板に対しては、スパッタクリーニングが
行なわれることになるので、スパッタクリーニングによ
って、真空チャンバ内にガスが生じてしまう。
【００１０】従って、同時に行なわれる当該半導体基板
の上層配線層のデポジットの際に、既にスパッタクリー
ニングによって洗浄された当該半導体基板のスルーホー
ル界面が、上記ガスによって汚染されてしまう。
の上層配線層のデポジットの際に、既にスパッタクリー
ニングによって洗浄された当該半導体基板のスルーホー
ル界面が、上記ガスによって汚染されてしまう。
【００１１】かくして、特に、近年のスルーホールの縮
小化に伴って、下層配線層と上層配線層とが、該スルー
ホールを介して導通され得なくなってしまうことがある
という問題があった。
小化に伴って、下層配線層と上層配線層とが、該スルー
ホールを介して導通され得なくなってしまうことがある
という問題があった。
【００１２】本発明は、以上の点に鑑み、二層配線構造
の半導体装置にて、スパッタクリーニング及び上層配線
層の連続処理を行なう際に、スルーホール部分の導通が
確実に確保され得るようにした、半導体装置の製造方法
を提供することを目的としている。
の半導体装置にて、スパッタクリーニング及び上層配線
層の連続処理を行なう際に、スルーホール部分の導通が
確実に確保され得るようにした、半導体装置の製造方法
を提供することを目的としている。
【００１３】
【課題を解決するための手段】上記目的は、本発明によ
れば、同一真空チャンバ内に、クリーニング位置と加熱
位置とデポジット位置を含む複数の処理位置を有する処
理装置を使用し、複数の半導体基板が連続的に、前記複
数の処理位置を順次移動して成膜処理を行う半導体装置
の製造方法であって、下層配線層にスルーホールを形成
した半導体基板を、クリーニング位置でスパッタクリー
ニングにより、前記スルーホールの界面処理を行った
後、デポジット位置で上層配線層をデポジットするよう
にした、二層配線構造を有する半導体装置の製造方法に
おいて、複数の処理位置を順次移動する複数の前記半導
体基板が同時に前記クリーニング位置及び前記デポジッ
ト位置に移動した時、前記クリーニング位置でのスパッ
タクリーニングが、前記デポジット位置の上層配線層の
デポジット後に、開始されるようにしたことを特徴とす
る、半導体装置の製造方法により、達成される。
れば、同一真空チャンバ内に、クリーニング位置と加熱
位置とデポジット位置を含む複数の処理位置を有する処
理装置を使用し、複数の半導体基板が連続的に、前記複
数の処理位置を順次移動して成膜処理を行う半導体装置
の製造方法であって、下層配線層にスルーホールを形成
した半導体基板を、クリーニング位置でスパッタクリー
ニングにより、前記スルーホールの界面処理を行った
後、デポジット位置で上層配線層をデポジットするよう
にした、二層配線構造を有する半導体装置の製造方法に
おいて、複数の処理位置を順次移動する複数の前記半導
体基板が同時に前記クリーニング位置及び前記デポジッ
ト位置に移動した時、前記クリーニング位置でのスパッ
タクリーニングが、前記デポジット位置の上層配線層の
デポジット後に、開始されるようにしたことを特徴とす
る、半導体装置の製造方法により、達成される。
【００１４】
【作用】上記構成によれば、半導体基板が同時にクリー
ニング位置及びデポジット位置に移動した時、デポジッ
ト位置の当該半導体基板の表面への上層配線層のデポジ
ット後に、クリーニング位置の半導体基板のスパッタク
リーニングが開始されることになるので、当該半導体基
板の表面への上層配線層のデポジットの際には、次の次
の半導体基板のスパッタクリーニングが同時には行なわ
れていない。
ニング位置及びデポジット位置に移動した時、デポジッ
ト位置の当該半導体基板の表面への上層配線層のデポジ
ット後に、クリーニング位置の半導体基板のスパッタク
リーニングが開始されることになるので、当該半導体基
板の表面への上層配線層のデポジットの際には、次の次
の半導体基板のスパッタクリーニングが同時には行なわ
れていない。
【００１５】このため、デポジットの際には、真空チャ
ンバ内に、スパッタクリーニングによるガスが発生しな
い。
ンバ内に、スパッタクリーニングによるガスが発生しな
い。
【００１６】従って、当該半導体基板のスルーホール界
面が、上記ガスによって汚染されてしまうようなことは
なく、かくして、上層配線層と下層配線層とは、スルー
ホールを介して、確実に導通せしめられ得ることにな
る。
面が、上記ガスによって汚染されてしまうようなことは
なく、かくして、上層配線層と下層配線層とは、スルー
ホールを介して、確実に導通せしめられ得ることにな
る。
【００１７】
【実施例】以下、図面に示した実施例に基づいて、本発
明を詳細に説明する。図１は、本発明による半導体装置
の製造方法の一実施例を示している。図１において、半
導体装置１０は、図２に示した工程に従って、図３の処
理装置７を使用して、製造される。
明を詳細に説明する。図１は、本発明による半導体装置
の製造方法の一実施例を示している。図１において、半
導体装置１０は、図２に示した工程に従って、図３の処
理装置７を使用して、製造される。
【００１８】この場合、処理装置７においては、下層配
線層が形成された一つの半導体基板１が、図１（１）に
示すように、装填位置Ａで装填され、クリーニング位置
Ｂで、スパッタクリーニングされ、加熱位置Ｃで、所定
温度に加熱される。このとき、処理装置７の装填位置Ａ
には、図１（２）に示すように、次の次の半導体基板１
が装填される。尚、その際、次の半導体基板１は、クリ
ーニング位置Ｂで、スパッタクリーニングされている。
線層が形成された一つの半導体基板１が、図１（１）に
示すように、装填位置Ａで装填され、クリーニング位置
Ｂで、スパッタクリーニングされ、加熱位置Ｃで、所定
温度に加熱される。このとき、処理装置７の装填位置Ａ
には、図１（２）に示すように、次の次の半導体基板１
が装填される。尚、その際、次の半導体基板１は、クリ
ーニング位置Ｂで、スパッタクリーニングされている。
【００１９】その後、最初の半導体基板１は、加熱位置
Ｃからデポジット位置Ｄに移動せしめられて、半導体基
板１の表面に、上層配線層がデポジットされる。このと
き、次の基板は、加熱位置Ｃに移動し加熱される。そし
て、次の次の半導体基板１は、クリーニング位置Ｂに移
動され、当該半導体基板１への上層配線層のデポジット
が完了した後に、スパッタクリーニングが開始され、ス
ルーホール界面が洗浄されることになる。続いて、最初
の半導体基板１が、冷却位置Ｅに移動して、冷却される
と共に、次の次の半導体基板１は、加熱位置Ｃにて、所
定温度に加熱される。
Ｃからデポジット位置Ｄに移動せしめられて、半導体基
板１の表面に、上層配線層がデポジットされる。このと
き、次の基板は、加熱位置Ｃに移動し加熱される。そし
て、次の次の半導体基板１は、クリーニング位置Ｂに移
動され、当該半導体基板１への上層配線層のデポジット
が完了した後に、スパッタクリーニングが開始され、ス
ルーホール界面が洗浄されることになる。続いて、最初
の半導体基板１が、冷却位置Ｅに移動して、冷却される
と共に、次の次の半導体基板１は、加熱位置Ｃにて、所
定温度に加熱される。
【００２０】このようにして、次々と、半導体基板１
が、処理装置７の装填位置Ａで装填され、順次に、スパ
ッタクリーニング，加熱，上層配線層のデポジット，冷
却が行なわれ、再び処理装置７の装填位置Ａに戻ったと
き、新たな半導体基板と交換されることになる。
が、処理装置７の装填位置Ａで装填され、順次に、スパ
ッタクリーニング，加熱，上層配線層のデポジット，冷
却が行なわれ、再び処理装置７の装填位置Ａに戻ったと
き、新たな半導体基板と交換されることになる。
【００２１】この場合、図１に示すように、半導体基板
１の表面への上層配線層のデポジット後に、次の次の半
導体基板のスパッタクリーニングが行なわれることか
ら、半導体基板１の表面への上層配線層のデポジットの
際には、次の半導体基板のスパッタクリーニングが同時
には行なわれていないので、真空チャンバ内に、スパッ
タクリーニングによるガスが発生しない。従って、当該
半導体基板１のスルーホール界面が、汚染されてしまう
ことがない。かくして、上層配線層と下層配線層とは、
スルーホールを介して、確実に導通せしめられ得ること
になる。
１の表面への上層配線層のデポジット後に、次の次の半
導体基板のスパッタクリーニングが行なわれることか
ら、半導体基板１の表面への上層配線層のデポジットの
際には、次の半導体基板のスパッタクリーニングが同時
には行なわれていないので、真空チャンバ内に、スパッ
タクリーニングによるガスが発生しない。従って、当該
半導体基板１のスルーホール界面が、汚染されてしまう
ことがない。かくして、上層配線層と下層配線層とは、
スルーホールを介して、確実に導通せしめられ得ること
になる。
【００２２】
【発明の効果】以上述べたように、本発明によれば、二
層配線構造の半導体装置にて、スパッタクリーニング及
び上層配線層の連続処理を行なう際に、スルーホール部
分の導通が確実に確保され得るようにした、極めて優れ
た半導体装置の製造方法が提供され得ることになる。
層配線構造の半導体装置にて、スパッタクリーニング及
び上層配線層の連続処理を行なう際に、スルーホール部
分の導通が確実に確保され得るようにした、極めて優れ
た半導体装置の製造方法が提供され得ることになる。
【図１】本発明の方法による半導体基板の処理工程を順
次に示す、（１），（２）はそれぞれ工程図である。
次に示す、（１），（２）はそれぞれ工程図である。
【図２】二層配線構造の半導体装置の一般的な製造方法
を順次に示す、（Ａ）〜（Ｇ）はそれぞれ概略図であ
る。
を順次に示す、（Ａ）〜（Ｇ）はそれぞれ概略図であ
る。
【図３】図２のスパッタクリーニング及び上層配線層を
連続的に行なう処理装置の概略図である。
連続的に行なう処理装置の概略図である。
【図４】図３の処理装置における従来の半導体基板の処
理工程を順次に示す、（１），（２）はそれぞれ工程図
である。
理工程を順次に示す、（１），（２）はそれぞれ工程図
である。
１０ 半導体基板
Claims (1)
- 【請求項１】 同一真空チャンバ内に、クリーニング位
置と加熱位置とデポジット位置を含む複数の処理位置を
有する処理装置を使用し、複数の半導体基板が連続的
に、前記複数の処理位置を順次移動して成膜処理を行う
半導体装置の製造方法であって、下層配線層にスルーホ
ールを形成した半導体基板を、クリーニング位置でスパ
ッタクリーニングにより、前記スルーホールの界面処理
を行った後、デポジット位置で上層配線層をデポジット
するようにした、二層配線構造を有する半導体装置の製
造方法において、複数の処理位置を順次移動する複数の
前記半導体基板が同時に前記クリーニング位置及び前記
デポジット位置に移動した時、前記クリーニング位置で
のスパッタクリーニングが、前記デポジット位置の上層
配線層のデポジット後に、開始されるようにしたことを
特徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09706793A JP3237294B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09706793A JP3237294B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291115A JPH06291115A (ja) | 1994-10-18 |
| JP3237294B2 true JP3237294B2 (ja) | 2001-12-10 |
Family
ID=14182304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09706793A Expired - Fee Related JP3237294B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237294B2 (ja) |
-
1993
- 1993-03-31 JP JP09706793A patent/JP3237294B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291115A (ja) | 1994-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH053136B2 (ja) | ||
| JPH07307385A (ja) | 半導体素子の多層金属配線の形成方法 | |
| JPH1056060A (ja) | 半導体装置の製造方法 | |
| JP3237294B2 (ja) | 半導体装置の製造方法 | |
| JPH04225223A (ja) | 高密度集積回路用導電層又は構造物の製法及び装置 | |
| JP3642903B2 (ja) | 薄膜形成方法 | |
| JP2001053023A (ja) | 半導体装置の製造方法及び製造装置 | |
| JPS62298136A (ja) | 半導体素子の製造方法 | |
| JPH01191442A (ja) | 半導体集積回路装置の製造方法 | |
| JPH10233444A (ja) | 半導体装置の製造方法 | |
| JPS62172741A (ja) | 多層配線の形成方法 | |
| KR950000108B1 (ko) | 다층 금속 배선방법 | |
| JPS63131546A (ja) | 半導体装置 | |
| JP2806757B2 (ja) | 半導体装置の製造方法 | |
| JPH0435047A (ja) | 半導体装置の多層配線形成方法 | |
| JPH0714839A (ja) | 半導体装置の製造方法およびその製造装置 | |
| JPH11297674A (ja) | 半導体装置の製造方法 | |
| JPH04287317A (ja) | 成膜方法及び装置 | |
| KR930000608B1 (ko) | 산화막을 이용한 반도체 제조방법 | |
| JPH0337857B2 (ja) | ||
| JP2000183067A (ja) | 半導体装置の製造方法 | |
| JP2765625B2 (ja) | 半導体装置の製造方法とスルーホールのＴｉ膜の腐食防止方法 | |
| KR100260356B1 (ko) | 반도체소자의 다층 금속배선 형성방법 | |
| JPH05291416A (ja) | 多層配線の形成方法 | |
| JPH06177255A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |