JP3231305B2 - アクティブマトリクス基板の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はドライバー一体型の
アクティブマトリクス基板の製造方法に関し、特にその
アクティブマトリクス基板に設けられた信号配線あるい
は信号電極の製造方法に関する。

【０００２】

【従来の技術】図９に従来のドライバー一体型のアクテ
ィブマトリクス基板を使用した液晶表示装置の構造を模
式的に示す。図において２１はガラス基板または石英基
板で、その上にはゲート駆動回路２２、ソース駆動回路
２３、及びＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）アレイ部２４が形成されている。ＴＦＴアレイ
部２４には、ゲート駆動回路２２から延びる相互に平行
な多数のゲートバス配線１が配置されている。ソース駆
動回路２３から延びる相互に平行な多数のソースバス配
線２がゲートバス配線１に直交して配設されている。そ
して各ゲートバス配線１毎にこれに平行に付加容量共通
配線３が配設されている。

【０００３】ここで、隣接するソースバス配線２と、対
向するゲートバス配線１及び付加容量共通配線３に囲ま
れた矩形の領域には、薄膜トランジスタ（以下ＴＦＴと
言う。）２５、絵素２６、及び付加容量２７が配設され
ている。上記ＴＦＴ２５のゲート電極はゲートバス配線
１に接続され、そのソース電極はソースバス配線２に接
続されている。該ＴＦＴ２５のドレイン電極に接続され
た絵素電極と対向基板上の対向電極との間に液晶が封入
され、絵素２６が構成されている。また、上記付加容量
２７に共通接続されている付加容量共通配線３は対向電
極と同じ電位の電極に接続されている。

【０００４】

【発明が解決しようとする課題】ところで、このような
液晶表示装置では、液晶パネルのドライバー部が小型高
精細化するに従って配線が多様化し、配線の交差部分が
多くなるとともに配線が長くなってきた。

【０００５】図１０は従来のソースドライバ（ソース駆
動回路）の構成の１部を示す。この駆動回路ではその動
作周波数を上げるために、Ａ〜Ｄの４系列のシフトレジ
スタが４系列のクロック１３〜１６により駆動されるよ
うになっている。ここで、Ａ１〜Ａ３，Ｂ１〜Ｂ３，Ｃ
１〜Ｃ３，Ｄ１〜Ｄ３は、単位シフトレジスタであり、
１つのインバータと２つのクロックドインバータにより
構成されている。それぞれの単位シフトレジスタにおい
てはシフト信号の入出力とビット信号の出力とが行われ
る。

【０００６】例えば、Ｄ系列のシフトレジスタでは、入
力ノードＤ_inに入力されたパルスが、互いに逆相のクロ
ックφ_D、／φ_Dにより、順次各単位シフトレジスタ
Ｄ₁，Ｄ₂，Ｄ₃にてシフトされ、出力ノードＤ_outに出力
される。また、個々の単位シフトレジスタＤ₁、Ｄ₂、Ｄ
₃からのもう１つの出力（ビット信号出力）は、アナロ
グスイッチＡＳに送られている。

【０００７】図１１は、図１０におけるシフトレジスタ
の基板上でのレイアウトの１部を示す。この図におい
て、１７，１８はそれぞれ絶縁基板上に隣接して配置さ
れたＮチャンネルＴＦＴ及びＰチャンネルＴＦＴであ
り、これらはクロックドインバータを構成している。上
記ＮチャンネルＴＦＴ１７のトランジスタ領域１７ａの
一端側には、低電圧側電源ライン１１がコンタクトホー
ル５を介して接続され、ＰチャンネルＴＦＴ１８のトラ
ンジスタ領域１８ａの一端側には、高電圧側電源ライン
１２がコンタクトホール５を介して接続されている。ま
た上記両トランジスタ領域１７ａ，１８ａの他端側は、
１つの信号配線１９とコンタクトホール５を介して接続
されている。

【０００８】また、上記トランジスタ領域の近傍には、
上記低電圧側電源ライン１１の幹線部分に平行にクロッ
クライン１３〜１６が配設されている。

【０００９】ここでは、上記ＮチャンネルＴＦＴ１７の
島状トランジスタ領域１７ａ上には、一端が上記クロッ
クライン１６の非反転側φ_Dに接続された信号配線２７
の他端側部分が延在している。また、上記Ｐチャンネル
ＴＦＴ１８の島状トランジスタ領域１８ａ上には、一端
が上記クロックライン１６の反転側／φ_Dに接続された
信号配線２８の他端側部分が延在している。また、上記
両トランジスタ領域１７ａ，１８ａ上にまたがるよう信
号配線２９が設けられている。

【００１０】この図１１におけるＡ部分，Ｂ部分，Ｃ部
分では、ゲート電極に用いられるｐｏｌｙ−ＳｉやＡｌ
からなる配線が長くなっている。このような長い配線の
一端側が、直接ＴＦＴのチャンネル領域上に位置してい
る構造では、Ｎチャンネル、Ｐチャンネルを決定するた
めに、Ｐ⁺やＢ⁺などのイオンをトランジスタ領域に注入
する時に、ゲート絶縁膜においてしばしば絶縁破壊を起
こしていた。

【００１１】これは、特にシフトレジスタに用いられて
いるクロックドインバータにおけるクロック発生部から
の信号入力部やＣＭＯＳインバータを構成しているＮチ
ャンネルもしくはＰチャンネルの島でしばしば起こり、
破壊の生じているシフトレジスタより後段のシフトレジ
スタが動作しないという状況が起こっていた。

【００１２】次に、ＣＭＯＳインバータを形成するため
のイオン注入工程を例にあげて、上記ゲート絶縁膜の絶
縁破壊について説明する。図１２は、単純なインバータ
のレイアウトを示す平面図であり、図１３（ａ）〜図１
３（ｄ）は図１２のｅ−ｅ’線断面の構造を工程順に示
す図である。

【００１３】ガラス基板２１上にＮチャンネル及びＰチ
ャンネルとなる多結晶シリコン薄膜１１１、１１２、ゲ
ート絶縁膜１１３及びゲート電極１１４を順次形成す
る。ゲート電極１１４は、インバータの入力となり、そ
の一部がＮ及びＰチャンネル上に位置している。この図
において、左側はＮチャンネルトランジスタであり、右
側はＰチャンネルトランジスタである（図１３
（ａ））。

【００１４】ＰチャンネルＴＦＴ部を覆うようレジスト
パターン１１５を形成し、ＮチャンネルＴＦＴ部にＰ⁺
を注入し、チャンネル部１１６を形成する（図１３
（ｂ））。

【００１５】ＮチャンネルＴＦＴ部を覆うようレジスト
パターン１１７を形成し、ＰチャンネルＴＦＴ部にＢ⁺
を注入し、チャンネル部１１８を形成する（図１３
（ｃ））。

【００１６】全面に層間絶縁膜１１９を形成し、これに
コンタクトホール１２０を形成した後に、金属膜の形成
及びパターニングにより電極１２１、１２２、１２３を
形成する。ここでＮチャンネルの電極１２１は低電圧側
電源に接続され、Ｐチャンネルの電極１２３は高電圧側
電源ラインに接続され、電極１２２はインバータの出力
端子となる（図１３（ｄ））。

【００１７】従って、イオン注入時においては、多結晶
薄膜の島とゲート電極がある状態であり、金属層はまだ
形成されていない。ここでＴＦＴの破壊の原因として
は、多結晶薄膜上に位置しているゲートと同材料による
配線が長いため、イオン注入時にこの配線部からレジス
トに電荷がリークを起こし易くなり、そのためゲート電
極がレジストの電位に引っ張られてしまい、注入中のゲ
ート電極とゲート絶縁膜を挟んだ多結晶薄膜との間で電
位差が発生し、ゲート絶縁膜の破壊が起こると考えられ
る。

【００１８】このようなゲート絶縁膜の破壊は、シフト
レジスタのインバータやクロックドインバータを構成す
るトランジスタだけでなく、アナログスイッチを構成す
るトランジスタや絵素用トランジスタにおいても問題と
なっており、以下簡単に説明する。

【００１９】図１４（ａ）は、従来例におけるアナログ
スイッチ近傍のレイアウト図、図１４（ｂ）は図１４
（ａ）のｆ−ｆ’線断面の構造を示す図である。図にお
いて、１３３は絶縁基板２１上に形成されたアナログス
イッチ、１３１は一端がシフトレジスタの出力に接続さ
れた信号配線である。該信号配線１３１の他端側は、バ
ッファ部を通り、さらに３本のＢ，Ｇ，Ｒビデオライン
１３４の下層を通って、アナログスイッチ１３３を構成
するトランジスタ領域（多結晶シリコン薄膜）１３３ａ
のチャンネル上に延びている。ビデオ信号は、各ビデオ
ライン１３４から配線１３５を通り、アナログスイッチ
１３３に供給される。該アナログスイッチ１３３におい
てサンプリングされたビデオ信号は、配線１３２を通し
て表示部２４の絵素に書き込まれる。なお、絶縁基板２
１上にアナログスイッチ１３３が形成されるプロセス
は、図１３に示すＣＭＯＳインバータの一方のトランジ
スタの形成工程と基本的に同様である。

【００２０】このような構成では、一端側が、アナログ
スイッチを構成するトランジスタのゲート電極となって
いる信号配線は、配線長さが長いものであるため、上述
したようにゲート絶縁膜の破壊を招くこととなる。

【００２１】図１５は、従来のアクティブマトリクス基
板における絵素１個分の拡大図である。この図において
は、簡略化のために付加容量共通配線は、省略されてい
る。ここで、２ａ，２ｂはソースバスライン、１ａ，１
ｂはゲートバスライン、２５ａは絵素電極、２５は絵素
ＴＦＴであり、各符号は、図９のものと対応している。

【００２２】この構成では、各絵素ＴＦＴのゲート電極
につながっているゲートバスラインは、配線長さが非常
に長いものであるため、イオン注入工程でチャージアッ
プによる絵素ＴＦＴのゲート絶縁膜の破壊を招くことと
なる。

【００２３】ところで、このようなＴＦＴのイオン注入
時におけるチャージアップを防止する方法の一例とし
て、特開昭５９−１０４１７３号公報に示されるよう
に、ＴＦＴへのイオン注入時に絶縁性基板全面に導電性
薄膜を堆積するようにし、イオン注入時に生じた電荷を
外部に放電することにより、ＴＦＴへの損傷を少なくす
るなどの方法が取られていた。

【００２４】しかしながら、この方法においては導電膜
を形成する工程が増えるばかりでなく、この導電性薄膜
を熱酸化するなどの処理が必要であった。

【００２５】また、特開平５−１９８８０７号公報に示
されるように、薄膜トランジスタのゲート電極がすべて
短絡されて、基板外周部にまとめられた状態で雰囲気圧
力の制御を行い、イオン注入する方法が知られている
が、この方法では、短絡されたゲート電極を後に分離す
る処理をしなければならず、工程が増えてしまうという
問題点があった。

【００２６】この発明は上記のような問題点を解決する
ためになされたもので、イオン注入時におけるＴＦＴの
ゲート絶縁膜の破壊を、処理工程の増大を招くことな
く、抑制することができるドライバー一体型のアクティ
ブマトリクス基板の製造方法を提供することが本発明の
目的である。

【００２７】

【課題を解決するための手段】本発明に係るアクティブ
マトリクス基板の製造方法は、絶縁基板上に形成された
複数のトップゲート型薄膜トランジスタと、各薄膜トラ
ンジスタのゲート電極に信号を供給する信号配線とを有
するアクティブマトリクス基板の製造方法であって、絶
縁基板上に所定形状にパターニングされた半導体層及び
ゲート絶縁膜を形成する工程と、ゲート電極と同一層材
料によって、分離部を有する信号配線の配線本体部を形
成する工程と、該配線本体部をマスクとして、半導体層
にイオン注入を行う工程と、配線本体部の分離部を挟ん
だ部分同士を接続する配線接続部を形成する工程と、を
包含することを特徴とする。

【００２８】また、本発明のアクティブマトリクス基板
の製造方法は、絶縁基板上に形成された、シフトレジス
タを構成する複数のトップゲート型薄膜トランジスタ
と、該各薄膜トランジスタにクロックラインよりクロッ
ク信号を供給する信号配線とを有するアクティブマトリ
クス基板の製造方法であって、絶縁基板上に所定形状に
パターニングされた半導体層及びゲート絶縁膜を形成す
る工程と、ゲート電極と同一層材料によって、分離部を
有する信号配線の配線本体部を形成する工程と、該配線
本体部をマスクとしてイオン注入を行う工程と、配線本
体部の分離部を挟んだ部分同士を接続する配線接続部を
形成する工程と、を包含することを特徴とする。

【００２９】また、本発明のアクティブマトリクス基板
の製造方法は、絶縁基板上に形成された、アナログスイ
ッチを構成する複数のトップゲート型薄膜トランジスタ
と、ビデオラインと交差するよう配置され、シフトレジ
スタからの出力をアナログスイッチとしての薄膜トラン
ジスタのゲート電極に供給する信号配線とを有するアク
ティブマトリクス基板の製造方法であって、絶縁基板上
に所定形状にパターニングされた半導体層及びゲート絶
縁膜を形成する工程と、ゲート電極と同一層材料によっ
て、分離部を有する信号配線の配線本体部を形成する工
程と、該配線本体部をマスクとしてイオン注入を行う工
程と、配線本体部の分離部を挟んだ部分同士を接続する
配線接続部を形成する工程と、を包含することを特徴と
する。

【００３０】また、本発明のアクティブマトリクス基板
の製造方法は、絶縁基板上に形成された、シフトレジス
タに含まれるインバータもしくはクロックドインバータ
を構成するトップゲート型のＮチャンネル薄膜トランジ
スタ及びＰチャンネル薄膜トランジスタを複数有し、該
インバータもしくはクロックドインバータに接続され、
これを構成するＮチャンネル及びＰチャンネルトランジ
スタの一方のチャンネル上を通ってもう一方のチャンネ
ル上に延びる信号配線を有するアクティブマトリクス基
板の製造方法であって、絶縁基板上に所定形状にパター
ニングされた半導体層及びゲート絶縁膜を形成する工程
と、ゲート電極と同一層材料によって、分離部を有する
信号配線の配線本体部を形成する工程と、該配線本体部
をマスクとしてイオン注入を行う工程と、配線本体部の
分離部を挟んだ部分同士を接続する配線接続部を形成す
る工程と、を包含することを特徴とする。

【００３１】また、本発明のアクティブマトリクス基板
の製造方法は、絶縁基板上に、表示部を構成する絵素用
薄膜トランジスタと、該薄膜トランジスタのゲート電極
に信号を供給するゲートバスラインとを有するアクティ
ブマトリクス基板の製造方法であって、絶縁基板上に所
定形状にパターニングされた半導体層及びゲート絶縁膜
を形成する工程と、該ゲート電極と同一層材料によっ
て、分離部を有するゲートバスラインの配線本体部を形
成する工程と、該配線本体部をマスクとしてイオン注入
を行う工程と、配線本体部の分離部を挟んだ信号配線部
分同士を接続する配線接続部を形成する工程と、を包含
することを特徴とする。

【００３２】前記配線本体部の分離部が、ソースバスラ
インの交差部において、各絵素毎に設けられている。

【００３３】前記配線本体部の分離部が、隣接するソー
スバスライン間において、各絵素毎に設けられている。

【００３４】また、本発明のアクティブマトリクス基板
の製造方法は、絶縁基板上に複数の薄膜トランジスタが
設けられており、該複数の薄膜トランジスタのうちの少
なくとも一部の薄膜トランジスタが、該チャンネル幅方
向に複数に分割された、アクティブマトリクス基板の製
造方法であって、絶縁基板上に所定形状にパターニング
された半導体層及びゲート絶縁膜を形成する工程と、分
離部を有するゲート電極の電極本体部を形成する工程
と、該電極本体部をマスクとしてイオン注入を行う工程
と、電極本体部の分離部を挟んだ部分同士を接続する電
極接続部を形成する工程と、を包含することを特徴とす
る。

【００３５】また、本発明のアクティブマトリクス基板
の製造方法は、絶縁基板上に複数のトップゲート型薄膜
トランジスタが設けられており、該複数の薄膜トランジ
スタのうちの少なくとも一部の薄膜トランジスタのゲー
ト電極に、信号の印加が行われないダミー信号配線が接
続されたアクティブマトリクス基板の製造方法であっ
て、該ダミー信号配線を、該ゲート電極と同一層材料の
所定の配線層のパターニングにより、連続した配線パタ
ーンを有するように形成することを特徴とする。

【００３６】本発明においては、ドライバー一体型のア
クティブマトリクス基板を構成する複数の薄膜トランジ
スタのうちの少なくとも一部の薄膜トランジスタについ
て、その一端が薄膜トランジスタのゲート電極となって
いる信号配線を、該トランジスタの活性領域近傍に分離
部を有する配線本体部を、第１の配線層のパターニング
により形成し、該配線本体部の分離部を挟んで配置され
た部分同士を接続する配線接続部を、該第１の配線層と
は異なる第２の配線層のパターニングにより形成するよ
うになっているために、信号配線のチャージアップが生
ずるイオン注入を、配線本体部を形成した状態で行っ
て、その後、配線接続部の形成によって、上記配線本体
部の分離部を挟んで配置された部分同士を接続すること
により、イオン注入時におけるＴＦＴのゲート絶縁膜の
破壊を抑制できる。

【００３７】従って、ドライバー内蔵液晶表示装置にお
ける、上記ＴＦＴを回路素子として含むシフトレジスタ
の不良を激減させることができる。

【００３８】また、本発明においては、ドライバー一体
型のアクティブマトリクス基板を構成する複数の薄膜ト
ランジスタのうちの少なくとも一部の薄膜トランジスタ
について、薄膜トランジスタのゲート電極にクロックラ
インよりクロック信号を入力する信号配線を、上記分離
部を有する配線本体部を形成した後に、該分離部を挟ん
で配置された部分同士を接続する配線接続部を形成する
ために、ゲート絶縁膜の破壊防止だけでなく、分離部の
長さや、配線本体部及び配線接続部の抵抗を調整するこ
とにより、それぞれのクロックラインからシフトレジス
タへの配線抵抗をそろえることも可能である。

【００３９】従って、クロック信号の同期のずれが発生
しにくく、シフトレジスタが誤動作することもない。

【００４０】また、本発明においては、一部が各絵素の
ＴＦＴのゲートとなっているゲートバスラインを、絵素
ごとに分離部を有する配線本体部を形成した後に、該分
離部を挟んで配置された部分同士を接続する配線接続部
を形成する構成としたので、ゲート絶縁膜の破壊防止だ
けでなく、配線接続部に低抵抗材料を用いることによ
り、ゲートバスラインを低抵抗にすることもでき、信号
の遅延を防ぐことができる。

【００４１】本発明においては、ドライバー一体型のア
クティブマトリクス基板を構成する複数の薄膜トランジ
スタのうちの少なくとも一部の薄膜トランジスタについ
て、薄膜トランジスタのゲート電極に、信号の印加が行
われないダミー信号配線を接続し、該ダミー信号配線
を、該ゲート電極と同一層材料の所定の配線層のパター
ニングにより、連続した配線パターンを有する構造に形
成したので、信号配線の形成後のイオン注入時に生ずる
信号配線の帯電によるゲート絶縁膜の破壊を、上記ダミ
ー信号配線におけるゲート配線長さを通常の信号配線の
ゲート配線長さより長くすることにより、該ダミー信号
配線に集中させることが可能となる。これにより、通常
の信号配線でのゲート絶縁膜の破壊をほとんど回避する
ことができる。

【００４２】

【発明の実施の形態】（実施形態１）図１は本発明の第
１の実施形態による液晶表示装置のドライバー一体型の
アクティブマトリクス基板を説明するための概略平面図
であり、そのドライバー部におけるシフトレジスタの１
部分を示している。また、図２（ａ）は、上記ドライバ
ー一体型液晶表示装置を構成する絵素ＴＦＴの断面図で
ある。また、図２（ｂ）は、図１のＸ部分の断面構造を
示す図である。なおここでは、図１のＸ部分のみ図示し
ているが、図１のＹ部分及びＺ部分もＸ部分と同様の断
面構造となっている。図において、図１１と同一符号は
従来のシフトレジスタと同一のものを示し、１２７は、
該薄膜トランジスタ１７のゲート電極にクロックライン
１６より非反転クロック信号φＤを入力する信号配線で
ある。該信号配線１２７は、多結晶シリコン膜（第１の
配線層）のパターニングにより形成され、該薄膜トラン
ジスタの活性層１７ａ近傍に分離部１０７ａを有する配
線本体１０７と、アルミ膜のパターニングにより形成さ
れ、該配線本体の分離部１０７ａを挟んで配置された部
分同士を接続する配線接続部１１７とから構成されてい
る。

【００４３】また、１２８は、該薄膜トランジスタ１８
のゲート電極にクロックライン１６より反転クロック信
号／φＤを入力する信号配線であり、該信号配線１２７
と同様、多結晶シリコン膜（第１の配線層）のパターニ
ングにより形成され、該薄膜トランジスタの活性層１８
ａ近傍に分離部１０８ａを有する配線本体１０８と、ア
ルミ膜のパターニングにより形成され、該配線本体の分
離部１０８ａを挟んで配置された部分同士を接続する配
線接続部１１８とから構成されている。

【００４４】また、１２９は、上記両トランジスタ領域
１７ａ，１８ａ上にまたがるよう設けられている信号配
線である。この信号配線１２９は多結晶シリコン膜（第
１の配線層）のパターニングにより形成され、該トラン
ジスタ領域１７ａ及び１８ａ間に分離部１０９ａを有す
る配線本体１０９と、アルミ膜のパターニングにより形
成され、該配線本体の分離部１０９ａを挟んで配置され
た部分同士を接続する配線接続部１１９とから構成され
ている。

【００４５】ここで上記各配線本体１０７，１０８，１
０９と配線接続部１１７，１１８，１１９とは、コンタ
クトホール５を介して接続されている。

【００４６】また、図１６は第１の実施形態の液晶表示
装置のドライバー部におけるシフトレジスタの他の部分
を示している。図１６のＸ１部分及びＺ１部分は、図２
（ｂ）に示す図１のＸ部分と同様の断面構造となってい
る。この図において、３７，３８はそれぞれ絶縁基板上
に隣接して配置されたＮチャンネルＴＦＴ及びＰチャン
ネルＴＦＴであり、これらはクロックドインバータを構
成している。上記ＮチャンネルＴＦＴ３７のトランジス
タ領域３７ａの一端側には、低電圧側電源ライン１１が
コンタクトホール５を介して接続され、ＰチャンネルＴ
ＦＴ３８のトランジスタ領域３８ａの一端側には、高電
圧側電源ライン１２がコンタクトホール５を介して接続
されている。また上記両トランジスタ領域３７ａ，３８
ａの他端側は、１つの信号配線１９とコンタクトホール
５を介して接続されている。

【００４７】また、５２７は、該薄膜トランジスタ３７
のゲート電極にクロックライン１３より反転クロック信
号／φＡを入力する信号配線である。該信号配線５２７
は、多結晶シリコン膜（第１の配線層）のパターニング
により形成され、該薄膜トランジスタの活性層３７ａ近
傍に分離部５０７ａを有する配線本体５０７と、アルミ
膜のパターニングにより形成され、該配線本体の分離部
５０７ａを挟んで配置された部分同士を接続する配線接
続部５１７とから構成されている。

【００４８】また、４８は、該薄膜トランジスタ３８の
ゲート電極にクロックライン１３より非反転クロック信
号φＡを入力する信号配線であり、この信号配線は、ゲ
ート配線長さ，つまり薄膜トランジスタ３８のゲート電
極からクロックライン等の信号ラインまでの距離が他の
信号配線に比べて短いため、信号配線５２７におけるよ
うな分離部は設けていない。

【００４９】また、５２９は、上記両トランジスタ領域
３７ａ，３８ａ上にまたがるよう設けられている信号配
線である。この信号配線５２９は多結晶シリコン膜（第
１の配線層）のパターニングにより形成され、該トラン
ジスタ領域３７ａ及び３８ａ間に分離部５０９ａを有す
る配線本体５０９と、アルミ膜のパターニングにより形
成され、該配線本体の分離部５０９ａを挟んで配置され
た部分同士を接続する配線接続部５１９とから構成され
ている。

【００５０】なお、本実施形態のシフトレジスタを構成
するインバータについては図示していないが、該シフト
レジスタにおける複数のインバータのうちの少なくとも
一部のインバータは、図１または図１６に示すクロック
ドインバータと同様、インバータを構成するＮチャンネ
ルＴＦＴ及びＰチャンネルＴＦＴの両トランジスタ領域
上にまたがるよう設けられている信号配線を、多結晶シ
リコン膜（第１の配線層）のパターニングにより形成さ
れ、該両ＴＦＴのトランジスタ領域間に分離部を有する
配線本体と、該アルミ膜のパターニングにより形成さ
れ、該配線本体の分離部を挟んで配置された部分同士を
接続する配線接続部とからなる構造としている。

【００５１】次に製造方法について説明する。

【００５２】まず、絶縁基板２１上の全面に半導体層６
０２となる多結晶薄膜をＣＶＤ法によって形成する。次
にＣＶＤ法、スパッタリング法、又はこの多結晶薄膜上
面の熱酸化により後にゲート絶縁膜６０３となる絶縁膜
を形成する。ゲート絶縁膜６０３の厚さは約１００ｎｍ
である。

【００５３】次に上記多結晶薄膜及び絶縁膜のパターニ
ングを行い、厚さ４０ｎｍ〜８０ｎｍの半導体層６０２
を形成する。上述のゲート絶縁膜６０３の形成は半導体
層のパターン形成のあとに行っても良い。また絶縁膜の
形成前に多結晶シリコン薄膜の結晶性を高めるためレー
ザアニールまたは窒素雰囲気中でのアニール等の処理を
行うことも可能である。

【００５４】次に後にゲートバス配線１となる多結晶シ
リコン薄膜をＣＶＤ法により厚さ４５０ｎｍ程度に形成
しドーピングを行う。これにより低抵抗の多結晶シリコ
ン薄膜を得る。

【００５５】その後、低抵抗の多結晶シリコンのパター
ニングによって図１に示す形状の信号配線１２７，１２
８，１２９の配線本体部１０７，１０８，１０９、及び
図１６に示す形状の信号配線５２７，５２９の配線本体
部５０７，５０９、並びに図１６に示す信号配線４８を
形成する。該配線本体部１０７，１０８，１０９の一部
は、上記シフトレジスタを構成するトランジスタ１７，
１８のゲート電極となっており、該配線本体部５０７，
５０９の一部、及び信号配線４８の一部は、上記シフト
レジスタを構成するトランジスタ３７，３８のゲート電
極となっている。この時、絵素用ＴＦＴでは、そのゲー
ト電極６０４が形成される。上記ゲート電極は、Ａｌな
どの金属により形成してもよい。

【００５６】次に上記ゲート電極６０４をマスクとし、
かつフォトリソグラフィー法によって形成されたレジス
トによるマスクを用いて、ＴＦＴのＮ型，Ｐ型を決定す
るために半導体層６０２のゲート電極６０４の下方以外
の部分にイオン注入を行う。これによって、チャンネル
部６０２ａが形成される。この時上記各トランジスタ領
域１７ａ，１８ａ，３７ａ，３８ａにもチャンネル部が
形成される。

【００５７】その後、この基板上の全面に１番目の層間
絶縁膜６０５を７００ｎｍの厚さに形成し、層間絶縁膜
のコンタクトホール６０６を形成する。この時、上記各
トランジスタ領域１７ａ，１８ａ及び配線本体部１０
７，１０８，１０９の、分離部１０７ａ，１０８ａ，１
０９ａ近傍端部の上にもコンタクトホール５を形成する
とともに、上記各トランジスタ領域３７ａ，３８ａ及び
配線本体部５０７，５０９の、分離部５０７ａ，５０９
ａ近傍端部の上にもコンタクトホール５を形成する。

【００５８】次に配線パターン６０７をＡ１等の低抵抗
の金属を用いて厚さ６００ｎｍ程度に形成する。このと
き、上記配線本体部１０７，１０８，１０９の分離部１
０７ａ，１０８ａ，１０９ａを接続する配線接続部１１
７，１１８，１１９も形成するとともに、上記配線本体
部５０７，５０９の分離部５０７ａ，５０９ａを接続す
る配線接続部５１７，５１９も形成する。今回、絵素Ｔ
ＦＴ部分では、コンタクト不良を防ぐため第１番目の層
間絶縁膜６０５を形成した後にＴＦＴのドレイン電極と
絵素電極６１１をつなぐためのコンタクトホール６０６
を形成し、これをＡ１等の金属で埋め込んでいる。これ
によりドレイン電極と絵素電極６１１の段差を少なくし
ている。

【００５９】その後、２番目の層間絶縁膜６０８を厚さ
６００ｎｍに形成し、これにコンタクトホール６０９を
形成する。このコンタクトホール６０９にはＡ１とＩＴ
Ｏのオーミックコンタクトを取るためＴｉＷ、ＷＳｉ、
Ｍｏ、Ｗなどの金属層６１０を埋め込み形成する。

【００６０】次に、透明電極ＩＴＯのパターニングによ
って絵素電極６１１を厚さ１５０ｎｍ程度に形成する。
このようなプロセスで絵素部が作製され、シフトレジス
タ部のＴＦＴ１７，１８，３７，３８等が作製される。

【００６１】このように本実施例では、液晶表示装置を
構成する複数の薄膜トランジスタのうちの所定の薄膜ト
ランジスタについて、その一部が薄膜トランジスタのゲ
ート電極となっている信号配線１２７，１２８，１２
９，５１７，５１９を、該トランジスタの活性領域近傍
に分離部１０７ａ，１０８ａ，１０９ａ，５０７ａ，５
０９ａを有する、多結晶シリコンからなる配線本体１０
７，１０８，１０９，５０７，５０９と、該配線本体の
分離部を挟んで配置された部分同士を接続する、アルミ
からなる配線接続部１１７，１１８，１１９，５１７，
５１９とから構成したので、信号配線のチャージアップ
が生ずるイオン注入を、配線本体を形成した状態で行
い、その後、配線接続部の形成により、上記配線本体部
の分離部を挟んで配置された部分同士を接続するように
することにより、イオン注入時におけるＴＦＴのゲート
絶縁膜の破壊を防止できる。

【００６２】従って、ドライバー内蔵液晶表示装置にお
ける、上記ＴＦＴを回路素子として含むシフトレジスタ
の不良を激減させることができる。

【００６３】また、薄膜トランジスタのゲート電極にク
ロックラインよりクロック信号を入力する信号配線１２
７，１２８，５１７を、上記分離部を有する配線本体
と、配線本体の分離部を挟んで配置された部分同士を接
続する配線接続部とから構成したので、ゲート絶縁膜の
破壊防止だけでなく、分離部の長さや、配線本体部及び
配線接続部の抵抗を調整することにより、それぞれのク
ロックラインからシフトレジスタへの配線抵抗をそろえ
ることも可能である。

【００６４】本件発明者は、ＴＦＴから上記アルミによ
る配線接続部までの距離（トランジスタからのゲート配
線の長さ）を１０μｍ、１００μｍ、２００μｍと変え
た３００段のシフトレジスタを作成し、３００段目の出
力によりシフトレジスタの歩留を評価した。図３におい
て、横軸はＴＦＴから金属による接続部までの長さであ
り、縦軸は３００段のシフトレジスタの歩留まりであ
る。この実験によれば、ＴＦＴから接続部までの距離が
２００μｍのとき３０％、１００μｍのとき８５％、１
０μｍのとき９８％の歩留が得られた。この実験におい
てもＴＦＴから金属による接続部までの距離を短くする
ことにより、シフトレジスタの歩留が上がることが確認
された。

【００６５】（実施形態２）図４は本発明の第２の実施
形態による液晶表示装置のアクティブマトリクス基板を
説明するための図である。上記実施形態では、シフトレ
ジスタのクロックラインからクロックドインバータに入
力しているゲート配線を分離したが、この実施例は、該
液晶表示装置におけるドライバーを構成する複数のアナ
ログスイッチのうちの少なくとも一部のアナログスイッ
チについて、そのゲート入力部分において、上記第１の
実施形態と同様の分離部を有する構造を実現したもので
ある。

【００６６】図において、図１４（ａ）と同一符号は同
一のものを示し、２２７は、Ｂ，Ｇ，Ｒビデオライン１
３４と交差するよう配置され、シフトレジスタからの出
力をアナログスイッチ１３３に供給する信号配線であ
る。該信号配線２２７は、多結晶シリコン膜等のパター
ニングにより形成され、アナログスイッチ１３３を構成
する薄膜トランジスタの活性層近傍に分離部２０７ａを
有する配線本体２０７と、アルミ膜等のパターニングに
より形成され、該配線本体の分離部２０７ａを挟んで配
置された部分同士を接続する配線接続部２１７とから構
成されている。

【００６７】このような構成の第２の実施形態において
も、アナログスイッチへのゲート配線２２７の配線本体
２０７を形成した状態で、トランジスタの導電性を設定
するイオン注入を行い、その後、該配線本体の分離部２
０７ａを後工程で使用される金属により接続することに
より、アナログスイッチ１３３のゲート絶縁膜のチャー
ジアップによる破壊を防止することができる。

【００６８】（実施形態３）図５は本発明の第３の実施
形態による液晶表示装置のアクティブマトリクス基板を
説明するための図である。

【００６９】上記液晶表示装置におけるゲートドライバ
もしくはソースドライバのバッファ部もしくはビデオ信
号をサンプリングするためのアナログスイッチには、該
ドライバのその他の回路部分とは異なり、幅が１００μ
ｍ以上のＴＦＴが使用される。

【００７０】この場合にも幅が小さいＴＦＴに比べてＴ
ＦＴのイオン注入時における破壊が起こり易いことが判
明した。この場合には、図５に示すように、通常のレイ
アウト（ＴＦＴの幅２Ｗ）のもの（図５（ａ））を、図
５（ｂ）のように幅Ｗのもの２つに分けて、その分けた
ＴＦＴ間でゲート電極を分離し、この分離部を、イオン
注入処理後に他の配線により接続することにより、ＴＦ
Ｔの破壊が防止できる。ここで１２１ａは信号入力ライ
ン、１２２ａは信号出力ライン、１２３ａはゲート電極
である。

【００７１】すなわち、上記アナログスイッチを構成す
る薄膜トランジスタ１２５は、１００μｍ以上のチャン
ネル幅を有し、該チャンネル幅方向に複数に分割したも
のである。該薄膜トランジスタ１２５のゲート電極２２
３は、多結晶シリコン膜等のパターニングにより形成さ
れ、該薄膜トランジスタの、隣接する分割部分１２５
ａ，１２５ｂの間に分離部１０３ａを有する電極本体１
０３と、アルミ膜等のパターニングにより形成され、該
電極本体部分の分離部１０３ａを挟んで配置された部分
同士を接続する電極接続部１１３とから構成されてい
る。

【００７２】この場合も上記各実施形態と同様にアナロ
グスイッチのチャージアップによる破壊を防止できる。

【００７３】（実施形態４）図６は本発明の第４の実施
形態による液晶表示装置のアクティブマトリクス基板を
説明するための図であり、アクティブマトリクス基板の
絵素１個分を拡大して示している。

【００７４】上記液晶表示装置の液晶表示部のＴＦＴが
イオン注入時に破壊される場合は、ゲートバスラインの
本体部分を、絵素ごとに分離部を有する構造とし、後の
工程で用いられる金属層により該分離部を接続するよう
にすることにより、対応できる。

【００７５】図において、図１５と同一符号は同一のも
のを示し、本実施例においては、ゲートバスライン３２
１は、多結晶シリコン膜等のパターニングにより形成さ
れ、ソースバスラインとの交差部５７において絵素ごと
に分離部３０１ａを有する配線本体３０１と、アルミ膜
等のパターニングにより形成され、該配線本体部の分離
部３０１ａを接続する配線接続部３１１とから構成され
ている。また、ゲートバスライン３２２も上記ゲートバ
スライン３２１と同様、交差部５８において絵素ごとに
分離部３０２ａを有する配線本体３０２と、該配線本体
３０２の分離部３０２ａを挟んで配置された部分同士を
接続する配線接続部３１２とから構成されている。

【００７６】ここでは、ゲートバスライン３２１の分離
部３０１ａは、ソースバスライン２ａと同じ層の金属膜
では接続できないので、図７に示すように、ゲートバス
ライン３２１の配線本体３０１とアルミ層６０７とを、
第１層目の層間絶縁膜６０５のコンタクトホール６０６
により接続し、ソースバスラインとゲートバスラインの
交差部５７における分離部３０１ａをＴｉＷやＭｏなど
の金属層６１０で接続している。

【００７７】このように本実施例においても、一部が絵
素用ＴＦＴのゲート電極となっているゲートバス配線３
２１，３２２については、イオン注入を行う状態では、
各絵素ごとに分離部を有する配線本体３０１，３０２の
みを形成しておくことができる。このようにしておくこ
とにより、イオン注入時における絵素ＴＦＴにおけるゲ
ート絶縁膜の放電破壊を防止することができる。

【００７８】また、この配線接続部の金属材料が、ゲー
ト電極よりも低抵抗である場合には、ゲートバスライン
における信号の遅延も防ぐことができる。

【００７９】また、図６においてはゲートバスラインと
ソースバスラインの交差部でゲートバスラインの分離部
の接続を行っているが、これに限るものではない。例え
ば、図８に示すようにゲートバスライン４２１は、第１
の配線層のパターニングにより形成され、隣接するソー
スバスライン間において絵素ごとに分離部４０１ａを有
する配線本体４０１と、該第１の配線層とは異なる第２
の配線層のパターニングにより形成され、該配線本体の
分離部４０１ａを挟んで配置された部分同士を接続する
配線接続部４１１とから構成してもよい。またゲートバ
スライン４２２も、上記ゲートバスライン４２１と同
様、絵素ごとに分離部４０２ａを有する配線本体４０２
と、該配線本体４０２の分離部４０２ａを挟んで配置さ
れた部分同士を接続する配線接続部４１２とから構成し
てもよい。

【００８０】（実施形態５）図１７は本発明の第５の実
施形態による液晶表示装置のドライバー一体型アクティ
ブマトリクス基板におけるソースドライバの構成の一部
を示す図であり、図において、図１０と同一符号は従来
のシフトレジスタと同一のものを示し、Ｄ４は、Ｄ系列
のシフトレジスタの最終部分，つまり単位シフトレジス
タＤ３の出力側に設けられたダミー単位シフトレジスタ
で、他の単位シフトレジスタＤ１〜Ｄ３とは異なり、出
力パルスのアナログスイッチへの供給が行われないよう
に構成されており、このダミー単位シフトレジスタＤ４
では、これを構成する薄膜トランジスタのゲート電極に
接続されるダミー信号配線は、ゲート絶縁膜破壊が起こ
りやすいようなパターンとなっている。なお、他の単位
シフトレジスタについては、上記第１実施形態と同一の
構成となっている。

【００８１】図１８は上記ソースドライバを構成するシ
フトレジスタの１部を示す平面図であり、該ダミー単位
シフトレジスタＤ４の基板上でのレイアウトを示してい
る。図において、図１１と同一符号は同一のものを示
し、ダミー信号配線７２７及び７２９に放電破壊が起こ
りやすくするために、従来のものと同様配線接続部は設
けていない。またここではダミー信号配線７２８は、放
電破壊をより起こりやすくするために蛇行状部分７２８
ａを有する構造としている。なお、この蛇行状部分７２
８ａを有するダミー信号配線７２８に代えて、従来と同
一構造の、配線接続部を有しないものを用いてもよい。
また、ここでは、ダミー信号配線７２７及び７２８とク
ロックライン１６とを電気的に接続するためのコンタク
トホールは形成していない。

【００８２】このような構成の本実施形態では、Ｄ系列
のシフトレジスタの最終部分に出力パルスをアナログス
イッチに送らないダミー単位シフトレジスタＤ４を設
け、このダミー単位シフトレジスタを、放電破壊が起こ
りやすい信号配線のパターンを有する構造としているの
で、放電が起こった場合にこの部分で放電破壊が起こる
ことになり、信号の転送を行うシフトレジスタ内部のＴ
ＦＴの放電破壊を起こりにくくすることができる。

【００８３】つまり、本実施形態では、ダミー単位シフ
トレジスタＤ４におけるダミー信号配線７２７及び７２
９には配線接続部は設けず、またダミー信号配線７２８
を放電破壊を起こりやすくするための蛇行状部分７２８
ａを有する構造としているので、ダミー単位シフトレジ
スタを構成するダミー信号配線におけるゲート配線長さ
が、通常の単位シフトレジスタを構成する、上記配線接
続部を有する信号配線におけるゲート配線長さよりも長
くなり、ダミー単位シフトレジスタでの放電破壊が起こ
りやすくなり、これにより、通常の単位シフトレジスタ
での放電破壊を抑制することができる。

【００８４】またダミー信号配線７２７及び７２８とク
ロックライン１６とを電気的に接続するためのコンタク
トホールは形成していないので、ダミー単位シフトレジ
スタＤ４のＴＦＴ１７及び１８において放電破壊が起こ
ってもクロックラインφＤ及び／φＤに影響を与えるこ
とがない。

【００８５】なお、本実施形態においては、シフトレジ
スタの最終部分に、通常の単位シフトレジスタと比べて
放電破壊の起こりやすいダミー単位シフトレジスタを設
け、通常の単位シフトレジスタでの放電破壊を抑制する
ようにしたが、液晶表示装置の表示部の周辺部に、表示
に関与しないダミーの絵素パターンを設け、この絵素パ
ターンに対応するＴＦＴを、液晶表示部のＴＦＴに比べ
て放電破壊が起こりやすいパターンとすれば、液晶表示
部におけるＴＦＴの放電破壊を起こりにくくすることが
できる。

【００８６】例えば、ダミーの絵素パターンに対応する
ゲートバスラインを、液晶表示部のゲートバスラインと
は異なり、図１８に示すような蛇行状部分を有する構造
としたり、該ダミーの絵素パターンに対応するゲートバ
スラインを、液晶表示部における分離部を有するゲート
バスラインに対して、該分離部を有しない構造としたり
することにより、液晶表示部におけるＴＦＴの放電破壊
を低減することができる。

【００８７】

【発明の効果】以上のように本発明のアクティブマトリ
クス基板の製造方法によれば、複数の薄膜トランジスタ
のうちの少なくとも一部の薄膜トランジスタについて、
その一端が薄膜トランジスタのゲート電極となっている
信号配線を、該トランジスタの活性領域近傍に分離部を
有する配線本体部を、第１の配線層のパターニングによ
り形成した後に、該配線本体部の分離部を挟んで配置さ
れた部分同士を接続する配線接続部を、該第１の配線層
とは異なる第２の配線層のパターニングにより形成する
ことにより形成したので、信号配線のチャージアップが
生ずるイオン注入を、配線本体部を形成した状態で行
い、その後、配線接続部の形成により、上記配線本体部
の分離部を接続することにより、イオン注入時における
ＴＦＴのゲート絶縁膜の破壊を抑制できる。

【００８８】従って、ドライバー内蔵液晶表示装置にお
ける、上記ＴＦＴを回路素子として含むシフトレジスタ
の不良を激減させることができる。

【００８９】また、本発明に係るアクティブマトリクス
基板の製造方法によれば、複数の薄膜トランジスタのう
ちの少なくとも一部の薄膜トランジスタについて、薄膜
トランジスタのゲート電極にクロックラインよりクロッ
ク信号を入力する信号配線を、上記分離部を有する配線
本体部を形成した後に、該配線本体部の分離部を挟んで
配置された部分同士を接続する配線接続部を形成してい
るために、ゲート絶縁膜の破壊防止だけでなく、分離部
の長さや、配線本体部及び配線接続部の抵抗を調整する
ことにより、それぞれのクロックラインからシフトレジ
スタへの配線抵抗をそろえることも可能である。

【００９０】従って、クロック信号の同期のずれが発生
しにくく、シフトレジスタが誤動作することもないとい
う効果がある。

【００９１】また、本発明においては、一部が各絵素の
ＴＦＴのゲートとなっているゲートバスラインを、絵素
ごとに分離部を有する配線本体部を形成した後に、配線
本体部の該分離部を挟んで配置された部分同士を接続す
る配線接続部を形成して製造しているので、ゲート絶縁
膜の破壊防止だけでなく、配線接続部に低抵抗材料を用
いることにより、ゲートバスラインを低抵抗にすること
もでき、信号の遅延を防ぐことができる。

【００９２】また、本発明に係るアクティブマトリクス
基板の製造方法によれば、複数の薄膜トランジスタのう
ちの少なくとも一部の薄膜トランジスタについて、薄膜
トランジスタのゲート電極に、信号の印加が行われない
ダミー信号配線を接続し、該ダミー信号配線を、該ゲー
ト電極と同一層材料の所定の配線層のパターニングによ
り、連続した配線パターンを有する構造に形成したの
で、信号配線の形成後のイオン注入時に生ずる信号配線
の帯電によるゲート絶縁膜の破壊を、上記ダミー信号配
線におけるゲート配線長さを通常の信号配線のゲート配
線長さより長くすることにより、該ダミー信号配線に集
中させることが可能となる。これにより、通常の信号配
線でのゲート絶縁膜の破壊をほとんど回避することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による液晶表示装置の
ドライバー一体型アクティブマトリクス基板を構成する
シフトレジスタの１部を示す平面図である。

【図２】上記液晶表示装置のドライバー一体型アクティ
ブマトリクス基板を説明するための断面図であり、図２
（ａ）は上記アクティブマトリクス基板を構成する絵素
用ＴＦＴの断面構造を示し、図２（ｂ）は図１のＸ部分
の断面構造を示す。

【図３】シフトレジスタのＴＦＴにつながるゲート配線
の長さに対するシフトレジスタの歩留をグラフで示す図
である。

【図４】本発明の第２の実施形態による液晶表示装置の
ドライバー一体型アクティブマトリクス基板を構成する
アナログスイッチ及びその近傍の構造を示すレイアウト
図である。

【図５】本発明の第３の実施形態による液晶表示装置の
ドライバー一体型アクティブマトリクス基板を構成する
アナログスイッチを説明するための図であり、図５
（ａ）は従来のアナログスイッチを構成する、幅が大き
いＴＦＴの構造を示すレイアウト図、図５（ｂ）は本実
施例のアナログスイッチを構成する、複数に分割したＴ
ＦＴを示すレイアウト図である。

【図６】本発明の第４の実施形態による液晶表示装置の
ドライバー一体型アクティブマトリクス基板を構成す
る、１つの絵素に対応する部分の構成を拡大して示す図
である。

【図７】図６のｄ−ｄ’線断面図である。

【図８】本発明の第４の実施形態の変形例として、液晶
表示装置のドライバー一体型アクティブマトリクス基板
を構成する１つの絵素に対応する部分の構成を拡大して
示す図である。

【図９】ドライバー一体型液晶表示装置の構成を模式的
に示す図である。

【図１０】上記ドライバー一体型液晶表示装置のアクテ
ィブマトリクス基板を構成するソースドライバの１部を
示す図である。

【図１１】従来のソースドライバの構成の１部を示す平
面図である。

【図１２】従来のソースドライバを構成するＣＭＯＳイ
ンバータを示すレイアウト図である。

【図１３】図１２のｅ−ｅ’線断面の構造を製造工程順
に示す図である。

【図１４】従来のドライバー一体型液晶表示装置を構成
するアナログスイッチを説明するための図であり、図１
４（ａ）は該アナログスイッチ及びその近傍の構造を示
すレイアウト図、図１４（ｂ）は図１４（ａ）のｆ−
ｆ’線断面図である。

【図１５】従来のドライバー一体型液晶表示装置のアク
ティブマトリクス基板を構成する、１つの絵素に対応す
る部分の構成を拡大して示す図である。

【図１６】上記第１の実施形態によるドライバー一体型
液晶表示装置のアクティブマトリクス基板を構成するシ
フトレジスタの他の部分を示す平面図である。

【図１７】本発明の第５の実施形態によるドライバー一
体型液晶表示装置のアクティブマトリクス基板を構成す
るソースドライバの１部を示す図である。

【図１８】上記第５の実施形態のソースドライバの構成
の１部を示す平面図である。

【符号の説明】

５ コンタクトホール １１ 低電圧側電源ライン １２ 高電圧側電源ライン １３〜１６ クロックライン １７ ＮチャンネルＴＦＴ １７ａ，１８ａ トランジスタ領域 １８ ＰチャンネルＴＦＴ ２１ 絶縁基板 ２２ ゲート駆動回路 ２３ ソース駆動回路 ２４ ＴＦＴアレイ ２５ 絵素用ＴＦＴ ２６ 絵素 ２７ 付加容量 ４８，１２７，１２８，１２９，２２７，５２７，５２
９ 信号配線 １０３ 電極本体部 １０７，１０８，１０９，２０７，３０１，５０７，５
０９ 配線本体 １０３ａ，１０７ａ，１０８ａ，１０９ａ，２０７ａ，
３０１ａ，５０７ａ，５０９ａ 分離部 １１３ 電極接続部 １１７，１１８，１１９，２１７，３１１，３１２，５
１７，５１９ 配線接続部 １３３ アナログスイッチ １３４ ビデオライン ２２３ ゲート電極 ３２１，３２２，４２１，４２２ ゲートバスライン ６０２ 半導体層 ６０２ａ チャンネル部 ６０３ ゲート絶縁膜 ６０４ ゲート電極 ６０５ 第１の層間絶縁膜 ６０６，６０９ コンタクトホール ６０７，６１０ 金属層 ６０８ 第２の層間絶縁膜 ６１１ 絵素電極 ７２７，７２８，７２９ ダミー信号配線 ７２８ａ 蛇行状部分

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１２Ｂ (56)参考文献 特開 平１−289917（ＪＰ，Ａ) 特開 平４−280231（ＪＰ，Ａ) 特開 平１−283517（ＪＰ，Ａ) 特開 平３−175430（ＪＰ，Ａ) 特開 平３−293641（ＪＰ，Ａ) 特開 昭62−252964（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G09F 9/30 G09G 3/36

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁基板上に形成された複数のトップゲ
   ート型薄膜トランジスタと、各薄膜トランジスタのゲー
   ト電極に信号を供給する信号配線とを有するアクティブ
   マトリクス基板の製造方法であって、 絶縁基板上に所定形状にパターニングされた半導体層及
   びゲート絶縁膜を形成する工程と、 ゲート電極と同一層材料によって、分離部を有する信号
   配線の配線本体部を形成する工程と、 該配線本体部をマスクとして、半導体層にイオン注入を
   行う工程と、 配線本体部の分離部を挟んだ部分同士を接続する配線接
   続部を形成する工程と、 を包含することを特徴とするアクティブマトリクス基板
   の製造方法。
2. 【請求項２】 絶縁基板上に形成された、シフトレジス
   タを構成する複数のトップゲート型薄膜トランジスタ
   と、該各薄膜トランジスタにクロックラインよりクロッ
   ク信号を供給する信号配線とを有するアクティブマトリ
   クス基板の製造方法であって、 絶縁基板上に所定形状にパターニングされた半導体層及
   びゲート絶縁膜を形成する工程と、 ゲート電極と同一層材料によって、分離部を有する信号
   配線の配線本体部を形成する工程と、 該配線本体部をマスクとしてイオン注入を行う工程と、 配線本体部の分離部を挟んだ部分同士を接続する配線接
   続部を形成する工程と、 を包含することを特徴とするアクティブマトリクス基板
   の製造方法。
3. 【請求項３】 絶縁基板上に形成された、アナログスイ
   ッチを構成する複数のトップゲート型薄膜トランジスタ
   と、ビデオラインと交差するよう配置され、シフトレジ
   スタからの出力をアナログスイッチとしての薄膜トラン
   ジスタのゲート電極に供給する信号配線とを有するアク
   ティブマトリクス基板の製造方法であって、 絶縁基板上に所定形状にパターニングされた半導体層及
   びゲート絶縁膜を形成する工程と、 ゲート電極と同一層材料によって、分離部を有する信号
   配線の配線本体部を形成する工程と、 該配線本体部をマスクとしてイオン注入を行う工程と、 配線本体部の分離部を挟んだ部分同士を接続する配線接
   続部を形成する工程と、 を包含することを特徴とするアクティブマトリクス基板
   の製造方法。
4. 【請求項４】 絶縁基板上に形成された、シフトレジス
   タに含まれるインバータもしくはクロックドインバータ
   を構成するトップゲート型のＮチャンネル薄膜トランジ
   スタ及びＰチャンネル薄膜トランジスタを複数有し、該
   インバータもしくはクロックドインバータに接続され、
   これを構成するＮチャンネル及びＰチャンネルトランジ
   スタの一方のチャンネル上を通ってもう一方のチャンネ
   ル上に延びる信号配線を有するアクティブマトリクス基
   板の製造方法であって、 絶縁基板上に所定形状にパターニングされた半導体層及
   びゲート絶縁膜を形成する工程と、 ゲート電極と同一層材料によって、分離部を有する信号
   配線の配線本体部を形成する工程と、 該配線本体部をマスクとしてイオン注入を行う工程と、 配線本体部の分離部を挟んだ部分同士を接続する配線接
   続部を形成する工程と、 を包含することを特徴とするアクティブマトリクス基板
   の製造方法。
5. 【請求項５】 絶縁基板上に、表示部を構成する絵素用
   薄膜トランジスタと、該薄膜トランジスタのゲート電極
   に信号を供給するゲートバスラインとを有するアクティ
   ブマトリクス基板の製造方法であって、 絶縁基板上に所定形状にパターニングされた半導体層及
   びゲート絶縁膜を形成する工程と、 該ゲート電極と同一層材料によって、分離部を有するゲ
   ートバスラインの配線本体部を形成する工程と、 該配線本体部をマスクとしてイオン注入を行う工程と、 配線本体部の分離部を挟んだ信号配線部分同士を接続す
   る配線接続部を形成する工程と、 を包含することを特徴とするアクティブマトリクス基板
   の製造方法。
6. 【請求項６】 前記配線本体部の分離部が、ソースバス
   ラインの交差部において、各絵素毎に設けられている請
   求項５に記載のアクティブマトリクス基板の製造方法。
7. 【請求項７】 前記配線本体部の分離部が、隣接するソ
   ースバスライン間において、各絵素毎に設けられている
   請求項５に記載のアクティブマトリクス基板の製造方
   法。
8. 【請求項８】 絶縁基板上に複数の薄膜トランジスタが
   設けられており、該複数の薄膜トランジスタのうちの少
   なくとも一部の薄膜トランジスタが、該チャンネル幅方
   向に複数に分割された、アクティブマトリクス基板の製
   造方法であって、 絶縁基板上に所定形状にパターニングされた半導体層及
   びゲート絶縁膜を形成する工程と、 分離部を有するゲート電極の電極本体部を形成する工程
   と、 該電極本体部をマスクとしてイオン注入を行う工程と、 電極本体部の分離部を挟んだ部分同士を接続する電極接
   続部を形成する工程と、 を包含することを特徴とするアクティブマトリクス基板
   の製造方法。
9. 【請求項９】 絶縁基板上に複数のトップゲート型薄膜
   トランジスタが設けられており、該複数の薄膜トランジ
   スタのうちの少なくとも一部の薄膜トランジスタのゲー
   ト電極に、信号の印加が行われないダミー信号配線が接
   続されたアクティブマトリクス基板の製造方法であっ
   て、 該ダミー信号配線を、該ゲート電極と同一層材料の所定
   の配線層のパターニングにより、連続した配線パターン
   を有するように形成することを特徴とするアクティブマ
   トリクス基板の製造方法。