JP3457278B2 - アクティブマトリクス装置およびそれを用いた電子装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜半導体素子を
用いて構成された半導体集積回路に関する。特に、液晶
表示装置やダイナミックＲＡＭ（ＤＲＡＭ）のように、
マトリクス構造を有し、そのスイッチング素子としてＭ
ＯＳ型もしくはＭＩＳ（金属−絶縁体−半導体）型電界
効果型素子（以上を、ＭＯＳ型素子と総称する）を有す
るアクティブマトリクス回路とそれを駆動するための駆
動回路が同一基板上に形成されたモノリシック型アクテ
ィブマトリクス装置に関する。特に本発明は、ＭＯＳ型
素子として絶縁表面上に比較的、低温で形成される薄膜
半導体トランジスタを使用する装置に関する。

【０００２】

【従来の技術】最近、マトリクス構造を有する液晶等の
表示装置において、薄膜状の活性層（活性領域ともい
う）を有する絶縁ゲート型の半導体装置、いわゆる薄膜
トランジスタ（ＴＦＴ）を各画素のスイッチング用に利
用したマトリクス回路、いわゆるアクティブマトリクス
回路の研究がおこなわれている。なかでも、アクティブ
マトリクス回路のみならず、その駆動のための周辺回路
をもＴＦＴによって同一基板上に形成した一体型（モノ
リシック型）アクティブマトリクス装置が注目を集めて
いる。モノリシック型アクティブマトリクス装置におい
ては、膨大な端子の接続は不要であり、したがって、マ
トリクスの密度を高めることも可能であり、製造歩留り
も向上することが期待された。

【０００３】このような目的には、結晶性シリコンを活
性層に用いたＴＦＴを使用することが必要であった。と
いうのは、駆動回路は非常に高速で動作することが要求
されたからである。このようなＴＦＴを得るには、従来
の半導体技術をそのまま援用してもよかったが、その場
合には基板材料として９００℃以上の高温に耐える材料
が必要であった。しかしながら、そのような材料は石英
ガラス等に限られ、大面積では非常に基板コストが上昇
した。

【０００４】基板として安価なものを用いる場合には、
製造プロセスの最高温度をより低温、すなわち８００℃
以下、好ましくは６００℃以下とすることが必要であっ
た。また、高価な基板を用いるだけの余裕があっても、
回路を構成する他の材料の耐熱性の問題からより低い温
度で処理することが必要とされることもあった。そのた
め、活性層は８００℃以下の長時間にわたる熱アニー
ル、もしくはレーザー光等の強光を照射することによっ
て瞬間的に結晶化をおこなう光アニール（レーザーアニ
ール等）等によって、アモルファスシリコンを結晶化さ
せて用いた。また、ゲート絶縁膜としては、通常の半導
体プロセスで用いられる熱酸化膜が用いられないので、
プラズマＣＶＤ法、大気圧ＣＶＤ法、スパッタリング法
等の気相成長法によって、８００℃以下の温度で成膜さ
れた酸化珪素、窒化珪素、酸化窒化珪素等の膜が用いら
れた。

【０００５】一方、多結晶シリコン等の非単結晶シリコ
ンを用いたＴＦＴにおいては、ゲート電極に逆バイアス
電圧を印加した場合のドレイン電流（リーク電流）が大
きいことが問題であった。この点に関してはゲート電極
がドレインが重ならないような状態（オフセット状態）
となるように設計することによって大きく改善できるこ
とが知られている。このようなトランジスタをオフセッ
トゲート型トランジスタという。ただし、このようなオ
フセット状態をフォトリソグラフィー工程によって再現
性良く実現することは不可能であった。特開平５−１１
４７２４、同５−２６７１６７はこの問題に回答を与え
たもので、そこに示されるように、ゲート電極を陽極酸
化することによって、陽極酸化による増加分をうまく用
いて、オフセットを形成することができた。

【０００６】また、このようにゲート電極の周囲を陽極
酸化物で被覆するということはオフセットゲートを意図
しなくても、例えば、アルミニウムのように耐熱性の不
十分な材料によってゲート電極を構成する場合、その後
の加熱プロセス（例えば、レーザー照射、ＣＶＤ法によ
る成膜工程等）におけるヒロックの発生を抑止するとい
う効果を有していた。

【０００７】

【発明が解決しようとする課題】しかしながら、例え
ば、気相成長法によって形成された絶縁膜は、膜質が悪
く、また、シリコン膜表面とゲート絶縁膜との界面の接
合性も良くないため、電荷捕獲中心（トラップセンタ
ー）がシリコンとの界面や絶縁膜内部に多く存在した。
特に電子を捕獲するセンターが多かった。この結果、こ
のような材料で形成されたＴＦＴを長時間使用している
と、電子がトラップセンターに多く捕獲され、ＴＦＴの
特性に悪影響を及ぼした。

【０００８】また、例えば、オフセット形成のために残
された陽極酸化物も同様に多くのトラップ準位を有し、
特に、アルミニウムの陽極酸化物である酸化アルミニウ
ムは電子をトラップしやすかった。このような問題によ
って、ＴＦＴを長時間使用することによる特性の悪化が
もたらされた。具体的には、Ｎチャネル型のＴＦＴにお
いては、図７（Ａ）に示すように、捕獲された電子によ
って、ドレインとチャネル形成領域の境界部分に、弱い
Ｐ型の領域が形成された。これはＮチャネル型ＴＦＴに
おいては、ドレイン電流を妨げるものである。

【０００９】このような弱いＰ型の領域の形成はオフセ
ットゲート型のＴＦＴにおいては顕著であった。という
のは、ゲート電極の直下に形成された場合には、実際の
動作においては、ゲート電極の印加電圧によってこの領
域を小さくすることが可能であった。しかしながら、オ
フセット領域に生じた場合には、ゲート電極の影響は小
さく、また、ドレイン領域からも離れており、まったく
制御不能な領域となった。また例えば、ゲート電極の周
囲に形成された陽極酸化物も同様な問題を有する。特
に、ドレイン電圧が弱い場合には、本来、ソースからド
レインまで伸びるべき反転層（チャネル）が、この弱い
Ｐ型領域によって妨げられ、加えて、ドレイン電圧が低
いため、チャネル形成領域を移動するキャリヤ（Ｎチャ
ネル型ＴＦＴであるので、電子）の速度も小さく、正常
な状態に比較してドレイン電流の減少をもたらした。
（図７（Ｂ））

【００１０】ドレイン電圧が十分に大きな場合は、正常
な状態であっても反転層自体がソース側に後退し、ま
た、電子の速度も大きいので、このような弱いＰ型の領
域の存在はさして問題とはならず、正常な状態と変わら
ない特性が得られた。このような現象はＮチャネル型Ｔ
ＦＴのしきい値電圧の変動を意味している。すなわち、
しきい値電圧の安定していることの要求される用途、例
えば、アクティブマトリクス回路のスイッチング素子、
もしくはその周辺駆動回路のアナログスイッチ素子には
用いられないということを意味していた。なお、Ｐチャ
ネル型ＴＦＴにおいては、このようなトラップされた電
子はチャネル領域にドレインと同じ導電型の領域を拡げ
るだけであり、その結果、特性の劣化は深刻なものでは
なかった。

【００１１】したがって、回路をＮチャネル型ＴＦＴと
Ｐチャネル型ＴＦＴの相補型回路（ＣＭＯＳ）とすれ
ば、長時間の使用によってＮチャネル型ＴＦＴは劣化
し、相補型回路として機能しないという問題もあった。
モノリシック型アクティブマトリクス装置においては、
例えば、アクティブマトリクス回路およびソースドライ
バの出力端においては、アナログスイッチが必要とされ
ているが、アナログスイッチを形成するには上記のよう
な問題を考慮しなければならない。また、モノリシック
型アクティブマトリクス装置においては、米国特許４５
８２３９５のように、周辺駆動回路の論理回路に通常、
ＣＭＯＳ回路が用いられるが、これも上記のような劣化
の問題を考慮する必要がある。本発明はこのような困難
な課題に対して解答を与えんとするものである。

【００１２】即ち、ＴＦＴのシリコン膜表面とゲート絶
縁膜との界面や、ゲート絶縁膜内部に電荷捕獲中心（ト
ラップセンター）が発生すると、ＴＦＴ特性に悪影響が
およぶ。 特に、Ｎチャネル型のＴＦＴでは、前記電荷捕
獲中心によって捕獲された電子によって、ドレインとチ
ャネル形成領域の境界部分に、弱いＰ型の領域が形成さ
れる。これはＮチャネル型のＴＦＴにおいては、ドレイ
ン電流を妨げ、特性に悪影響を与える。 そのため、ＣＭ
ＯＳ回路を用いた駆動回路では、Ｎチャネル型ＴＦＴの
特性の劣化により、相補型回路として機能しないという
問題がある。このような問題は、特に液晶表示装置等の
電界の効果によって光の透過性や反射性が変化する材料
を利用し、対向する電極との間にこれらの材料をはさ
み、対向電極との間にアナログ的な電界をかけて、画像
表示をおこなうためのアクティブマトリクス回路と、そ
れを駆動するための周辺回路とを同一基板上に有する集
積回路、すなわち、モノリシック型アクティブマトリク
ス装置においては、第１に解決せねばならない問題点で
あった。

【００１３】

【課題を解決するための手段】

【００１４】本発明の第１は、 同一基板上に、 マトリク
ス状に配置された、薄膜トランジスタを用いた画素と、
前記画素を駆動する、薄膜トランジスタを用いたシフト
レジスタと、 を有し、 前記基板上に形成された薄膜トラ
ンジスタは全てＰチャネル型であり、 前記シフトレジス
タの薄膜トランジスタはエンハンスメント型の薄膜トラ
ンジスタおよびディプレッション型の薄膜トランジスタ
であり、 前記画素の薄膜トランジスタはエンハンスメン
ト型の薄膜トランジスタであることを特徴とするアクテ
ィブマトリクス装置である。 本発明の第２は、 同一基板
上に、 マトリクス状に配置された、薄膜トランジスタを
用いた画素と、 前記画素を駆動する、薄膜トランジスタ
と抵抗を用いたシフトレジスタと、 を有し、 前記基板上
に形成された薄膜トランジスタは全てＰチャネル型であ
り、 前記シフトレジスタの薄膜トランジスタはエンハン
スメント型の薄膜トランジスタであり、 前記画素の薄膜
トランジスタはエンハンスメント型の薄膜トランジスタ
であることを特徴とするアクティブマトリクス装置であ
る。 なお、前記抵抗は、前記画素および前記シフトレジ
スタの薄膜トランジスタの活性層となる島状薄膜半導体
と同時にパターニングされる島状薄膜半導体を用いて形
成されていてもよい。 なお、前記島状薄膜半導体は、前
記画素および前記シフトレジスタの薄膜トランジスタの
ソースおよびドレインと同じ濃度で、Ｐ型を付与する不
純物元素を含んでいてもよい。 なお、前記島状薄膜半導
体は、前記画素および前記シフトレジスタの薄膜トラン
ジスタのソースおよびドレインと同じ濃度で、Ｐ型を付
与する不純物元素を含む領域と、前記領域より低い濃度
でＰ型を付与する不純物元素を含む領域とによりなって
いてもよい。 なお、前記画素は、画素電極を有し、 前記
画素の薄膜トランジスタのソースまたはドレインと接す
る電極と、前記画素電極とは、同じ絶縁膜の表面に接す
るように配置され、且つ前記電極は、前記画素電極と接
していてもよい。 本発明の第３は、 同一基板上に、 薄膜
トランジスタを用いたＤＲＡＭと、 前記ＤＲＡＭを駆動
する、薄膜トランジスタを用いたシフトレジスタと、 を
有し、 前記基板上に形成された薄膜トランジスタは、全
てＰチャネル型であり、 前記シフトレジスタの薄膜トラ
ンジスタは、エンハンスメント型の薄膜トランジスタお
よびディプレッション型の薄膜トランジスタであり、 前
記ＤＲＡＭの薄膜トランジスタは、エンハンスメント型
の薄膜トランジスタ であることを特徴とするアクティブ
マトリクス装置である。 本発明の第４は、 同一基板上
に、 薄膜トランジスタを用いたＤＲＡＭと、 前記ＤＲＡ
Ｍを駆動する、薄膜トランジスタと抵抗を用いたシフト
レジスタと、 を有し、 前記基板上に形成された薄膜トラ
ンジスタは、全てＰチャネル型であり、 前記シフトレジ
スタの薄膜トランジスタは、エンハンスメント型の薄膜
トランジスタであり、 前記ＤＲＡＭの薄膜トランジスタ
は、エンハンスメント型の薄膜トランジスタであること
を特徴とするアクティブマトリクス装置である。 なお、
前記抵抗は、前記ＤＲＡＭおよび前記シフトレジスタの
薄膜トランジスタの活性層となる島状薄膜半導体と同時
にパターニングされる島状薄膜半導体を用いて形成され
てもよい。 なお、前記島状薄膜半導体は、前記ＤＲＡＭ
および前記シフトレジスタの薄膜トランジスタのソース
およびドレインと同じ濃度で、Ｐ型を付与する不純物元
素を含んでいてもよい。 なお、前記島状薄膜半導体は、
前記ＤＲＡＭおよび前記シフトレジスタの薄膜トランジ
スタのソースおよびドレインと同じ濃度で、Ｐ型を付与
する不純物元素を含む領域と、前記領域より低い濃度で
Ｐ型を付与する不純物元素を含む領域とによりなってい
てもよい。 なお、前記アクティブマトリクス装置を用い
たことを特徴とする電子装置であってもよい。 なお、前
記アクティブマトリクス装置にＣＭＯＳ型の半導体チッ
プが接続されたことを特徴とする電子装置であってもよ
い。

【００１５】

【作用】本発明の第１乃至第４は、同一基板上に、アク
ティブマトリクス回路と、アク ティブマトリクス回路を
駆動するシフトレジスタとを有し、前記基板上に形成さ
れた薄膜トランジスタは、全てＰチャネル型であるとし
たアクティブマトリクス装置である。アクティブマトリ
クス回路は、マトリクス状に配置された画素またはＤＲ
ＡＭである。

【００１６】Ｐチャネル型の薄膜トランジスタでは、電
荷捕獲中心によって捕獲された電子はチャネル領域にド
レインと同じ導電型の領域を拡げるだけであり、特性の
劣化が深刻な問題とならない。

【００１７】本発明の第１および第３は、シフトレジス
タを構成するＰチャネル型の薄膜トランジスタとして、
エンハンスメント型の薄膜トランジスタとディプレッシ
ョン型の薄膜トランジスタの両方を用いるので、エンハ
ンストメント型の薄膜トランジスタのみでなるシフトレ
ジスタよりも、電源線の数を少なくできる。

【００１８】本発明の第２および第４は、シフトレジス
タをエンハンスメント型の薄膜トランジスタと抵抗によ
り構成することにより、エンハンストメント型の薄膜ト
ランジスタのみでなるシフトレジスタよりも、電源線の
数を減らすことができる。

【００１９】

【実施例】〔実施例１〕 本発明を用いてモノリシック
型液晶ディスプレーを作製した例を説明する。図８には
本実施例のモノリシック型液晶ディスプレーのブロック
図を示す。液晶ディスプレーを構成する要素回路、すな
わち、シフトレジスタＸ（ソースドライバー用）および
Ｙ（ゲートドライバー用）、ソースドライバーのアナロ
グスイッチ、アナログバッファー等の回路、およびアク
ティブマトリクス回路に用いられるＴＦＴは全てＰチャ
ネル型である。図５には本実施例のシフトレジスタ（１
段）の回路図を示す。

【００２０】この回路においては電源線としては、
Ｖ_DD、Ｖ_SS、Ｖ_GGの３本が必要であり、この場合、Ｖ_DD
＞Ｖ_SSである。また、Ｖ_GGはＴＦＴの特性を考慮して最
適な値が決定され、好ましくは、Ｖ_SS程度、あるいは、
それ以下である。以下に、このようなモノリシック型液
晶ディスプレーの回路作製工程について図１を用いて説
明する。基板としては、コーニング社７０５９番もしく
はＮＨテクノグラス社ＮＡ３５もしくはＮＡ４５等の低
アルカリガラスあるいは無アルカリガラスを用いること
が望ましい。基板は、ＴＦＴ作製プロセスの加熱工程に
おいて収縮することを防止するために、適当な熱処理を
ほどこしておいてもよい。この基板１０１上に下地膜と
して、厚さ１００〜５００ｎｍ、例えば、２００ｎｍの
酸化珪素膜１０２を堆積した。

【００２１】さらに、厚さ３０〜１５０ｎｍ、例えば、
５０ｎｍのアモルファスシリコン膜を堆積し、５００〜
６００℃で熱アニール処理をおこなうことによって結晶
化させた。この際にはニッケル等の結晶化を助長する金
属元素を微量添加して、結晶化温度を低下せしめ、さら
に、熱アニール時間を短縮させてもよい。例えば、ニッ
ケルを１×１０¹⁸原子／ｃｍ³以上、混在させると、５
５０℃、４〜８時間で結晶化が完了した。結晶化工程の
後、レーザーもしくはそれと同等な強光を照射して、結
晶性を改善してもよい。

【００２２】もちろん、この結晶化工程はアモルファス
シリコン膜にレーザーもしくはそれと同等な強光を照射
する、いわゆる光アニールによって結晶化してもよい。
その後、結晶化したシリコン膜をエッチングして、島状
領域１０３、１０４、１０５を形成した。ここで、領域
１０３および１０４は周辺駆動回路（ソースドライバー
やゲートドライバー）を構成するＴＦＴに用いられ、ま
た、領域１０５はアクティブマトリクス回路を構成する
ＴＦＴに用いられる。そして、プラズマＣＶＤ法によっ
て厚さ１００〜１５０ｎｍ、例えば、１２０ｎｍの酸化
珪素膜１０６を堆積し、これをゲート絶縁膜とした。さ
らに、スパッタリング法によってアルミニウム膜を３０
０〜８００ｎｍ、例えば、５００ｎｍ堆積し、これをエ
ッチングして、ゲート電極１０７、１０８、１０９を形
成した。（図１（Ａ））

【００２３】その後、特開平５−１１４７２４もしくは
同５−２６７１６７と同じ条件で、電解溶液中でゲート
電極１０７〜１０９に電圧を印加し、ゲート電極の側面
および上面に陽極酸化物の被膜１１０、１１１、１１２
を形成した。陽極酸化物の厚さは１５０〜３００ｎｍ、
例えば、２００ｎｍとした。また、この厚さはシフトレ
ジスタに用いるＴＦＴやアナログバッファーに用いるＴ
ＦＴ、アクティブマトリクス回路に用いるＴＦＴ等、Ｔ
ＦＴの用途に応じて違えるようにしてもよかった。なぜ
ならば、陽極酸化物の厚さは特開平５−１１４７２４に
記述されているようにオフセット領域の幅を決定する要
因であり、オフセット幅の違いによってＴＦＴの特性が
異なるからである。（図１（Ｂ））

【００２４】そして、ゲート電極につながる配線を必要
に応じて分断した後、イオンドーピング法（プラズマド
ーピング法ともいう）によって全面にホウ素をドーピン
グした。ドーピング装置としては日新電機社製のものを
用いた。この際のドーズ量としては２×１０¹⁴〜５×１
０¹⁵原子／ｃｍ²、例えば、５×１０¹⁴原子／ｃｍ²とし
た。また、加速電圧は、ゲート絶縁膜を透過してシリコ
ン膜に注入される必要から、３０〜８０ｋＶ、例えば、
６５ｋＶとした。ドーピング後、全面にレーザー光を照
射して、ドーピングされたホウ素の活性化をおこなっ
た。レーザーとしてはＫｒＦもしくはＸｅＣｌエキシマ
ーレーザーを用いた。レーザーのエネルギー密度は１５
０〜３５０ｍＪ／ｃｍ²、例えば、２００ｍＪ／ｃｍ²と
した。この際、基板を２００〜４００℃に加熱すると、
レーザーのエネルギー密度を低下させる効果があった。
このようにして、シリコン領域１０３〜１０５にゲート
電極および陽極酸化物をマスクとして自己整合的にホウ
素の注入されたＰ型領域（ソース／ドレイン）１１３、
１１４、１１５が形成された。（図１（Ｃ））

【００２５】その後、層間絶縁物として、全面に厚さ３
００〜８００ｎｍ、例えば、５００ｎｍの酸化珪素膜も
しくは窒化珪素膜１１６を堆積した。さらに、スパッタ
リング法によって厚さ５０〜１５０ｎｍ、例えば、５０
ｎｍの透明導電被膜、例えば、インディウム錫酸化物被
膜（ＩＴＯ）を堆積した。そして、これをエッチングし
て、アクティブマトリクス回路領域（画素領域）に画素
電極１１７を形成した。（図１（Ｄ））その後は、各Ｔ
ＦＴのソース／ドレイン、および図示されていないがゲ
ート電極にコンタクトホールを形成し、窒化チタン膜と
アルミニウム膜の多層膜によって電極・配線１１８、１
１９、１２０、１２１、１２２を形成した。以上のよう
にして周辺駆動回路領域のＴＦＴ１２３、１２４（図５
参照）と画素領域のＴＦＴ１２５（図８参照）を形成し
た。これらのＴＦＴはいずれもＰチャネル型である。
（図１（Ｅ））

【００２６】〔実施例２〕 本発明を用いてモノリシッ
ク型液晶ディスプレーを作製した例を説明する。本実施
例のモノリシック型液晶ディスプレーのブロック図は実
施例１のもの（図８）と同じである。図６には本実施例
のシフトレジスタ（１段）の回路図を示す。本実施例で
は全てのＴＦＴをＰチャネル型とするが、エンハンスメ
ント型のＴＦＴ以外に負荷としてデプレッション型のＴ
ＦＴも用いることを特長とする。この回路においては電
源線としては、Ｖ_DD、Ｖ_SSの２本のみで良く、実施例１
のようにＶ_GGは不要である。そのため、回路の集積化と
いう点で好ましい。また、一般に動作速度も実施例１の
場合に比較すると速い。この場合も、Ｖ_DD＞Ｖ_SSであ
る。

【００２７】以下に、このようなモノリシック型液晶デ
ィスプレーの回路作製工程について図２を用いて説明す
る。基板として無アルカリガラスを用いた。この基板２
０１上に下地膜として、厚さ１００〜５００ｎｍ、例え
ば、２００ｎｍの酸化珪素膜２０２を堆積した。さら
に、厚さ３０〜１５０ｎｍ、例えば、５０ｎｍのホウ
素、燐等の導電性を付与する元素が可能な限り低濃度な
アモルファスシリコン膜２０３を堆積し、さらに、その
上に厚さ１００〜３００ｎｍ、例えば、２００ｎｍの酸
化珪素膜２０４を堆積した。そして、フォトレジスト２
０５でマスクした。酸化珪素膜２０４はホウ素イオンの
注入工程によって、アモルファスシリコン膜の表面が荒
れないようにするためである。

【００２８】そして、イオンドーピング法もしくはイオ
ン注入法（イオン・インプランテーション法）によっ
て、ホウ素をシリコン膜中に選択的に注入した。ここで
は、イオンドーピング法を用い、加速電圧６５ｋＶ、ド
ーズ量１×１０¹³〜２×１０¹⁴原子／ｃｍ²でホウ素を
注入し、弱いＰ型領域２０６を形成した。この領域には
デプレッション型ＴＦＴが形成される。（図２（Ａ））
その後、フォトレジストのマスク２０５および酸化珪素
膜２０４を除去し、熱アニール処理もしくはレーザー照
射等の処理によってアモルファスシリコン膜２０２を結
晶化させた。

【００２９】その後、結晶化したシリコン膜をエッチン
グして、島状領域２０７、２０８、２０９を形成した。
ここで、領域２０７および２０８は周辺駆動回路（ソー
スドライバーやゲートドライバー）を構成するＴＦＴに
用いられ、また、領域２０９はアクティブマトリクス回
路を構成するＴＦＴに用いられる。さらに、領域２０７
はデプレッション型ＴＦＴに、また、領域２０８、２０
９はエンハンスメント型ＴＦＴに用いられる。その後、
ゲート絶縁膜を堆積し、実施例１と同様に側面および上
面が陽極酸化物で被覆されたゲート電極２１０、２１
１、２１２を形成した。（図２（Ｂ））

【００３０】そして、ゲート電極につながる配線を必要
に応じて分断した後、イオンドーピング法によって全面
にホウ素をドーピングした。この際のドーズ量として
は、５×１０¹⁴原子／ｃｍ²とした。また、加速電圧は
６５ｋＶとした。ドーピング後、全面にレーザー光を照
射して、ドーピングされたホウ素の活性化をおこなっ
た。このようにして、シリコン領域２０７〜２０９にゲ
ート電極および陽極酸化物をマスクとして自己整合的に
ホウ素の注入されたＰ型領域（ソース／ドレイン）２１
３、２１４、２１５が形成された。（図２（Ｃ））その
後、層間絶縁物として、全面に厚さ、５００ｎｍの酸化
珪素膜もしくは窒化珪素膜２１６を堆積し、また、透明
導電被膜によって、アクティブマトリクス回路領域（画
素領域）に画素電極２１７を形成した。（図２（Ｄ））

【００３１】そして、各ＴＦＴのソース／ドレインゲー
ト電極・配線にコンタクトホールを形成し、窒化チタン
膜とアルミニウム膜の多層膜によって電極・配線２１
８、２１９、２２０、２２１、２２２を形成した。以上
のようにして周辺駆動回路領域のＴＦＴ２２３、２２４
（図６参照）と画素領域のＴＦＴ２２５を形成した。こ
れらのＴＦＴはいずれもＰチャネル型であるが、ＴＦＴ
２２３はチャネル形成領域が弱いＰ型であり、デプレッ
ション型のトランジスタである。一方、ＴＦＴ２２４と
２２５は、チャネル形成領域が真性もしくは実質的に真
性であり、エンハンスメント型のトランジスタである。
（図２（Ｅ））

【００３２】〔実施例３〕 本発明を用いてモノリシッ
ク型液晶ディスプレーを作製した例を説明する。本実施
例のモノリシック型液晶ディスプレーのブロック図は実
施例１のもの（図８）と同じである。図４には本実施例
のシフトレジスタ（１段）の回路図を示す。本実施例で
は全てのＴＦＴをＰチャネル型とするが、負荷として抵
抗を用いることを特長とする。この回路においても、実
施例２と同様に電源線としては、Ｖ_DD、Ｖ_SSの２本のみ
で良い。また、一般に動作速度も実施例１の場合に比較
すると速い。この場合も、Ｖ_DD＞Ｖ_SSである。このよう
な回路の断面図を図３に示す。これらの回路は実施例１
や実施例２で説明した集積回路作製技術を用いて作製さ
れる。ここでは、その詳細は省略する。

【００３３】図３（Ａ）において、領域３０１は抵抗で
あり、領域３０２は周辺駆動回路のＴＦＴ、領域３０３
は画素領域のＴＦＴである。抵抗３０１は真性シリコン
領域を抵抗として用いる。このような抵抗を形成するに
は図１に示されるＴＦＴ１２３に対してソース／ドレイ
ンを形成するためのドーピングをおこなった後、そのゲ
ート電極を除去すればよい。しかしながら、この場合に
は真性シリコンを抵抗として用いるため、概して抵抗値
が大きく、通常１ＭΩ以上となる。このため、回路の動
作速度が遅いという問題がある。

【００３４】図３（Ｂ）において、領域３０４は抵抗で
あり、領域３０５は周辺駆動回路のＴＦＴ、領域３０６
は画素領域のＴＦＴである。抵抗３０４は弱いＰ型のシ
リコン領域を抵抗として用いる。このような抵抗を形成
するには図２に示されるＴＦＴ２２３に対してソース／
ドレインを形成するためのドーピングをおこなった後、
そのゲート電極を除去すればよい。この場合には弱いＰ
型シリコンを抵抗として用いるため、通常１００ｋΩ程
度となる。

【００３５】図３（Ｃ）において、領域３０７は抵抗で
あり、領域３０８は周辺駆動回路のＴＦＴ、領域３０９
は画素領域のＴＦＴである。抵抗３０７はＰ型シリコン
領域を抵抗として用いる。このような抵抗を形成するに
は図１に示されるＴＦＴ１２３を形成する工程の途中で
ゲート電極を除去し、その後にホウ素のドーピングをお
こなえばよい。しかしながら、この場合にはＰ型シリコ
ンを抵抗として用いるため、概して抵抗値が小さく、通
常１０ｋΩ以下となる。このため、回路の消費電力が多
いという問題がある。

【００３６】また、図３（Ｃ）の構造を形成するには、
ゲート電極形成・陽極酸化の工程（例えば、図１
（Ｂ））と、ホウ素ドーピングの工程（図１（Ｃ））の
間に、ゲート電極につながる配線を分断する工程がある
ので、そのときに同時におこなえばよい。しかし、図３
（Ａ）および（Ｂ）の構造を形成するには、ドーピング
後にゲート電極を除去しなければならず、フォトリソグ
ラフィーの工程が１つ増えることとなる。

【００３７】〔実施例４〕 以上の実施例１〜３はモノ
リシック型アクティブマトリクス液晶ディスプレーのみ
に関するものであった。もちろん、このようにし形成さ
れたアクティブマトリクス液晶ディスプレーを用いてよ
り高度なシステムを構築することができる。図９にはそ
のようなシステムのブロック図を示す。

【００３８】図９の例は、一対の基板間に液晶を挟持し
た構成を有する液晶ディスプレーの少なくとも一方の基
板上に、通常のコンピュータのメインボードに取り付け
られている半導体チップを固定することによって、小型
化、軽量化、薄型化をおこなった例である。特に、アク
ティブマトリクス回路を有する基板にこれらのチップを
取り付ける。本発明ではアクティブマトリクス回路およ
びその周辺駆動回路にＰチャネル型ＴＦＴのみを用いる
ので、通常のＣＭＯＳ型の周辺駆動回路を用いた場合に
比較して消費電力が大きくなるという欠点があった。そ
のため、このようなシステムでは液晶ディスプレーパネ
ル以外のチップはＣＭＯＳ化されたチップを用いて、消
費電力を下げることが必要である。アクティブマトリク
ス回路を有する基板は本発明のモノリシック型アクティ
ブマトリクス回路を有する。

【００３９】以下、図９について説明する。基板１５は
液晶ディスプレーの基板でもあり、その上にはＴＦＴ
（１１）、画素電極１２、補助容量１３を具備する画素
が多数形成されたアクティブマトリクス回路１４と、そ
れを駆動するためのＸデコーダー／ドライバー、Ｙデコ
ーダー／ドライバー、ＸＹ分岐回路がＴＦＴによって形
成されている。

【００４０】しかしながら、本発明では基板１５上に、
さらに他のチップを取り付ける。そして、これらのチッ
プはワイヤボンディング法、ＣＯＧ（チップ・オン・グ
ラス）法等の手段によって、基板１５上の回路に接続さ
れる。図９において、補正メモリー、メモリー、ＣＰ
Ｕ、入力ポートは、このようにして取り付けられたチッ
プであり、この他にも様々なチップを取り付けてもよ
い。

【００４１】図９において、入力ポートとは、外部から
入力された信号を読み取り、画像用信号に変換する回路
である。補正メモリーは、アクティブマトリクスパネル
の特性に合わせて入力信号等を補正するためのパネルに
固有のメモリーのことである。特に、この補正メモリー
は、各画素固有の情報を不揮発性メモリーとして有し、
個別に補正するためのものである。すなわち、電気光学
装置の画素に点欠陥のある場合には、その点の周囲の画
素にそれに合わせて補正した信号を送り、点欠陥をカバ
ーし、欠陥を目立たなくする。または、画素が周囲の画
素に比べて暗い場合には、その画素により大きな信号を
送って、周囲の画素と同じ明るさとなるようにするもの
である。画素の欠陥情報はパネルごとに異なるので、補
正メモリーに蓄積されている情報はパネルごとに異な
る。

【００４２】ＣＰＵとメモリーは通常のコンピュータの
ものとその機能は同様で、特にメモリーは各画素に対応
した画像メモリーをＲＡＭとして持っている。これらの
チップはいずれもＣＭＯＳ型のものである。

【００４３】本発明の具体的な構成の例を図１０に示
す。基板２０に対向して基板１９が設けられ、その間に
は液晶が挟持されている。また、基板２０には、アクテ
ィブマトリクス回路２１と、それを駆動するための周辺
駆動回路２２、２３、２４がＴＦＴを用いて構成されて
いる。そして、これらの回路の形成された面に、メイン
メモリーチップ２６、ＭＰＵ（マイクロ演算回路）２
７、補正メモリー２８を接着し、各チップを基板２０上
の回路と接続した。例えば、ＣＯＧ（チップ・オン・グ
ラス）法によってチップを接続する場合には、基板２０
上には、図１０の２９に示すような配線が、固定部分２
５に形成された。

【００４４】具体的な接点の形状としては、図１１ある
いは図１２に示されるものを用いた。図１１の方法で
は、基板３０上の配線３１とチップ３２の電極部３３に
設けられた導電性の突起物（バンプ）３４とを接触さ
せ、基板３０とチップ３２間を有機樹脂３５で固定し
た。バンプとしては、無電界メッキによって形成した金
を用いればよい。

【００４５】図１２の方法では、基板４０とチップ４２
の間に導電性の粒子（例えば、金の粒子）４４を分散さ
せた有機樹脂によって基板とチップを接着し、基板４０
上の配線４１とチップ４２の電極部４３の間に存在した
導電性粒子４４との接触によって、回路の接続をおこな
った。接着に使用した有機樹脂としては、光硬化性もし
くは熱硬化性のもの、あるいは自然硬化性のものを用い
た。なお、液晶ディスプレーへの液晶の注入は、チップ
を接着してからでもよい。

【００４６】このような工程を経て、液晶ディスプレー
基板にＣＰＵ、メモリーまでもが形成され、１枚の基板
で簡単なパーソナルコンピュータのような電子装置を構
成することができた。また、チップの接続法に関して
は、公知のワイヤボンディング法によってもよい。実施
例１乃至実施例４では、モノリシック型アクティブマト
リクス装置の信頼性を向上させることができた。その他
に通常のＣＭＯＳ回路を用いてアクティブマトリクス装
置を形成する場合に比較して、プロセスの簡略化の効果
もある。例えば、実施例１においては、ＣＭＯＳを形成
する場合に比較して、異種不純物ドーピングのためのフ
ォトリソグラフィー工程およびＮ型不純物注入工程が省
略されている。 もっとも、実施例２においては、弱いＰ
型領域を形成するために、フォトリソグラフィー工程と
ドーピング工程がそれぞれ１回必要であるので、通常の
ＣＭＯＳを形成する場合と同じだけの工程が必要であ
る。しかしながら、ドーピングのマスクとして、フォト
レジスト等を用い、かつ、高いドーズ量のイオンをドー
ピングした場合には、フォトレジストが炭化して除去す
ることが難しく、通常、長時間のアッシング（灰化）工
程が必要となったのであるが、実施例２の場合には、ド
ーズ量自体が小さい上、酸化珪素膜２０４（図２）をエ
ッチングすることによって、フォトレジスト２０５をリ
フトオフ法によって除去できる。このため、通常のＣＭ
ＯＳ工程に比較すると、ドーピング後のフォトレジスト
マスクの除去工程が容易である。

【００４７】

【発明の効果】本発明は、同一基板上に、アクティブマ
トリクス回路と、アクティブマトリクス回路を駆動する
シフトレジスタとを有し、前記基板上に形成された薄膜
トランジスタは、全てＰチャネル型であるとしたアクテ
ィブマトリクス装置である。 Ｐチャネル型の薄膜トラン
ジスタでは、特性の劣化が深刻な問題とならないので、
アクティブマトリクス装置の信頼性を向上させることが
できる。 本発明は、シフトレジスタを構成するＰチャネ
ル型の薄膜トランジスタとして 、エンハンスメント型の
薄膜トランジスタとディプレッション型の薄膜トランジ
スタの両方を用いることにより、エンハンストメント型
の薄膜トランジスタのみでなるシフトレジスタよりも電
源線の数を少なくできるので、シフトレジスタの回路を
集積化することができる。また、シフトレジスタの動作
速度を速くすることができる。 また本発明は、シフトレ
ジスタをエンハンスメント型の薄膜トランジスタと抵抗
により構成することにより、エンハンストメント型の薄
膜トランジスタのみでなるシフトレジスタよりも、電源
線の数を減らすことができるので、シフトレジスタの回
路を集積化することができると共に、シフトレジスタの
動作速度を速くすることができる。更に、抵抗の抵抗値
を適当に定めることによって、消費電力と動作速度のバ
ランスがとれたシフトレジスタが得られる。

【００４８】このように本発明は工業上、有益である。

【図面の簡単な説明】

【図１】 実施例１の集積回路作製工程断面の概要を示
す。

【図２】 実施例２の集積回路作製工程断面の概要を示
す。

【図３】 実施例３の集積回路断面の概要を示す。

【図４】 実施例３の集積回路に用いられるシフトレジ
スタの回路図を示す。

【図５】 実施例１の集積回路に用いられるシフトレジ
スタの回路図を示す。

【図６】 実施例２の集積回路に用いられるシフトレジ
スタの回路図を示す。

【図７】 従来のＮチャネル型ＴＦＴの劣化について説
明する。

【図８】 本発明のモノリシック型液晶ディスプレーブ
ロック図を示す。

【図９】 実施例４のシステムのブロック図を示す。

【図１０】 実施例４の構成を示す。

【図１１】 実施例４におけるＣＯＧ法の構成例を示
す。

【図１２】 実施例４におけるＣＯＧ法の構成例を示
す。

【符号の説明】

１０１・・・・・・基板 １０２・・・・・・下地膜 １０３、１０４・・島状シリコン領域（周辺駆動回路
用） １０５・・・・・・島状シリコン領域（画素回路用） １０６・・・・・・ゲート絶縁膜 １０７、１０８・・ゲート電極（周辺駆動回路用） １０９・・・・・・ゲート電極（画素回路用） １１０〜１１２・・陽極酸化物被膜 １１３〜１１５・・Ｐ型領域 １１６・・・・・・層間絶縁物 １１７・・・・・・画素電極 １１８〜１２２・・電極・配線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 27/108 H01L 21/8242 G02F 1/1368

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】同一基板上に、 マトリクス状に配置された、薄膜トランジスタを用いた
   画素と、 前記画素を駆動する、薄膜トランジスタを用いたシフト
   レジスタと、 を有し、 前記基板上に形成された薄膜トランジスタは 全てＰチャ
   ネル型であり、前記シフトレジスタの薄膜トランジスタは エンハンスメ
   ント型の薄膜トランジスタおよびディプレッション型の
   薄膜トランジスタであり、 前記画素の薄膜トランジスタはエンハンスメント型の薄
   膜トランジスタであることを特徴とするアクティブマト
   リクス装置。
2. 【請求項２】同一基板上に、 マトリクス状に配置された、薄膜トランジスタを用いた
   画素と、 前記画素を駆動する、薄膜トランジスタと抵抗を用いた
   シフトレジスタと、 を有し、 前記基板上に形成された薄膜トランジスタは 全てＰチャ
   ネル型であり、前記シフトレジスタの薄膜トランジスタは エンハンスメ
   ント型の薄膜トランジスタであり、 前記画素の薄膜トランジスタはエンハンスメント型の薄
   膜トランジスタであることを特徴とするアクティブマト
   リクス装置。
3. 【請求項３】請求項２において、 前記抵抗は、前記画素および前記シフトレジスタの薄膜
   トランジスタの活性層となる島状薄膜半導体と同時にパ
   ターニングされる島状薄膜半導体を用いて形成されるこ
   とを特徴とするアクティブマトリクス装置。
4. 【請求項４】請求項３において、 前記島状薄膜半導体は、前記画素および前記シフトレジ
   スタの薄膜トランジスタのソースおよびドレインと同じ
   濃度で、Ｐ型を付与する不純物元素を含むことを特徴と
   するアクティブマトリクス装置。
5. 【請求項５】請求項３において、 前記島状薄膜半導体は、前記画素および前記シフトレジ
   スタの薄膜トランジスタのソースおよびドレインと同じ
   濃度で、Ｐ型を付与する不純物元素を含む領域と、前記
   領域より低い濃度でＰ型を付与する不純物元素を含む領
   域とによりなることを特徴とするアクティブマトリクス
   装置。
6. 【請求項６】請求項１乃至請求項５のいずれか一におい
   て、 前記画素は、画素電極を有し、 前記画素の薄膜トランジスタのソースまたはドレインと
   接する電極と、前記画素電極とは、同じ絶縁膜の表面に
   接するように配置され、且つ前記電極は、前記画素電極
   と接していることを特徴とするアクティブマトリクス装
   置。
7. 【請求項７】同一基板上に、 薄膜トランジスタを用いたＤＲＡＭと、 前記ＤＲＡＭを駆動する、薄膜トランジスタを用いたシ
   フトレジスタと、 を有し、 前記基板上に形成された薄膜トランジスタは 全てＰチャ
   ネル型であり、前記シフトレジスタの薄膜トランジスタは エンハンスメ
   ント型の薄膜トランジスタおよびディプレッション型の
   薄膜トランジスタであり、 前記ＤＲＡＭの薄膜トランジスタはエンハンスメント型
   の薄膜トランジスタであることを特徴とするアクティブ
   マトリクス装置。
8. 【請求項８】同一基板上に、 薄膜トランジスタを用いたＤＲＡＭと、 前記ＤＲＡＭを駆動する、薄膜トランジスタと抵抗を用
   いたシフトレジスタと、 を有し、 前記基板上に形成された薄膜トランジスタは 全てＰチャ
   ネル型であり、前記シフトレジスタの薄膜トランジスタは エンハンスメ
   ント型の薄膜トランジスタであり、 前記ＤＲＡＭの薄膜トランジスタはエンハンスメント型
   の薄膜トランジスタであることを特徴とするアクティブ
   マトリクス装置。
9. 【請求項９】請求項８において、 前記抵抗は、前記ＤＲＡＭおよび前記シフトレジスタの
   薄膜トランジスタの活性層となる島状薄膜半導体と同時
   にパターニングされる島状薄膜半導体を用いて形成され
   ることを特徴とするアクティブマトリクス装置。
10. 【請求項１０】請求項９において、 前記島状薄膜半導体は、前記ＤＲＡＭおよび前記シフト
    レジスタの薄膜トランジスタのソースおよびドレインと
    同じ濃度で、Ｐ型を付与する不純物元素を含むことを特
    徴とするアクティブマトリクス装置。
11. 【請求項１１】請求項９において、 前記島状薄膜半導体は、前記ＤＲＡＭおよび前記シフト
    レジスタの薄膜トランジスタのソースおよびドレインと
    同じ濃度で、Ｐ型を付与する不純物元素を含む領域と、
    前記領域より低い濃度でＰ型を付与する不純物元素を含
    む領域とによりなることを特徴とするアクティブマトリ
    クス装置。
12. 【請求項１２】請求項１乃至請求項１１のいずれか一に
    記載のアクティブマトリクス装置を用いたことを特徴と
    する電子装置。
13. 【請求項１３】請求項１乃至請求項１１のいずれか一に
    記載のアクティブマトリクス装置にＣＭＯＳ型の半導体
    チップが接続されたことを特徴とする電子装置。