JPH10200348A - 増幅回路 - Google Patents
増幅回路Info
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- JPH10200348A JPH10200348A JP9283425A JP28342597A JPH10200348A JP H10200348 A JPH10200348 A JP H10200348A JP 9283425 A JP9283425 A JP 9283425A JP 28342597 A JP28342597 A JP 28342597A JP H10200348 A JPH10200348 A JP H10200348A
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- 238000010586 diagram Methods 0.000 description 25
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 description 9
- 101100263704 Arabidopsis thaliana VIN3 gene Proteins 0.000 description 8
- 241000750042 Vini Species 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- -1 that is Proteins 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/261—Amplifier which being suitable for instrumentation applications
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 オフセットの影響が少なく、ダイナミックレ
ンジを広くする。 【解決手段】 ソースが電源VSに共通に接続され特性
が同一のMOSトランジスタM1、M2と、負入力端子
がトランジスタM1のドレインに、正入力端子がトラン
ジスタM2のドレインに接続されるオペアンプOP1
と、一方の入力端子がトランジスタM2のドレインに、
他方が電源VDに接続されるOP2と、トランジスタM
1のドレインとオペアンプOP1の出力端子間に設けら
れる抵抗回路R1と、トランジスタM2のドレインと電
源VC間に設けられ、抵抗回路R1と同じ抵抗値の抵抗
回路R2と、トランジスタM1のドレインに負荷電流を
供給する負荷回路R3と、トランジスタM2のドレイン
に同じ値の負荷電流を供給する負荷回路R4を備え、ト
ランジスタM2のドレイン電圧が電源VCに等しくなる
ようにオペアンプOP2の出力で前記負荷回路を流れる
負荷電流を制御する。
ンジを広くする。 【解決手段】 ソースが電源VSに共通に接続され特性
が同一のMOSトランジスタM1、M2と、負入力端子
がトランジスタM1のドレインに、正入力端子がトラン
ジスタM2のドレインに接続されるオペアンプOP1
と、一方の入力端子がトランジスタM2のドレインに、
他方が電源VDに接続されるOP2と、トランジスタM
1のドレインとオペアンプOP1の出力端子間に設けら
れる抵抗回路R1と、トランジスタM2のドレインと電
源VC間に設けられ、抵抗回路R1と同じ抵抗値の抵抗
回路R2と、トランジスタM1のドレインに負荷電流を
供給する負荷回路R3と、トランジスタM2のドレイン
に同じ値の負荷電流を供給する負荷回路R4を備え、ト
ランジスタM2のドレイン電圧が電源VCに等しくなる
ようにオペアンプOP2の出力で前記負荷回路を流れる
負荷電流を制御する。
Description
【0001】
【発明の属する技術分野】本発明はMOSトランジスタ
から構成される増幅回路に関するもので特にインスツル
メンテーションアンプとして使用されるものである。
から構成される増幅回路に関するもので特にインスツル
メンテーションアンプとして使用されるものである。
【0002】
【従来の技術】MOSトランジスタから構成される従来
のインスツルメンテーションアンプ回路(以下、単に増
幅回路ともいう)の構成を図25に示す。この増幅回路
は2個のNチャネルMOSトランジスタM1、M2と、
3個のオペアンプOP1、OP2、OP3を有してい
る。トランジスタM1、M2のソースは共通に接続され
て電源電圧VSが印加される。トランジスタM1のドレ
インはオペアンプOP1の負入力端子に接続され、トラ
ンジスタM2のドレインはオペアンプOP2の負入力端
子に接続される。そしてオペアンプOP1、OP2の正
入力端子は共通に接続されて電圧VDが印加される。ま
た、オペアンプOP1の負入力端子とオペアンプOP1
の出力端子は抵抗R1を介して接続され、オペアンプO
P2の負入力端子とオペアンプOP2の出力端子は、抵
抗R2を介して接続される。
のインスツルメンテーションアンプ回路(以下、単に増
幅回路ともいう)の構成を図25に示す。この増幅回路
は2個のNチャネルMOSトランジスタM1、M2と、
3個のオペアンプOP1、OP2、OP3を有してい
る。トランジスタM1、M2のソースは共通に接続され
て電源電圧VSが印加される。トランジスタM1のドレ
インはオペアンプOP1の負入力端子に接続され、トラ
ンジスタM2のドレインはオペアンプOP2の負入力端
子に接続される。そしてオペアンプOP1、OP2の正
入力端子は共通に接続されて電圧VDが印加される。ま
た、オペアンプOP1の負入力端子とオペアンプOP1
の出力端子は抵抗R1を介して接続され、オペアンプO
P2の負入力端子とオペアンプOP2の出力端子は、抵
抗R2を介して接続される。
【0003】オペアンプOP1の出力端子は抵抗R3を
介してオペアンプOP3の負入力端子に接続され、オペ
アンプOP2の出力端子は抵抗R4を介してオペアンプ
OP3の正入力端子に接続されている。そしてオペアン
プOP3の負入力端子と出力端子は抵抗R5を介して接
続される。またオペアンプOP3の正入力端子は抵抗R
6を介して電源電圧VCが印加される。
介してオペアンプOP3の負入力端子に接続され、オペ
アンプOP2の出力端子は抵抗R4を介してオペアンプ
OP3の正入力端子に接続されている。そしてオペアン
プOP3の負入力端子と出力端子は抵抗R5を介して接
続される。またオペアンプOP3の正入力端子は抵抗R
6を介して電源電圧VCが印加される。
【0004】この従来の増幅回路においては、トランジ
スタM1、M2のゲートに差動入力IN1、IN2が各
々入力され、オペアンプOP3の出力端子から出力VO
UTが取り出される。
スタM1、M2のゲートに差動入力IN1、IN2が各
々入力され、オペアンプOP3の出力端子から出力VO
UTが取り出される。
【0005】
【発明が解決しようとする課題】次にこの従来の増幅回
路の動作を説明する。
路の動作を説明する。
【0006】トランジスタM1,M2は三極管動作をす
るものとすると仮定する。トランジスタM1、M2を流
れる電流I1,I2は、トランジスタM1、M2のドレ
イン電圧をVD1、VD2、ゲート電圧をVIN1、V
IN2、ソース電圧をVSとし、これらのトランジスタ
M1、M2のしきい値電圧をVTとするとすれば次式の
ように表せる。
るものとすると仮定する。トランジスタM1、M2を流
れる電流I1,I2は、トランジスタM1、M2のドレ
イン電圧をVD1、VD2、ゲート電圧をVIN1、V
IN2、ソース電圧をVSとし、これらのトランジスタ
M1、M2のしきい値電圧をVTとするとすれば次式の
ように表せる。
【0007】
【数1】 ここで Kn=μ・COX・W/(2・L) 但し、μは移動度、COXはゲート酸化膜の単位面積当た
りの容量、WおよびLはトランジスタのゲート幅および
ゲート長を表す。
りの容量、WおよびLはトランジスタのゲート幅および
ゲート長を表す。
【0008】オペアンプOP1、OP2のオフセット電
圧をVF1、VF2とすると、 VD1=VD+VF1 ……(3) VD2=VD+VF2 ……(4) とおける。(3),(4)式を(1),(2)式に代入
すると、
圧をVF1、VF2とすると、 VD1=VD+VF1 ……(3) VD2=VD+VF2 ……(4) とおける。(3),(4)式を(1),(2)式に代入
すると、
【数2】 となる。(7)式の第1項は差動入力電圧に比例した差
電流である。第2項は誤差電流であり、入力電圧に比例
して増加することがわかる。出力電圧VOUTは差電流
I1−I2に比例するため、誤差電流が増加すると出力
電圧の誤差も増加する。
電流である。第2項は誤差電流であり、入力電圧に比例
して増加することがわかる。出力電圧VOUTは差電流
I1−I2に比例するため、誤差電流が増加すると出力
電圧の誤差も増加する。
【0009】VF1=VF2であれば(7)式の第二項
は0になり、誤差はなくなるが、最悪の場合VF1=V
F2となる可能性もある。オフセットの小さいオペアン
プを使うことは可能であるが、この場合オペアンプの構
造が複雑になるという問題がある。また単出力の差動増
幅器が必要な場合は図25に示すように最終段にオペア
ンプOP3と抵抗R3,R4,R5,R6が必要とな
り、ここでもオフセットによる誤差や、抵抗のバラツキ
による誤差が入る可能性がある。
は0になり、誤差はなくなるが、最悪の場合VF1=V
F2となる可能性もある。オフセットの小さいオペアン
プを使うことは可能であるが、この場合オペアンプの構
造が複雑になるという問題がある。また単出力の差動増
幅器が必要な場合は図25に示すように最終段にオペア
ンプOP3と抵抗R3,R4,R5,R6が必要とな
り、ここでもオフセットによる誤差や、抵抗のバラツキ
による誤差が入る可能性がある。
【0010】またオペアンプOP1、OP2の出力電圧
V1、V2は次式で表せる。
V1、V2は次式で表せる。
【0011】
【数3】
【0012】(8)、(9)式からV1、V2は入力電
圧に比例して増加することが分かる。これによりV1、
V2は、入力電圧の中心電圧に比例して増加するため、
入力電圧の中心値(コモンモード)が大きく変動する場
合には、V1、V2の変動範囲は電源電圧範囲を越えて
しまうすなわち、入力のダイナミックレンジが狭くなる
という問題が生じる。
圧に比例して増加することが分かる。これによりV1、
V2は、入力電圧の中心電圧に比例して増加するため、
入力電圧の中心値(コモンモード)が大きく変動する場
合には、V1、V2の変動範囲は電源電圧範囲を越えて
しまうすなわち、入力のダイナミックレンジが狭くなる
という問題が生じる。
【0013】本発明は上記事情を考慮してなされたもの
であって、オペアンプのオフセットの影響が少なく、か
つダイナミックレンジが可及的に広い増幅回路を提供す
ることを目的とする。
であって、オペアンプのオフセットの影響が少なく、か
つダイナミックレンジが可及的に広い増幅回路を提供す
ることを目的とする。
【0014】
【課題を解決するための手段】本発明による増幅回路の
第1の態様は、ソースが第1の電源に共通に接続される
特性が同一の第1導電型の第1および第2のMOSトラ
ンジスタと、負入力端子が前記第1のMOSトランジス
タのドレインに接続され、正入力端子が前記第2のMO
Sトランジスタのドレインに接続される第1のオペアン
プと、2つの入力端子を有し、一方の入力端子が前記第
2のMOSトランジスタのドレインに接続され、他方の
入力端子が第2の電源に接続される第2のオペアンプ
と、前記第1のMOSトランジスタのドレインと前記第
1のオペアンプの出力端子との間に設けられる第1の抵
抗回路と、前記第2のMOSトランジスタのドレインと
第3の電源との間に設けられる前記第1の抵抗回路と同
じ抵抗値を有する第2の抵抗回路と、前記第1のMOS
トランジスタのドレインに負荷電流を供給する第1の負
荷回路と、前記第2のMOSトランジスタのドレインに
前記負荷電流と同じ値の負荷電流を供給する第2の負荷
回路と、を備え、前記第2のMOSトランジスタのドレ
イン電圧が前記第2の電源の電圧に等しくなるように前
記第2のオペアンプの出力で前記第1および第2の負荷
回路を流れる負荷電流を制御することを特徴とする。
第1の態様は、ソースが第1の電源に共通に接続される
特性が同一の第1導電型の第1および第2のMOSトラ
ンジスタと、負入力端子が前記第1のMOSトランジス
タのドレインに接続され、正入力端子が前記第2のMO
Sトランジスタのドレインに接続される第1のオペアン
プと、2つの入力端子を有し、一方の入力端子が前記第
2のMOSトランジスタのドレインに接続され、他方の
入力端子が第2の電源に接続される第2のオペアンプ
と、前記第1のMOSトランジスタのドレインと前記第
1のオペアンプの出力端子との間に設けられる第1の抵
抗回路と、前記第2のMOSトランジスタのドレインと
第3の電源との間に設けられる前記第1の抵抗回路と同
じ抵抗値を有する第2の抵抗回路と、前記第1のMOS
トランジスタのドレインに負荷電流を供給する第1の負
荷回路と、前記第2のMOSトランジスタのドレインに
前記負荷電流と同じ値の負荷電流を供給する第2の負荷
回路と、を備え、前記第2のMOSトランジスタのドレ
イン電圧が前記第2の電源の電圧に等しくなるように前
記第2のオペアンプの出力で前記第1および第2の負荷
回路を流れる負荷電流を制御することを特徴とする。
【0015】また本発明による増幅回路の第2の態様
は、第1の態様の増幅回路において、前記第1の負荷回
路は一端が前記第1のMOSトランジスタのドレインに
接続され、他端が前記第2のオペアンプの出力端子に接
続される第1の抵抗素子からなり、前記第2の負荷回路
は一端が前記第2のMOSトランジスタのドレインに接
続され、他端が前記第2のオペアンプの出力端子に接続
され、前記第1の抵抗素子と同じ抵抗値を有する第2の
抵抗素子であることを特徴とする。
は、第1の態様の増幅回路において、前記第1の負荷回
路は一端が前記第1のMOSトランジスタのドレインに
接続され、他端が前記第2のオペアンプの出力端子に接
続される第1の抵抗素子からなり、前記第2の負荷回路
は一端が前記第2のMOSトランジスタのドレインに接
続され、他端が前記第2のオペアンプの出力端子に接続
され、前記第1の抵抗素子と同じ抵抗値を有する第2の
抵抗素子であることを特徴とする。
【0016】また本発明による増幅回路の第3の態様
は、第1の態様の増幅回路において、前記第1の負荷回
路は、ドレインが前記第1のMOSトランジスタのドレ
インに接続され、ゲートが前記第2のオペアンプの出力
端子に接続され、ソースが第4の電源に接続される、前
記第1導電型と異なる第2導電型の第3のMOSトラン
ジスタからなり、前記第2の負荷回路は、ドレインが前
記第2のMOSトランジスタのドレインに接続され、ゲ
ートが前記第2のオペアンプの出力端子に接続され、ソ
ースが前記第4の電源に接続される第2導電型の前記第
3のMOSトランジスタと同じ特性を有する第4のMO
Sトランジスタからなることを特徴とする。
は、第1の態様の増幅回路において、前記第1の負荷回
路は、ドレインが前記第1のMOSトランジスタのドレ
インに接続され、ゲートが前記第2のオペアンプの出力
端子に接続され、ソースが第4の電源に接続される、前
記第1導電型と異なる第2導電型の第3のMOSトラン
ジスタからなり、前記第2の負荷回路は、ドレインが前
記第2のMOSトランジスタのドレインに接続され、ゲ
ートが前記第2のオペアンプの出力端子に接続され、ソ
ースが前記第4の電源に接続される第2導電型の前記第
3のMOSトランジスタと同じ特性を有する第4のMO
Sトランジスタからなることを特徴とする。
【0017】また本発明による増幅回路の第4の態様
は、ソースが第1の電源に共通に接続される特性が同一
の第1導電型の第1および第2のMOSトランジスタ
と、負入力端子が前記第1のMOSトランジスタのドレ
インに接続され、正入力端子が前記第2のMOSトラン
ジスタのドレインに接続される第1のオペアンプと、負
入力端子が前記第2のMOSトランジスタのドレインに
接続され、正入力端子が第2の電源に接続される第2の
オペアンプと、前記第1のMOSトランジスタのドレイ
ンと前記第1のオペアンプの出力端子との間に設けられ
る第1の抵抗回路と、前記第2のMOSトランジスタの
ドレインと第2のオペアンプの出力端子との間に設けら
れ前記第1の抵抗回路と同じ抵抗値を有する第2の抵抗
回路と、前記第1のMOSトランジスタのドレインに接
続され、前記第1のMOSトランジスタのドレインに負
荷電流を供給する第1の負荷回路と、前記第2のMOS
トランジスタのドレインに接続され、前記第2のMOS
トランジスタのドレインに前記負荷電流と等しい負荷電
流を供給する第2の負荷回路を備え、前記第1、第2の
オペアンプの出力を差動出力とし、前記差動出力で前記
第1、第2の負荷回路を流れる負荷電流を制御すること
を特徴とする。
は、ソースが第1の電源に共通に接続される特性が同一
の第1導電型の第1および第2のMOSトランジスタ
と、負入力端子が前記第1のMOSトランジスタのドレ
インに接続され、正入力端子が前記第2のMOSトラン
ジスタのドレインに接続される第1のオペアンプと、負
入力端子が前記第2のMOSトランジスタのドレインに
接続され、正入力端子が第2の電源に接続される第2の
オペアンプと、前記第1のMOSトランジスタのドレイ
ンと前記第1のオペアンプの出力端子との間に設けられ
る第1の抵抗回路と、前記第2のMOSトランジスタの
ドレインと第2のオペアンプの出力端子との間に設けら
れ前記第1の抵抗回路と同じ抵抗値を有する第2の抵抗
回路と、前記第1のMOSトランジスタのドレインに接
続され、前記第1のMOSトランジスタのドレインに負
荷電流を供給する第1の負荷回路と、前記第2のMOS
トランジスタのドレインに接続され、前記第2のMOS
トランジスタのドレインに前記負荷電流と等しい負荷電
流を供給する第2の負荷回路を備え、前記第1、第2の
オペアンプの出力を差動出力とし、前記差動出力で前記
第1、第2の負荷回路を流れる負荷電流を制御すること
を特徴とする。
【0018】また本発明による増幅回路の第5の態様
は、第1乃至第4のいずれかの態様の増幅回路におい
て、前記第1のMOSトランジスタに並列に接続される
第1導電型の第5のMOSトランジスタと、前記第2の
MOSトランジスタに並列に接続される前記第5のMO
Sトランジスタと同じ特性を有する第1導電型の第6の
MOSトランジスタと、を備えていることを特徴とす
る。
は、第1乃至第4のいずれかの態様の増幅回路におい
て、前記第1のMOSトランジスタに並列に接続される
第1導電型の第5のMOSトランジスタと、前記第2の
MOSトランジスタに並列に接続される前記第5のMO
Sトランジスタと同じ特性を有する第1導電型の第6の
MOSトランジスタと、を備えていることを特徴とす
る。
【0019】また本発明による増幅回路の第6の態様
は、第5の態様の増幅回路において、前記第5、第6の
MOSトランジスタのゲートに出力電圧の分圧電圧を印
加したことを特徴とする。
は、第5の態様の増幅回路において、前記第5、第6の
MOSトランジスタのゲートに出力電圧の分圧電圧を印
加したことを特徴とする。
【0020】また本発明による増幅回路の第7の態様
は、第6の態様の増幅回路において、前記第1、第2の
抵抗回路を省略したことを特徴とする。
は、第6の態様の増幅回路において、前記第1、第2の
抵抗回路を省略したことを特徴とする。
【0021】また本発明による増幅回路の第8の態様
は、第1乃至第6のいずれかの態様の増幅回路におい
て、前記第1および第2の抵抗回路はMRC(Mos Resi
stive Circuit )から構成されることを特徴とする。
は、第1乃至第6のいずれかの態様の増幅回路におい
て、前記第1および第2の抵抗回路はMRC(Mos Resi
stive Circuit )から構成されることを特徴とする。
【0022】また本発明による増幅回路の第9の態様
は、第1乃至第4のいずれかの態様の増幅回路におい
て、ソースが第5の電源に接続され、ドレインが前記第
1のMOSトランジスタのドレインに接続される第1導
電型の第5のMOSトランジスタと、ソースが前記第5
の電源に接続され、ドレインが前記第2のMOSトラン
ジスタのドレインに接続される、前記第5のMOSトラ
ンジスタと特性が同一の第1導電型の第6のMOSトラ
ンジスタと、を更に備えていることを特徴とする。
は、第1乃至第4のいずれかの態様の増幅回路におい
て、ソースが第5の電源に接続され、ドレインが前記第
1のMOSトランジスタのドレインに接続される第1導
電型の第5のMOSトランジスタと、ソースが前記第5
の電源に接続され、ドレインが前記第2のMOSトラン
ジスタのドレインに接続される、前記第5のMOSトラ
ンジスタと特性が同一の第1導電型の第6のMOSトラ
ンジスタと、を更に備えていることを特徴とする。
【0023】また本発明による増幅回路の第10の態様
は、第9の態様の増幅回路において、前記第1および第
2の抵抗回路の代わりに設けられ、前記第1のオペアン
プの出力と前記第3の電源との間の電圧を分圧回路と、
この分圧回路の出力を全波整流する全波整流回路と、前
記全波整流回路の出力を波形整形するとともに位相調整
するローパスフィルタと、前記ローパスフィルタの出力
を受け、出力が前記第5の電源の電圧となるトランスコ
ンダクタンス回路と、を更に備え、前記第5および第6
のMOSトランジスタのゲート間には前記分圧回路の出
力電圧が印加されることを特徴とする。
は、第9の態様の増幅回路において、前記第1および第
2の抵抗回路の代わりに設けられ、前記第1のオペアン
プの出力と前記第3の電源との間の電圧を分圧回路と、
この分圧回路の出力を全波整流する全波整流回路と、前
記全波整流回路の出力を波形整形するとともに位相調整
するローパスフィルタと、前記ローパスフィルタの出力
を受け、出力が前記第5の電源の電圧となるトランスコ
ンダクタンス回路と、を更に備え、前記第5および第6
のMOSトランジスタのゲート間には前記分圧回路の出
力電圧が印加されることを特徴とする。
【0024】また本発明による増幅回路の第11の態様
は、第11の態様の増幅回路において、前記第1および
第2の抵抗回路の代わりに設けられ、前記第1のオペア
ンプの出力と前記第3の電源との間の電圧を分圧する分
圧回路と、前記第1および第2のMSOトランジスタに
印加される差動入力電圧を受け、全波整流する全波整流
回路と、前記全波整流回路の出力を波形整形するととも
に位相調整するローパスフィルタと、前記ローパスフィ
ルタの出力を受け、出力が前記第1の電源の電圧となる
トランスコンダクタンス回路と、を備え、前記第5およ
び第6のMOSトランジスタのゲート間には前記分圧回
路の出力電圧が印加されることを特徴とする。
は、第11の態様の増幅回路において、前記第1および
第2の抵抗回路の代わりに設けられ、前記第1のオペア
ンプの出力と前記第3の電源との間の電圧を分圧する分
圧回路と、前記第1および第2のMSOトランジスタに
印加される差動入力電圧を受け、全波整流する全波整流
回路と、前記全波整流回路の出力を波形整形するととも
に位相調整するローパスフィルタと、前記ローパスフィ
ルタの出力を受け、出力が前記第1の電源の電圧となる
トランスコンダクタンス回路と、を備え、前記第5およ
び第6のMOSトランジスタのゲート間には前記分圧回
路の出力電圧が印加されることを特徴とする。
【0025】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。本発明による増幅回路の第1の実施の形
態の構成を図1に示す。この実施の形態の増幅回路は、
2個のNチャネルMOSトランジスタM1,M2と、2
個のオペアンプOP1、OP2とを備えている。トラン
ジスタM1、M2のソースは共通に接続されて電源電圧
VSが印加される。トランジスタM1のゲートにはアン
プ回路の差動入力のうちの一方の入力電位VIN1が印
加され、ドレインはオペアンプOP1の負入力端子に接
続されている。またトランジスタM2のゲートにはアン
プ回路の差動入力のうちの他方の入力電位VIN2が印
加され、ドレインはオペアンプOP1の正入力端子に接
続されている。
して説明する。本発明による増幅回路の第1の実施の形
態の構成を図1に示す。この実施の形態の増幅回路は、
2個のNチャネルMOSトランジスタM1,M2と、2
個のオペアンプOP1、OP2とを備えている。トラン
ジスタM1、M2のソースは共通に接続されて電源電圧
VSが印加される。トランジスタM1のゲートにはアン
プ回路の差動入力のうちの一方の入力電位VIN1が印
加され、ドレインはオペアンプOP1の負入力端子に接
続されている。またトランジスタM2のゲートにはアン
プ回路の差動入力のうちの他方の入力電位VIN2が印
加され、ドレインはオペアンプOP1の正入力端子に接
続されている。
【0026】そしてオペアンプOP1の負入力端子はオ
ペアンプOP1の出力端子と抵抗R1を介して接続され
ているとともに抵抗R3を介してオペアンプOP2の出
力端子に接続されている。またオペアンプO2の負入力
端子はオペアンプOP1の正入力端子と共通に接続さ
れ、抵抗R2を介して電源VCに接続される。またオペ
アンプOP2の負入力端子は抵抗R4を介してオペアン
プOP2の出力端子に接続され、オペアンプOP2の正
入力端子には電圧VDが印加される。そして、オペアン
プOP1の出力端子から本実施の形態の増幅回路の正側
の出力VOUTが取り出される。なお、負側の出力電圧
はVCである。
ペアンプOP1の出力端子と抵抗R1を介して接続され
ているとともに抵抗R3を介してオペアンプOP2の出
力端子に接続されている。またオペアンプO2の負入力
端子はオペアンプOP1の正入力端子と共通に接続さ
れ、抵抗R2を介して電源VCに接続される。またオペ
アンプOP2の負入力端子は抵抗R4を介してオペアン
プOP2の出力端子に接続され、オペアンプOP2の正
入力端子には電圧VDが印加される。そして、オペアン
プOP1の出力端子から本実施の形態の増幅回路の正側
の出力VOUTが取り出される。なお、負側の出力電圧
はVCである。
【0027】この第1の実施の形態の増幅回路において
は、MOSトランジスタM1のドレイン電圧VD1とM
OSトランジスタM2のドレイン電圧VD2は次のよう
に表される。 VD1=VD2+VF1 ……(10) VD2=VD+VF2 ……(11) ただしVF1、VF2はそれぞれオペアンプOP1、O
P2のオフセット電圧を示す。
は、MOSトランジスタM1のドレイン電圧VD1とM
OSトランジスタM2のドレイン電圧VD2は次のよう
に表される。 VD1=VD2+VF1 ……(10) VD2=VD+VF2 ……(11) ただしVF1、VF2はそれぞれオペアンプOP1、O
P2のオフセット電圧を示す。
【0028】MOSトランジスタM1を流れる電流I1
Aと、MOSトランジスタM2を流れる電流I2Aの差
I1A−I2Aは、
Aと、MOSトランジスタM2を流れる電流I2Aの差
I1A−I2Aは、
【数4】 と求められる。
【0029】(12)式の第一項は入力電圧に比例した
項で、第二項は誤差を表している。(7)式と(12)
式を比較すると(7)式では誤差がオフセット電圧の差
(VF1−VF2)に比例するが、(12)式ではVF
1に比例するので、VF1=−VF2の場合を考える
と、本実施の形態の増幅回路の誤差は、図25に示す従
来の増幅回路の誤差の約1/2となる。また従来の増幅
回路においては誤差を小さくするためには、オペアンプ
OP1、OP2のオフセット電圧VF1、VF2の両方
を小さくする必要があるが、本実施の形態の増幅回路に
おいては、オペアンプOP1のオフセット電圧VF1の
み小さくすれば良いので、オペアンプOP1だけを高精
度のオペアンプにすれば良いことになる。
項で、第二項は誤差を表している。(7)式と(12)
式を比較すると(7)式では誤差がオフセット電圧の差
(VF1−VF2)に比例するが、(12)式ではVF
1に比例するので、VF1=−VF2の場合を考える
と、本実施の形態の増幅回路の誤差は、図25に示す従
来の増幅回路の誤差の約1/2となる。また従来の増幅
回路においては誤差を小さくするためには、オペアンプ
OP1、OP2のオフセット電圧VF1、VF2の両方
を小さくする必要があるが、本実施の形態の増幅回路に
おいては、オペアンプOP1のオフセット電圧VF1の
み小さくすれば良いので、オペアンプOP1だけを高精
度のオペアンプにすれば良いことになる。
【0030】また本実施の形態の増幅回路においては抵
抗R3と抵抗R4を同じ抵抗値とすれば、オペアンプO
P1の負入力端子と正入力端子の電位VD1、VD2が
ほぼ等しいので、これらの抵抗R3、R4を流れる電流
I3、I4は、ほぼ等しくなる。これにより電流差I1
A−I2AはI1−I2にほぼ等しくなる。このため、
増幅回路の出力電圧の振幅VOUT−VCは、R1=R
2=Rとすると、
抗R3と抵抗R4を同じ抵抗値とすれば、オペアンプO
P1の負入力端子と正入力端子の電位VD1、VD2が
ほぼ等しいので、これらの抵抗R3、R4を流れる電流
I3、I4は、ほぼ等しくなる。これにより電流差I1
A−I2AはI1−I2にほぼ等しくなる。このため、
増幅回路の出力電圧の振幅VOUT−VCは、R1=R
2=Rとすると、
【数5】 となる。出力電圧の負側の電圧VCは一定であり、正側
の出力電圧VOUTは電圧VCを中心にして変動するこ
とになる。
の出力電圧VOUTは電圧VCを中心にして変動するこ
とになる。
【0031】(13)式において、オフセット電圧VF
1、VF2をVF1=VF2=0とすれば VOUT−VC=2RKn(VIN1−VIN2)(VD−VS)…(14) となり、増幅回路の出力電圧の振幅は、入力電圧VIN
1、VIN2の振幅(=VIN1−VIN2)と、MO
SトランジスタM1、M2のドレイン/ソース間電圧
(=VD−VS)との積に比例することになる。
1、VF2をVF1=VF2=0とすれば VOUT−VC=2RKn(VIN1−VIN2)(VD−VS)…(14) となり、増幅回路の出力電圧の振幅は、入力電圧VIN
1、VIN2の振幅(=VIN1−VIN2)と、MO
SトランジスタM1、M2のドレイン/ソース間電圧
(=VD−VS)との積に比例することになる。
【0032】以上説明したように本実施の形態の増幅回
路によれば、オペアンプのオフセットの影響が少なくす
ることができる。また入力電圧の中心値が変動しても出
力電圧の中心値を一定にすることが可能となり、入力ダ
イナミックレンジを広くすることができる。
路によれば、オペアンプのオフセットの影響が少なくす
ることができる。また入力電圧の中心値が変動しても出
力電圧の中心値を一定にすることが可能となり、入力ダ
イナミックレンジを広くすることができる。
【0033】次に本発明による増幅回路の第2の実施の
形態の構成を図2に示す。この実施の形態の増幅回路
は、図1に示す第1の実施の形態の増幅回路において、
負荷回路として抵抗R3,R4の代わりにPチャネルM
OSトランジスタM3,M4を用いたものである。トラ
ンジスタM3のドレインはオペアンプOP1の負入力端
子に接続され、ゲートはオペアンプOP2の出力端子に
接続され、ソースは駆動電源VDDに接続されている。
なお、この第2の実施の形態においては、オペアンプO
P2の正入力端子、負入力端子は第1の実施の形態にお
けるオペアンプOP2の正入力端子、負入力端子と逆に
なっている。
形態の構成を図2に示す。この実施の形態の増幅回路
は、図1に示す第1の実施の形態の増幅回路において、
負荷回路として抵抗R3,R4の代わりにPチャネルM
OSトランジスタM3,M4を用いたものである。トラ
ンジスタM3のドレインはオペアンプOP1の負入力端
子に接続され、ゲートはオペアンプOP2の出力端子に
接続され、ソースは駆動電源VDDに接続されている。
なお、この第2の実施の形態においては、オペアンプO
P2の正入力端子、負入力端子は第1の実施の形態にお
けるオペアンプOP2の正入力端子、負入力端子と逆に
なっている。
【0034】また、トランジスタM4のドレインはオペ
アンプOP1の正入力端子およびオペアンプOP2の正
入力端子に接続され、ゲートはオペアンプOP2の出力
端子に接続され、ソースは駆動電圧VDDが印加されて
いる。
アンプOP1の正入力端子およびオペアンプOP2の正
入力端子に接続され、ゲートはオペアンプOP2の出力
端子に接続され、ソースは駆動電圧VDDが印加されて
いる。
【0035】そしてこの第2の実施の形態のアンプ回路
においては、トランジスタM3,M4は5極管領域で動
作しているので、ドレイン電圧VD1、VD2に差があ
っても同じ負荷電流を供給することができ、第1の実施
の形態の増幅回路に比べて、より高精度な出力電圧を得
ることができる。
においては、トランジスタM3,M4は5極管領域で動
作しているので、ドレイン電圧VD1、VD2に差があ
っても同じ負荷電流を供給することができ、第1の実施
の形態の増幅回路に比べて、より高精度な出力電圧を得
ることができる。
【0036】次に本発明による増幅回路の第3の実施の
形態の構成を図3に示す。この実施の形態の増幅回路
は、図1に示す第1の実施の形態の増幅回路において、
抵抗R3と抵抗R4を削除し、オペアンプOP2の出力
端子と負入力端子を、抵抗R2を介して接続したもので
ある。
形態の構成を図3に示す。この実施の形態の増幅回路
は、図1に示す第1の実施の形態の増幅回路において、
抵抗R3と抵抗R4を削除し、オペアンプOP2の出力
端子と負入力端子を、抵抗R2を介して接続したもので
ある。
【0037】この第3の実施の形態の増幅回路において
は、トランジスタM1、M2のドレイン電圧VD1、V
D2は、オペアンプOP1のオフセット電圧をVF1、
オペアンプOP2のオフセット電圧をVF2とすると、
第1の実施の形態と同様に次の(10),(11)式に
よって与えられる。 VD1=VD2+VF1 ……(10) VD2=VD+VF2 ……(11) またオペアンプOP1、OP2の出力電圧VOUT1、
VOUT2は、
は、トランジスタM1、M2のドレイン電圧VD1、V
D2は、オペアンプOP1のオフセット電圧をVF1、
オペアンプOP2のオフセット電圧をVF2とすると、
第1の実施の形態と同様に次の(10),(11)式に
よって与えられる。 VD1=VD2+VF1 ……(10) VD2=VD+VF2 ……(11) またオペアンプOP1、OP2の出力電圧VOUT1、
VOUT2は、
【数6】 で表わされる。
【0038】ここでR1=R2=Rとすると、オペアン
プOP1、OP2の出力電圧VOUT1,VOUT2の
差は
プOP1、OP2の出力電圧VOUT1,VOUT2の
差は
【数7】 となる。
【0039】(17)式の第一項は差動入力電圧に比例
した出力電圧であり、第二項は誤差である。誤差は、オ
フセットVF1に比例して増加するので、オフセットV
F1を小さくすれば誤差を小さくできることがわかる。
すなわちオフセットの影響を小さくすることができる。
(17)式でオフセットVF1、VF2を0とすると、 VOUT1−VOUT2=2RKn(VIN1−VIN2)(VD−VS) ……(18) となり、出力電圧の振幅は入力電圧の振幅とMOSトラ
ンジスタM1、M2のドレイン−ソース間電圧の積に比
例する。
した出力電圧であり、第二項は誤差である。誤差は、オ
フセットVF1に比例して増加するので、オフセットV
F1を小さくすれば誤差を小さくできることがわかる。
すなわちオフセットの影響を小さくすることができる。
(17)式でオフセットVF1、VF2を0とすると、 VOUT1−VOUT2=2RKn(VIN1−VIN2)(VD−VS) ……(18) となり、出力電圧の振幅は入力電圧の振幅とMOSトラ
ンジスタM1、M2のドレイン−ソース間電圧の積に比
例する。
【0040】また出力電圧の中心値はVF1=VF2=
0とすると次式の様に表せる。
0とすると次式の様に表せる。
【0041】
【数8】 すなわち、出力電圧の中心値は入力電圧の中心値に比例
して増加する。
して増加する。
【0042】この第3の実施の形態の増幅回路は、出力
が差動出力となっているため、図2に示す第2の実施の
形態の増幅回路のように単出力の場合に比べて出力の最
大振幅は2倍となる。しかし、この第3の実施の形態の
増幅回路においては、出力電圧の中心値が入力電圧の中
心値に比例するため、入力信号の中心値が変化する場合
には出力振幅を大きく取ることはできない。すなわち、
ダイナミックレンジが小さい。このダイナミックレンジ
を改善するには負荷回路をつけることが考えられる。こ
れを第4の実施の形態として説明する。
が差動出力となっているため、図2に示す第2の実施の
形態の増幅回路のように単出力の場合に比べて出力の最
大振幅は2倍となる。しかし、この第3の実施の形態の
増幅回路においては、出力電圧の中心値が入力電圧の中
心値に比例するため、入力信号の中心値が変化する場合
には出力振幅を大きく取ることはできない。すなわち、
ダイナミックレンジが小さい。このダイナミックレンジ
を改善するには負荷回路をつけることが考えられる。こ
れを第4の実施の形態として説明する。
【0043】本発明による増幅回路の第4の実施の形態
の構成を図4に示す。この実施の形態の増幅回路は、第
3の実施の形態の増幅回路において、PチャネルMOS
トランジスタM3,M4と、オペアンプOP3と、抵抗
R3、R4を新たに設けたものである。トランジスタM
3のソースは駆動電源電圧VDDが印加され、ドレイン
はオペアンプOP1の負入力端子に接続され、ゲートは
オペアンプOP3の出力端子に接続されている。またト
ランジスタM4のソースは駆動電源電圧VDDが印加さ
れ、ドレインはオペアンプOP1の正入力端子に接続さ
れ、ゲートはオペアンプOP3の出力端子に接続されて
いる。そしてオペアンプOP3の正入力端子には基準電
圧VCが印加され、負入力端子は抵抗R3を介してオペ
アンプOP1の出力端子に接続されるとともに抵抗R4
を介してオペアンプOP2の出力端子に接続されてい
る。
の構成を図4に示す。この実施の形態の増幅回路は、第
3の実施の形態の増幅回路において、PチャネルMOS
トランジスタM3,M4と、オペアンプOP3と、抵抗
R3、R4を新たに設けたものである。トランジスタM
3のソースは駆動電源電圧VDDが印加され、ドレイン
はオペアンプOP1の負入力端子に接続され、ゲートは
オペアンプOP3の出力端子に接続されている。またト
ランジスタM4のソースは駆動電源電圧VDDが印加さ
れ、ドレインはオペアンプOP1の正入力端子に接続さ
れ、ゲートはオペアンプOP3の出力端子に接続されて
いる。そしてオペアンプOP3の正入力端子には基準電
圧VCが印加され、負入力端子は抵抗R3を介してオペ
アンプOP1の出力端子に接続されるとともに抵抗R4
を介してオペアンプOP2の出力端子に接続されてい
る。
【0044】この第4の実施の形態において、基準電圧
VCは増幅回路の出力電圧の中心値を与えるもので、最
大振幅の出力電圧を得るためにはVCをVDD/2とす
る。
VCは増幅回路の出力電圧の中心値を与えるもので、最
大振幅の出力電圧を得るためにはVCをVDD/2とす
る。
【0045】負荷用のMOSトランジスタM3、M4は
5極管動作をしており、トランジスタM1、M2のドレ
イン電圧VD1、VD2の影響を受けにくい特長があ
る。抵抗R3、R4は出力電圧の中心値を得るためのも
のである。
5極管動作をしており、トランジスタM1、M2のドレ
イン電圧VD1、VD2の影響を受けにくい特長があ
る。抵抗R3、R4は出力電圧の中心値を得るためのも
のである。
【0046】R1=R2=Rとし、オペアンプOP1の
オフセットをVF1とし、オペアンプOP2のオフセッ
トをVF2とし、トランジスタM1,M2を流れる電流
をI1A,I2Aとし、トランジスタM3,M4を流れ
る電流をI3,I4とすると、出力電圧の中心値は次の
ように表せる。
オフセットをVF1とし、オペアンプOP2のオフセッ
トをVF2とし、トランジスタM1,M2を流れる電流
をI1A,I2Aとし、トランジスタM3,M4を流れ
る電流をI3,I4とすると、出力電圧の中心値は次の
ように表せる。
【0047】
【数9】 (22)式から分かるように出力電圧の中心値は、I1
AとI2Aの平均値とI3とI4の平均電流の差に比例
する。すなわち負荷電流を制御することによって、出力
電圧の中心値を制御することができる。
AとI2Aの平均値とI3とI4の平均電流の差に比例
する。すなわち負荷電流を制御することによって、出力
電圧の中心値を制御することができる。
【0048】したがって、この第4の実施の形態の増幅
回路では、出力電圧の中心値は常に基準電圧VCにな
る。そして出力電圧の振幅は式(20),(21)とI
3=I4から次のように表せる。
回路では、出力電圧の中心値は常に基準電圧VCにな
る。そして出力電圧の振幅は式(20),(21)とI
3=I4から次のように表せる。
【0049】
【数10】 ここでオフセット電圧VF1=VF2=0とすれば、 VOUT1−VOUT2=2RKn(VIN1−VIN2)(VD−VS) ……(24) となる。すなわち出力電圧の振幅は入力電圧の振幅とM
OSトランジスタM1、M2のドレイン−ソース間電圧
の積に比例する。
OSトランジスタM1、M2のドレイン−ソース間電圧
の積に比例する。
【0050】以上説明したように、本実施の形態の増幅
回路によれば、オペアンプのオフセットの影響が小さ
く、かつダイナミックレンジを可及的に広くすることが
できる。
回路によれば、オペアンプのオフセットの影響が小さ
く、かつダイナミックレンジを可及的に広くすることが
できる。
【0051】次に本発明による増幅回路の第5の実施の
形態の構成を図5に示す。この実施の形態の増幅回路
は、図4に示す第4の実施の形態の増幅回路において、
オペアンプOP3および抵抗R3、R4の代わりにPチ
ャネルMOSトランジスタM5およびNチャネルMOS
トランジスタM6,M7を設けたものである。
形態の構成を図5に示す。この実施の形態の増幅回路
は、図4に示す第4の実施の形態の増幅回路において、
オペアンプOP3および抵抗R3、R4の代わりにPチ
ャネルMOSトランジスタM5およびNチャネルMOS
トランジスタM6,M7を設けたものである。
【0052】トランジスタM5のゲートとドレインは共
通に接続されてトランジスタM3およびM4のゲートに
接続され、ソースは駆動電源電圧VDDが印加される。
トランジスタM6のドレインはトランジスタM5のドレ
インに接続され、ゲートはオペアンプOP1の出力端に
接続され、ソースは接地電源に接続されている。またト
ランジスタM7のドレインは、トランジスタM5のドイ
レンに接続され、ゲートはオペアンプOP2の出力端に
接続され、ソースは接地電源に接続されている。
通に接続されてトランジスタM3およびM4のゲートに
接続され、ソースは駆動電源電圧VDDが印加される。
トランジスタM6のドレインはトランジスタM5のドレ
インに接続され、ゲートはオペアンプOP1の出力端に
接続され、ソースは接地電源に接続されている。またト
ランジスタM7のドレインは、トランジスタM5のドイ
レンに接続され、ゲートはオペアンプOP2の出力端に
接続され、ソースは接地電源に接続されている。
【0053】この第5の実施の形態の増幅回路において
は、出力電圧VOUT1,VOUT2を、MOSトラン
ジスタM5,M6,M7からなるNOR回路を介して負
荷回路に入力し、負荷電流を制御している。しかし、出
力電圧の中心値は図4に示す第4の実施の形態のように
一定ではない。出力電圧の振幅は第4の実施の形態の増
幅回路と同様に式(23)で表せる。
は、出力電圧VOUT1,VOUT2を、MOSトラン
ジスタM5,M6,M7からなるNOR回路を介して負
荷回路に入力し、負荷電流を制御している。しかし、出
力電圧の中心値は図4に示す第4の実施の形態のように
一定ではない。出力電圧の振幅は第4の実施の形態の増
幅回路と同様に式(23)で表せる。
【0054】このようにして出力電圧で負荷電流を制御
することにより、出力電圧の中心値の変動を抑制し、ダ
イナミックレンジを広げることができる。
することにより、出力電圧の中心値の変動を抑制し、ダ
イナミックレンジを広げることができる。
【0055】次に本発明による増幅回路の第6の実施の
形態の構成を図6に示す。この実施の形態の増幅回路
は、図2に示す第2の実施の形態の増幅回路において、
NチャネルMOSトランジスタM5,M6を新たに設け
たものである。
形態の構成を図6に示す。この実施の形態の増幅回路
は、図2に示す第2の実施の形態の増幅回路において、
NチャネルMOSトランジスタM5,M6を新たに設け
たものである。
【0056】トランジスタM5はトランジスタM1と並
列に接続され、トランジスタM6はトランジスタM2と
並列に接続されている。なお今トランジスタM5,M6
はトランジスタM1,M2と同じ特性を有するように製
造されるとする。
列に接続され、トランジスタM6はトランジスタM2と
並列に接続されている。なお今トランジスタM5,M6
はトランジスタM1,M2と同じ特性を有するように製
造されるとする。
【0057】この第6の実施の形態の動作を説明する。
トランジスタM1,M5のドレイン電流I1A、トラン
ジスタM2,M6のドレイン電流I2Aは次のように表
わせる。
トランジスタM1,M5のドレイン電流I1A、トラン
ジスタM2,M6のドレイン電流I2Aは次のように表
わせる。
【0058】
【数11】
【0059】ここで、簡単のためオペアンプOP1、O
P2のオフセットVF1、VF2を0とし、R1=R2
=R、負荷電流I3、I4は等しいとすると、出力電圧
は以下の様に表せる。 I1A−I2A=I1−I2 ……(28) VOUT−VC=R(I1−I2) =2RKn{(VIN1−VIN2)−(VIN4−VIN3)}(VD−VS) ……(29) (29)式から出力電圧の振幅は2つの差動入力電圧の
差に比例することがわかる。また(29)式はDDA
(Differential Difference
Amplifier)の定義式になっており、図6に示
す第6の実施の形態の増幅回路はDDAとして動作する
ことがわかる。
P2のオフセットVF1、VF2を0とし、R1=R2
=R、負荷電流I3、I4は等しいとすると、出力電圧
は以下の様に表せる。 I1A−I2A=I1−I2 ……(28) VOUT−VC=R(I1−I2) =2RKn{(VIN1−VIN2)−(VIN4−VIN3)}(VD−VS) ……(29) (29)式から出力電圧の振幅は2つの差動入力電圧の
差に比例することがわかる。また(29)式はDDA
(Differential Difference
Amplifier)の定義式になっており、図6に示
す第6の実施の形態の増幅回路はDDAとして動作する
ことがわかる。
【0060】この第6の実施の形態の増幅回路も、オフ
セットの影響を小さくかつダイナミックレンジを広くで
きることは言うまでもない。
セットの影響を小さくかつダイナミックレンジを広くで
きることは言うまでもない。
【0061】次に本発明による増幅回路の第7の実施の
形態の構成を図7に示す。この実施の形態増幅回路は、
図4に示す第4の実施の形態の増幅回路において、MO
SトランジスタM1,M2と同じ特性を有するNチャネ
ルMOSトランジスタM5,M6を新たに設け、このM
OSトランジスタM5をMOSトランジスタM1と並列
に接続し、MOSトランジスタM6をMOSトランジス
タM2と並列に接続したものである。したがってこの第
7の実施の形態の増幅回路も第6の実施の形態の増幅回
路と同様に2つの差動入力電圧の差に比例した差動出力
電圧を出力するDDAとして動作する。すなわち、R1
=R2=R、I3=I4とすれば、差動出力電圧は以下
のように表わせる。
形態の構成を図7に示す。この実施の形態増幅回路は、
図4に示す第4の実施の形態の増幅回路において、MO
SトランジスタM1,M2と同じ特性を有するNチャネ
ルMOSトランジスタM5,M6を新たに設け、このM
OSトランジスタM5をMOSトランジスタM1と並列
に接続し、MOSトランジスタM6をMOSトランジス
タM2と並列に接続したものである。したがってこの第
7の実施の形態の増幅回路も第6の実施の形態の増幅回
路と同様に2つの差動入力電圧の差に比例した差動出力
電圧を出力するDDAとして動作する。すなわち、R1
=R2=R、I3=I4とすれば、差動出力電圧は以下
のように表わせる。
【0062】
【数12】
【0063】この第7の実施の形態の増幅回路は、第4
の実施の形態の増幅回路と同様に出力振幅を大きくとる
ことができる。また(31)式の第二項は誤差を表して
いるがオペアンプOP1のオフセットVF1を小さくす
れば誤差を小さくすることができる。オフセットVF
1、VF2が0とすると、出力電圧は以下のように表せ
る。 VOUT1−VOUT2 =2RKn{(VIN1−VIN2)−(VIN4−VIN3)}(VD−VS) ……(32) これによりこの第7の実施の形態の増幅回路もDDAと
して動作することがわかる。
の実施の形態の増幅回路と同様に出力振幅を大きくとる
ことができる。また(31)式の第二項は誤差を表して
いるがオペアンプOP1のオフセットVF1を小さくす
れば誤差を小さくすることができる。オフセットVF
1、VF2が0とすると、出力電圧は以下のように表せ
る。 VOUT1−VOUT2 =2RKn{(VIN1−VIN2)−(VIN4−VIN3)}(VD−VS) ……(32) これによりこの第7の実施の形態の増幅回路もDDAと
して動作することがわかる。
【0064】次に本発明による増幅回路の第8の実施の
形態の構成を図8に示す。この実施の形態の増幅回路
は、図6に示す第6の実施の形態の増幅回路において、
出力を抵抗R3,R4で分圧し、この分圧した電圧を第
2の差動入力端子VIN4,VIN3すなわち、MOS
トランジスタM6,M5のゲートに負帰還したものであ
る。
形態の構成を図8に示す。この実施の形態の増幅回路
は、図6に示す第6の実施の形態の増幅回路において、
出力を抵抗R3,R4で分圧し、この分圧した電圧を第
2の差動入力端子VIN4,VIN3すなわち、MOS
トランジスタM6,M5のゲートに負帰還したものであ
る。
【0065】MOSトランジスタM6のゲート電圧VI
N4とMOSトランジスタM5のゲート電圧VIN3と
の間には
N4とMOSトランジスタM5のゲート電圧VIN3と
の間には
【数13】 の関係がある。この(33)式を(29)式に代入して
整理すると、出力電圧と入力電圧との間には次の関係式
が成り立つ。
整理すると、出力電圧と入力電圧との間には次の関係式
が成り立つ。
【0066】
【数14】 ここで更に抵抗R(=R1=R2)が十分大きい場合は
(R=∞)、出力電圧と入力電圧には次の関係が成り立
つ。
(R=∞)、出力電圧と入力電圧には次の関係が成り立
つ。
【0067】
【数15】
【0068】これにより第8の実施の形態の増幅回路
は、抵抗Rが十分大きい場合にはオフセットの影響を小
さくすることが可能となるとともにダイナミックレンジ
を広くすることが可能となるインスツルメンテーション
アンプとして動作する。
は、抵抗Rが十分大きい場合にはオフセットの影響を小
さくすることが可能となるとともにダイナミックレンジ
を広くすることが可能となるインスツルメンテーション
アンプとして動作する。
【0069】次に本発明による増幅回路の第9の実施の
形態の構成を図9に示す。この実施の形態の増幅回路
は、図7に示す第7の実施の形態において、出力を抵抗
R3,R4,R5,R6で分圧し、この分圧した電圧
は、第2の差動入力端子VIN4,VIN3に負帰還し
たものである。
形態の構成を図9に示す。この実施の形態の増幅回路
は、図7に示す第7の実施の形態において、出力を抵抗
R3,R4,R5,R6で分圧し、この分圧した電圧
は、第2の差動入力端子VIN4,VIN3に負帰還し
たものである。
【0070】MOSトランジスタM6のゲート電圧VI
N4とMOSトランジスタM5のゲート電圧VIN5と
の間には
N4とMOSトランジスタM5のゲート電圧VIN5と
の間には
【数16】 の関係がある。この(36)式を(29)式に代入して
整理すると、出力電圧と入力電圧との間には次の関係式
が成り立つ。
整理すると、出力電圧と入力電圧との間には次の関係式
が成り立つ。
【0071】
【数17】 ここで更に抵抗Rが十分大きい場合は(R=∞)、出力
電圧と入力電圧には次の関係が成り立つ。
電圧と入力電圧には次の関係が成り立つ。
【0072】
【数18】
【0073】これにより第9の実施の形態の増幅回路
は、抵抗R(=R1=R2)が十分大きい場合には、オ
フセットの影響を小さくすることが可能となるととも
に、ダイナミックレンジを広くすることが可能となるイ
ンスツルメンテーションアンプとして動作する。
は、抵抗R(=R1=R2)が十分大きい場合には、オ
フセットの影響を小さくすることが可能となるととも
に、ダイナミックレンジを広くすることが可能となるイ
ンスツルメンテーションアンプとして動作する。
【0074】次に本発明による増幅回路の第10の実施
の形態の構成を図10に示す。この実施の形態の増幅回
路は、図6に示す第6の実施の形態の増幅回路におい
て、抵抗R1,R2を削除するとともに、増幅回路の出
力を抵抗R3,R4で分圧し、この分圧した電圧を第2
の差動入力端子VIN4,VIN3に負帰還したもので
ある。したがってこの第10の実施の形態の増幅回路は
図8に示す第8の実施の形態の増幅回路において抵抗R
1,R2を非常に大きく(=∞)したものである。この
実施の形態においても既に述べたように(35)式の関
係が成り立つ。
の形態の構成を図10に示す。この実施の形態の増幅回
路は、図6に示す第6の実施の形態の増幅回路におい
て、抵抗R1,R2を削除するとともに、増幅回路の出
力を抵抗R3,R4で分圧し、この分圧した電圧を第2
の差動入力端子VIN4,VIN3に負帰還したもので
ある。したがってこの第10の実施の形態の増幅回路は
図8に示す第8の実施の形態の増幅回路において抵抗R
1,R2を非常に大きく(=∞)したものである。この
実施の形態においても既に述べたように(35)式の関
係が成り立つ。
【0075】これによりこの第10の実施の形態の増幅
回路は、オフセットの影響を小さくすることが可能とな
るとともにダイナミックレンジを広くすることが可能と
なるインスツルメンテーションアンプとして動作する。
回路は、オフセットの影響を小さくすることが可能とな
るとともにダイナミックレンジを広くすることが可能と
なるインスツルメンテーションアンプとして動作する。
【0076】次に本発明による増幅回路の第11の実施
の形態の構成を図11に示す。この実施の形態の増幅回
路は、図9に示す第9の実施の形態の増幅回路におい
て、抵抗R1,R2を非常に大きくしたものである。既
に第9の実施の形態で述べたように、この第11の実施
の形態の増幅回路もインスツルメンテーションアンプと
して動作する。
の形態の構成を図11に示す。この実施の形態の増幅回
路は、図9に示す第9の実施の形態の増幅回路におい
て、抵抗R1,R2を非常に大きくしたものである。既
に第9の実施の形態で述べたように、この第11の実施
の形態の増幅回路もインスツルメンテーションアンプと
して動作する。
【0077】次に本発明による増幅回路の第12の実施
の形態の構成を図12に示す。この第12の実施の形態
の増幅回路は、図2に示す第2の実施の形態の増幅回路
において、抵抗R1,R2はMRC(MOS Resi
stive Circuit)で置き換えたものであ
る。このMRCの一具体例を図13に示す。図13から
分かるように、この具体例のMRCはNチャネルMOS
トランジスタT1,T2,T3,T4を有している。そ
してトランジスタT1,T3のドレインに電圧VD1が
印加され、トランジスタT2,T4のドレインに電圧V
D2が印加されている。また、トランジスタT1とトラ
ンジスタT2のソースは共通に接続されて、ソース電圧
VS2が印加され、トランジスタT3とトランジスタT
4のソースが共通に接続されてソース電圧VS1が印加
される。またトランジスタT1とトランジスタT4のゲ
ートは共通に接続されてゲート電圧VG1が印加され、
トランジスタT2とトランジスタT3のゲートは共通に
接続されてゲート電圧VG2が印加される。
の形態の構成を図12に示す。この第12の実施の形態
の増幅回路は、図2に示す第2の実施の形態の増幅回路
において、抵抗R1,R2はMRC(MOS Resi
stive Circuit)で置き換えたものであ
る。このMRCの一具体例を図13に示す。図13から
分かるように、この具体例のMRCはNチャネルMOS
トランジスタT1,T2,T3,T4を有している。そ
してトランジスタT1,T3のドレインに電圧VD1が
印加され、トランジスタT2,T4のドレインに電圧V
D2が印加されている。また、トランジスタT1とトラ
ンジスタT2のソースは共通に接続されて、ソース電圧
VS2が印加され、トランジスタT3とトランジスタT
4のソースが共通に接続されてソース電圧VS1が印加
される。またトランジスタT1とトランジスタT4のゲ
ートは共通に接続されてゲート電圧VG1が印加され、
トランジスタT2とトランジスタT3のゲートは共通に
接続されてゲート電圧VG2が印加される。
【0078】図13において、VD1=VD2とすれ
ば、
ば、
【数19】 となる関係が成立する。したがってMRCの等価抵抗R
は
は
【数20】 となる。
【0079】このようなMRCを用いれば高抵抗をMO
Sトランジスタで構成することが可能となり、増幅回路
を集積化する上でより好適なものとなる。なおMRCの
詳細は米国特許第4,710,726号明細書に開示さ
れている。
Sトランジスタで構成することが可能となり、増幅回路
を集積化する上でより好適なものとなる。なおMRCの
詳細は米国特許第4,710,726号明細書に開示さ
れている。
【0080】この第12の実施の形態の増幅回路も第2
の実施の形態の増幅回路と同様の効果を奏することは言
うまでもない。
の実施の形態の増幅回路と同様の効果を奏することは言
うまでもない。
【0081】次に本発明による増幅回路の第13の実施
の形態の構成を図14に示す。この実施の形態の増幅回
路は図4に示す第4の実施の形態の増幅回路において、
抵抗R1,R2をMRCで置換えたものである。
の形態の構成を図14に示す。この実施の形態の増幅回
路は図4に示す第4の実施の形態の増幅回路において、
抵抗R1,R2をMRCで置換えたものである。
【0082】この第13の実施の形態の増幅回路は第4
の実施の形態の増幅回路と同様の効果を奏するととも
に、抵抗R1,R2をMRCで置き換えたことにより集
積化する上でより好適なものとなる。
の実施の形態の増幅回路と同様の効果を奏するととも
に、抵抗R1,R2をMRCで置き換えたことにより集
積化する上でより好適なものとなる。
【0083】次に本発明による増幅回路の第14の実施
の形態の構成を図15に示す。
の形態の構成を図15に示す。
【0084】この第14の実施の形態の増幅回路は図2
に示す第2の実施の形態の増幅回路において、Nチャン
ネルMOSトランジスタM5、M6、及び電源VS2を
新たに設けたものである。
に示す第2の実施の形態の増幅回路において、Nチャン
ネルMOSトランジスタM5、M6、及び電源VS2を
新たに設けたものである。
【0085】トランジスタM5、M6は、ソースを電源
VS2に共通に接続し、トランジスタM5のドレインを
トランジスタM1のドレインに接続し、トランジスタM
6のドレインをトランジスタM2のドレインに接続され
ている。なおトランジスタM5、M6は同じ特性を有す
るものとする。また、トランジスタM1、M2を第1の
MOSトランジスタ対、トランジスタM5、M6を第2
のMOSトランジスタ対と呼ぶことにする。第1の差動
入力電圧(VIN1、VIN2)は第1のMOSトラン
ジスタ対のゲート間に印加され、第2の差動入力電圧
(VIN3、VIN4)は第2のMOSトランジスタ対
のゲート間に印加される。
VS2に共通に接続し、トランジスタM5のドレインを
トランジスタM1のドレインに接続し、トランジスタM
6のドレインをトランジスタM2のドレインに接続され
ている。なおトランジスタM5、M6は同じ特性を有す
るものとする。また、トランジスタM1、M2を第1の
MOSトランジスタ対、トランジスタM5、M6を第2
のMOSトランジスタ対と呼ぶことにする。第1の差動
入力電圧(VIN1、VIN2)は第1のMOSトラン
ジスタ対のゲート間に印加され、第2の差動入力電圧
(VIN3、VIN4)は第2のMOSトランジスタ対
のゲート間に印加される。
【0086】この第14の実施の形態の動作を説明す
る。この実施の形態においては、入力電圧VIN1、V
IN2、VIN3、VIN4と電流I1A、I2Aの間
には以下の関係がある。
る。この実施の形態においては、入力電圧VIN1、V
IN2、VIN3、VIN4と電流I1A、I2Aの間
には以下の関係がある。
【0087】
【数21】 ここで簡単のためオペアンプOP1、OP2のオフセッ
トVF1、VF2を各々0とすると、 I1A−I2A=2Kn{(VIN1−VIN2)(VD−VS1) +(VIN3−VIN4)(VD−VS2)}…(44) が成り立つ。
トVF1、VF2を各々0とすると、 I1A−I2A=2Kn{(VIN1−VIN2)(VD−VS1) +(VIN3−VIN4)(VD−VS2)}…(44) が成り立つ。
【0088】更に、R1=R2=Rとし、負荷電流I
3、I4は等しいとすると、出力電圧(VOUT−V
C)は次式で表せる。
3、I4は等しいとすると、出力電圧(VOUT−V
C)は次式で表せる。
【0089】 VOUT−VC=R(I1−I2) =R(I1A−I2A) =2KnR{(VIN1−VIN2)(VD−VS1) +(VIN3−VIN4)(VD−VS2)} …(45) すなわち図15に示す第14の実施の形態の増幅回路は
2組のMOSトランジスタ対のゲート間に入力される差
動入力電圧とそれぞれの組のMOSトランジスタ対のド
レイン−ソース間電圧の積和に比例した電圧を出力する
積和回路として動作することがわかる。
2組のMOSトランジスタ対のゲート間に入力される差
動入力電圧とそれぞれの組のMOSトランジスタ対のド
レイン−ソース間電圧の積和に比例した電圧を出力する
積和回路として動作することがわかる。
【0090】次に本発明による増幅回路の第15の実施
の形態の構成を図16に示す。
の形態の構成を図16に示す。
【0091】この第15の実施の形態の増幅回路は図1
5に示す第14の実施の形態の増幅回路において、Nチ
ャンネルMOSトランジスタ(M1、M2)、(M5、
M6)で構成された2組のMOSトランジスタ対をNチ
ャンネルMOSトランジスタ(M11、M21)、(M
21、M22)、………、(Mn1、Mn2)で構成さ
れたn組のMOSトランジスタに置き換え、機能を拡張
したものである。いま簡単のため、オペアンプOP1、
OP2のオフセットVF1,VF2が0で、抵抗R1、
R2がRであり、負荷電流I3、I4が等しいとすれ
ば、図16に示す第15の実施の形態の増幅回路の出力
電圧は次式で表される。
5に示す第14の実施の形態の増幅回路において、Nチ
ャンネルMOSトランジスタ(M1、M2)、(M5、
M6)で構成された2組のMOSトランジスタ対をNチ
ャンネルMOSトランジスタ(M11、M21)、(M
21、M22)、………、(Mn1、Mn2)で構成さ
れたn組のMOSトランジスタに置き換え、機能を拡張
したものである。いま簡単のため、オペアンプOP1、
OP2のオフセットVF1,VF2が0で、抵抗R1、
R2がRであり、負荷電流I3、I4が等しいとすれ
ば、図16に示す第15の実施の形態の増幅回路の出力
電圧は次式で表される。
【0092】
【数22】 すなわち図16に示す第15の実施の形態の増幅回路
は、それぞれの組のMOSトランジスタ対のゲート間に
印加されたn個の差動入力電圧と、それぞれの組のMO
Sトランジスタ対のドレイン−ソース間の電圧の積和に
比例する電圧を出力する積和回路として動作する。
は、それぞれの組のMOSトランジスタ対のゲート間に
印加されたn個の差動入力電圧と、それぞれの組のMO
Sトランジスタ対のドレイン−ソース間の電圧の積和に
比例する電圧を出力する積和回路として動作する。
【0093】次に本発明による増幅回路の第16の実施
の形態の構成を図17に示す。
の形態の構成を図17に示す。
【0094】この第16の実施の形態の増幅回路は図4
に示す第4の実施の形態の増幅回路において、Nチャン
ネルMOSトランジスタM5、M6、及び電源VS2を
新たに設けたものである。
に示す第4の実施の形態の増幅回路において、Nチャン
ネルMOSトランジスタM5、M6、及び電源VS2を
新たに設けたものである。
【0095】トランジスタM5、M6は、ソースを電源
VS2に共通に接続し、トランジスタM5のドレインを
トランジスタM1のドレインに接続し、トランジスタM
6のドレインをトランジスタM2のドレインに接続され
ている。なおトランジスタM5、M6は同じ特性を有す
るものとする。また、トランジスタM1、M2を第1の
MOSトランジスタ対、トランジスタM5、M6を第2
のMOSトランジスタ対と呼ぶことにする。第1の差動
入力電圧(VIN1、VIN2)は第1のMOSトラン
ジスタ対のゲート間に印加され、第2の差動入力電圧
(VIN3、VIN4)は第2のMOSトランジスタ対
のゲート間に印加される。
VS2に共通に接続し、トランジスタM5のドレインを
トランジスタM1のドレインに接続し、トランジスタM
6のドレインをトランジスタM2のドレインに接続され
ている。なおトランジスタM5、M6は同じ特性を有す
るものとする。また、トランジスタM1、M2を第1の
MOSトランジスタ対、トランジスタM5、M6を第2
のMOSトランジスタ対と呼ぶことにする。第1の差動
入力電圧(VIN1、VIN2)は第1のMOSトラン
ジスタ対のゲート間に印加され、第2の差動入力電圧
(VIN3、VIN4)は第2のMOSトランジスタ対
のゲート間に印加される。
【0096】この第16の実施の形態の動作を説明す
る。
る。
【0097】入力電圧VIN1、VIN2、VIN3、
VIN4と電流I1A、I2Aの間には式(41)、
(42)、(43)の関係が成り立つ。
VIN4と電流I1A、I2Aの間には式(41)、
(42)、(43)の関係が成り立つ。
【0098】ここで簡単のためオペアンプOP1、OP
2のオフセット電圧VF1、VF2を各々0とし、抵抗
R1、R2を各々Rとし、負荷電流I3、I4が等しい
とすれば、出力電圧は次式で表される。
2のオフセット電圧VF1、VF2を各々0とし、抵抗
R1、R2を各々Rとし、負荷電流I3、I4が等しい
とすれば、出力電圧は次式で表される。
【0099】 VOUT1−VOUT2=R(I1−I2)=R(I1A−I2A) =2KnR{(VI1−VI2)(VD−VS1) +(VIN3−VIN4)(VD−VS2)}…(47) すなわち図17に示す第16の実施の形態の増幅回路
は、それぞれの組のMOSトランジスタ対のゲート間に
印加された差動入力電圧と、それぞれの組のMOSトラ
ンジスタ対のドレイン−ソース間の電圧の積和に比例す
る電圧を出力する積和回路として動作する。
は、それぞれの組のMOSトランジスタ対のゲート間に
印加された差動入力電圧と、それぞれの組のMOSトラ
ンジスタ対のドレイン−ソース間の電圧の積和に比例す
る電圧を出力する積和回路として動作する。
【0100】次に本発明による増幅回路の第17の実施
の形態の構成を図18に示す。
の形態の構成を図18に示す。
【0101】この第17の実施の形態の増幅回路は図1
7に示す第16の実施の形態の増幅回路において、Nチ
ャンネルMOSトランジスタ(M1、M2)、(M5、
M6)で構成された2組のMOSトランジスタ対をNチ
ャンネルMOSトランジスタ(M11、M21)、(M
21、M22)、………、(Mn1、Mn2)で構成さ
れたn組のMOSトランジスタに置き換え、機能を拡張
したものである。
7に示す第16の実施の形態の増幅回路において、Nチ
ャンネルMOSトランジスタ(M1、M2)、(M5、
M6)で構成された2組のMOSトランジスタ対をNチ
ャンネルMOSトランジスタ(M11、M21)、(M
21、M22)、………、(Mn1、Mn2)で構成さ
れたn組のMOSトランジスタに置き換え、機能を拡張
したものである。
【0102】ここで簡単のためオペアンプOP1、OP
2のオフセット電圧VF1,VF2が0とし、抵抗R
1、R2をRとし、負荷電流I3、I4が等しいとすれ
ば、図18に示す第17の実施の形態の増幅回路の出力
電圧は次式で表される。
2のオフセット電圧VF1,VF2が0とし、抵抗R
1、R2をRとし、負荷電流I3、I4が等しいとすれ
ば、図18に示す第17の実施の形態の増幅回路の出力
電圧は次式で表される。
【0103】
【数23】 すなわち図18に示す第17の実施の形態の増幅回路
は、それぞれの組のMOSトランジスタ対のゲート間に
印加されたn個の差動入力電圧と、それぞれの組のMO
Sトランジスタ対のドレイン−ソース間の電圧の積和に
比例する電圧を出力する積和回路として動作する。
は、それぞれの組のMOSトランジスタ対のゲート間に
印加されたn個の差動入力電圧と、それぞれの組のMO
Sトランジスタ対のドレイン−ソース間の電圧の積和に
比例する電圧を出力する積和回路として動作する。
【0104】次に本発明による増幅回路の第18の実施
の形態の構成を図19に示す。
の形態の構成を図19に示す。
【0105】この第18の実施の形態の増幅回路は、図
15に示す第14の実施の形態の増幅回路において、抵
抗R1,R2を削除するとともに、抵抗R3,R4から
なる分圧回路と、全波整流回路20と、ローパスフィル
タ30と、トランスコンダクタンス回路40とを新たに
設けたものである。
15に示す第14の実施の形態の増幅回路において、抵
抗R1,R2を削除するとともに、抵抗R3,R4から
なる分圧回路と、全波整流回路20と、ローパスフィル
タ30と、トランスコンダクタンス回路40とを新たに
設けたものである。
【0106】この第18の実施の形態においては出力電
圧(=VOUT−VC)を上記分圧回路で分圧する。そ
してこの分圧した出力電圧(=VOC−VC)を第2の
MOSトランジスタ対M5,M6のゲート間に印加する
とともに、この分圧した出力電圧を全波整流回路20に
よって全波整流する。全波整流回路20の出力はローパ
スフィルタ30、トランスコンダクタンス回路40を介
して第2のMOSトランジスタ対M5,M6のソースに
入力される。
圧(=VOUT−VC)を上記分圧回路で分圧する。そ
してこの分圧した出力電圧(=VOC−VC)を第2の
MOSトランジスタ対M5,M6のゲート間に印加する
とともに、この分圧した出力電圧を全波整流回路20に
よって全波整流する。全波整流回路20の出力はローパ
スフィルタ30、トランスコンダクタンス回路40を介
して第2のMOSトランジスタ対M5,M6のソースに
入力される。
【0107】ここで第2のMOSトランジスタ対M5,
M6のソース電圧VS2は基準電圧VDよりも常に低い
とする。すると、VDとVS2との関係は
M6のソース電圧VS2は基準電圧VDよりも常に低い
とする。すると、VDとVS2との関係は
【数24】 と表わされる。
【0108】一方定常状態では式(45)の右辺が零と
なるので、式(45)および式(49)から次の式が得
られる。
なるので、式(45)および式(49)から次の式が得
られる。
【0109】
【数25】 これにより図19に示す第18の実施の形態の増幅回路
は、出力電圧の振幅が入力電圧の振幅の平方根に比例す
るコンプレッサ回路として機能することがわかる。
は、出力電圧の振幅が入力電圧の振幅の平方根に比例す
るコンプレッサ回路として機能することがわかる。
【0110】次に本発明による増幅回路の第19の実施
の形態の構成を図20に示す。
の形態の構成を図20に示す。
【0111】この第19の実施の形態の増幅回路は、図
15に示す第14の実施の形態の増幅回路において、抵
抗R1,R2を削除するとともに、抵抗R3,R4から
なる分圧回路と、全波整流回路25と、ローパスフィル
タ35と、トランスコンダクタンス回路45とを新たに
設けたものである。
15に示す第14の実施の形態の増幅回路において、抵
抗R1,R2を削除するとともに、抵抗R3,R4から
なる分圧回路と、全波整流回路25と、ローパスフィル
タ35と、トランスコンダクタンス回路45とを新たに
設けたものである。
【0112】この第19の実施の形態においては、第1
4の実施の形態の増幅回路の出力電圧(=VOUT−V
C)を上記分圧回路で分圧する。そしてこの分圧した出
力電圧(=VOM−VC)を、第2のMOSトランジス
タM5,M6間のゲートに印加する。また差動入力電圧
VIN1,VIN2は全波整流回路25によって全波整
流される。この全波整流回路25の出力はローパスフィ
ルタ35によって波形整形されるとともに位相調整され
る。ローパスフィルタ35の出力はトランスコンダクタ
ンス回路45を介して第1のMOSトランジスタ対M
1,M2のソース電圧VS2となる。
4の実施の形態の増幅回路の出力電圧(=VOUT−V
C)を上記分圧回路で分圧する。そしてこの分圧した出
力電圧(=VOM−VC)を、第2のMOSトランジス
タM5,M6間のゲートに印加する。また差動入力電圧
VIN1,VIN2は全波整流回路25によって全波整
流される。この全波整流回路25の出力はローパスフィ
ルタ35によって波形整形されるとともに位相調整され
る。ローパスフィルタ35の出力はトランスコンダクタ
ンス回路45を介して第1のMOSトランジスタ対M
1,M2のソース電圧VS2となる。
【0113】ここで第1のMOSトランジスタ対M1,
M2のソース電圧VS2は基準電圧VDよりも常に低い
と仮定する。すると、第19の実施の形態の増幅回路が
安定状態にあるときは、次式が成り立つ。
M2のソース電圧VS2は基準電圧VDよりも常に低い
と仮定する。すると、第19の実施の形態の増幅回路が
安定状態にあるときは、次式が成り立つ。
【0114】
【数26】 すなわち図20に示す第19の実施の形態の回路は、出
力電圧の振幅が入力電圧の振幅の2乗に比例するエクス
パンダ回路として機能することがわかる。
力電圧の振幅が入力電圧の振幅の2乗に比例するエクス
パンダ回路として機能することがわかる。
【0115】次に本発明による増幅回路の第20の実施
の形態の構成を図21に示す。
の形態の構成を図21に示す。
【0116】この第20の実施の形態の増幅回路は、図
17に示す第16の実施の形態の増幅回路において、抵
抗R1,R2を削除するとともに、出力電圧VOUT1
とオペアンプOP3の負入力端子の電圧との間の電圧を
分圧する、抵抗R4,R3からなる第1の分圧回路と、
オペアンプOP3の負入力端子の電圧と出力電圧VOU
T2との間の電圧を分圧する、抵抗R3,R4からなる
第2の分圧回路と、全波整流回路20と、ローパスフィ
ルタ30と、トランスコンダクタンス回路40とを新た
に設けたものである。
17に示す第16の実施の形態の増幅回路において、抵
抗R1,R2を削除するとともに、出力電圧VOUT1
とオペアンプOP3の負入力端子の電圧との間の電圧を
分圧する、抵抗R4,R3からなる第1の分圧回路と、
オペアンプOP3の負入力端子の電圧と出力電圧VOU
T2との間の電圧を分圧する、抵抗R3,R4からなる
第2の分圧回路と、全波整流回路20と、ローパスフィ
ルタ30と、トランスコンダクタンス回路40とを新た
に設けたものである。
【0117】この第20の実施の形態の増幅回路におい
ては、第1および第2の分圧回路によって分圧された電
圧はMOSトランジスタM6,M5のゲートに各々印加
されるとともに、全波整流回路20に送られて全波整流
される。この全波整流回路2わの出力はローパスフィル
タ30によって波形整形されるとともに位相調整され
る。ローパスフィルタ30の出力はトランスコンダクタ
ンス回路40を介して第2のMOSトランジスタ対M
5,M6のソースに入力される。
ては、第1および第2の分圧回路によって分圧された電
圧はMOSトランジスタM6,M5のゲートに各々印加
されるとともに、全波整流回路20に送られて全波整流
される。この全波整流回路2わの出力はローパスフィル
タ30によって波形整形されるとともに位相調整され
る。ローパスフィルタ30の出力はトランスコンダクタ
ンス回路40を介して第2のMOSトランジスタ対M
5,M6のソースに入力される。
【0118】ここで第2のMOSトランジスタ対M5,
M6のソース電圧VS2は基準電圧VDよりも常に低い
と仮定する。
M6のソース電圧VS2は基準電圧VDよりも常に低い
と仮定する。
【0119】すると、VDとVS2との間には次式
【数27】 が成り立つ。この第20の実施の形態の増幅回路が安定
状態のときには、式(47)の右辺が零となるので、式
(47)と式(54)とから次式が成り立つ。
状態のときには、式(47)の右辺が零となるので、式
(47)と式(54)とから次式が成り立つ。
【0120】
【数28】 すなわち図21に示す第20の実施の形態の回路は、出
力電圧の振幅が入力電圧の振幅の平方根に比例するコン
プレッサ回路として機能することがわかる。
力電圧の振幅が入力電圧の振幅の平方根に比例するコン
プレッサ回路として機能することがわかる。
【0121】次に本発明による増幅回路の第21の実施
の形態の構成を図22に示す。
の形態の構成を図22に示す。
【0122】この第21の実施の形態の増幅回路は、図
21に示す第20の実施の形態の増幅回路において、全
波整流回路20、ローパスフィルタ30、およびトラン
スコンダクタンス回路40の代わりに全波整流回路2
5、ローパスフィルタ35、およびトランスコンダクタ
ンス回路45を設けたものである。
21に示す第20の実施の形態の増幅回路において、全
波整流回路20、ローパスフィルタ30、およびトラン
スコンダクタンス回路40の代わりに全波整流回路2
5、ローパスフィルタ35、およびトランスコンダクタ
ンス回路45を設けたものである。
【0123】差動入力電圧VIN1,VIN2は全波整
流回路25によって全波整流される。この全波整流回路
25の出力は、ローパスフィルタ35によって波形整形
されるとともに位相が調整される。そしてこのローパス
フィルタ35の出力はトランスコンダクタンス回路45
を介してMOSトランジスタ対M1,M2のソース電圧
VS1として入力される。
流回路25によって全波整流される。この全波整流回路
25の出力は、ローパスフィルタ35によって波形整形
されるとともに位相が調整される。そしてこのローパス
フィルタ35の出力はトランスコンダクタンス回路45
を介してMOSトランジスタ対M1,M2のソース電圧
VS1として入力される。
【0124】ここでMOSトランジスタM1,M2のソ
ース電圧VS1は基準電圧VDよりも常に低いと仮定
し、第21の実施の形態の増幅回路が安定状態にあると
すると、次式が成り立つ。
ース電圧VS1は基準電圧VDよりも常に低いと仮定
し、第21の実施の形態の増幅回路が安定状態にあると
すると、次式が成り立つ。
【0125】
【数29】 すなわち、図22に示す第21の実施の形態の回路の出
力電圧の振幅は差動入力電圧の2乗に比例するエクスパ
ンダ回路として動作することが分かる。
力電圧の振幅は差動入力電圧の2乗に比例するエクスパ
ンダ回路として動作することが分かる。
【0126】次に本発明による増幅回路の第22の実施
の形態の構成を図23に示す。
の形態の構成を図23に示す。
【0127】この第22の実施の形態の回路は図16に
示す第15の実施の形態の増幅回路において、各々の増
幅率が2であるn−1個の電圧増幅器W1〜Wn−1を
設けるとともに、第1、第2、……、第nのMOSトラ
ンジスタ対のソース端子を共通に接続し、更にnビット
のディジタルデータDに対応したn個の差動入力電圧V
IN1〜VINnの第iの差動入力電圧VINi(i=
1,…n)を第iのMOSトランジスタ対のゲート間に
印加したものである。ここでDおよびVINiは次式で
表わされる。
示す第15の実施の形態の増幅回路において、各々の増
幅率が2であるn−1個の電圧増幅器W1〜Wn−1を
設けるとともに、第1、第2、……、第nのMOSトラ
ンジスタ対のソース端子を共通に接続し、更にnビット
のディジタルデータDに対応したn個の差動入力電圧V
IN1〜VINnの第iの差動入力電圧VINi(i=
1,…n)を第iのMOSトランジスタ対のゲート間に
印加したものである。ここでDおよびVINiは次式で
表わされる。
【0128】
【数30】 この第22の実施の形態の回路の出力電圧は、式(4
6)から次の(61)式で表せる。
6)から次の(61)式で表せる。
【0129】
【数31】 すなわち図23に示した第22の実施の形態の回路はD
/Aコンバータとして動作することがわかる。
/Aコンバータとして動作することがわかる。
【0130】次に本発明による増幅回路の第23の実施
の形態の構成を図24に示す。
の形態の構成を図24に示す。
【0131】この第23の実施の形態の回路は図18に
示した第17の実施の形態の回路において、各々の増幅
率が2であるn−1個の電圧増幅器W1〜Wn−1を設
けるとともに、第1、第2、……、第nのMOSトラン
ジスタ対のソース端子を共通に接続し、nビットのディ
ジタルデータDに対応したn個の差動入力電圧VIN1
〜VINnの第iの差動入力電圧VINiを第iのMO
Sトランジスタ対のゲート間に印加したものである。な
おディジタルデータDおよび第iの差動入力電圧VIN
iは式(59)、式(60)で各々表わされる。
示した第17の実施の形態の回路において、各々の増幅
率が2であるn−1個の電圧増幅器W1〜Wn−1を設
けるとともに、第1、第2、……、第nのMOSトラン
ジスタ対のソース端子を共通に接続し、nビットのディ
ジタルデータDに対応したn個の差動入力電圧VIN1
〜VINnの第iの差動入力電圧VINiを第iのMO
Sトランジスタ対のゲート間に印加したものである。な
おディジタルデータDおよび第iの差動入力電圧VIN
iは式(59)、式(60)で各々表わされる。
【0132】この第23の実施の形態の回路の出力電圧
は式(48)から次式で表わせる。
は式(48)から次式で表わせる。
【0133】
【数32】 これにより第23の実施の形態の回路はD/Aコンバー
タとして動作することが分かる。
タとして動作することが分かる。
【0134】図23、図24に示した第22、第23の
実施の形態の回路は従来の抵抗分圧型D/Aコンバータ
にくらべ、抵抗をごくわずかしか使用していないため、
集積回路に適した回路である。またたとえば図10、図
11に示した増幅回路のように抵抗R1、R2を削除し
て出力電圧の分圧電圧をMOSトランジスタM5,M6
のゲート間に印加することも可能であるし、図12、図
13に示した回路のように抵抗R1、R2をMRCに置
き換えることも可能である。
実施の形態の回路は従来の抵抗分圧型D/Aコンバータ
にくらべ、抵抗をごくわずかしか使用していないため、
集積回路に適した回路である。またたとえば図10、図
11に示した増幅回路のように抵抗R1、R2を削除し
て出力電圧の分圧電圧をMOSトランジスタM5,M6
のゲート間に印加することも可能であるし、図12、図
13に示した回路のように抵抗R1、R2をMRCに置
き換えることも可能である。
【0135】また一般にMOSトランジスタは抵抗にく
らべて特性がばらつきやすく、特にMOSトランジスタ
の閾値は制御が困難でばらつきも大きいため、抵抗の代
わりにMOSトランジスタを使用したD/Aコンバータ
は誤差が大きいと考えられる。しかし本発明によるD/
AコンバータはMOSトランジスタの閾値の影響を受け
ないことが以下のように示される。
らべて特性がばらつきやすく、特にMOSトランジスタ
の閾値は制御が困難でばらつきも大きいため、抵抗の代
わりにMOSトランジスタを使用したD/Aコンバータ
は誤差が大きいと考えられる。しかし本発明によるD/
AコンバータはMOSトランジスタの閾値の影響を受け
ないことが以下のように示される。
【0136】例えば、iビット目に対応するMOSトラ
ンジスタ対(M1I、M2i)に流れる電流をそれぞれ
I1i、I2iとし、それぞれのMOSトランジスタの
閾値電圧をそれぞれVthI1、Vth2iとする。
ンジスタ対(M1I、M2i)に流れる電流をそれぞれ
I1i、I2iとし、それぞれのMOSトランジスタの
閾値電圧をそれぞれVthI1、Vth2iとする。
【0137】第iビットのデータDiが“1”の場合の
差動電流Ii1と、Diが“0”の場合の差動電流Ii0の
差ΔIi は以下の様に表される。
差動電流Ii1と、Diが“0”の場合の差動電流Ii0の
差ΔIi は以下の様に表される。
【0138】
【数33】 (65)式から、差動電流の差はそれぞれのMSOトラ
ンジスタの閾値電圧に無関係になることがわかる。各桁
のDiが全て“0”である場合の出力電圧をV0とすれ
ば、出力電圧VOUTは次式で表される。
ンジスタの閾値電圧に無関係になることがわかる。各桁
のDiが全て“0”である場合の出力電圧をV0とすれ
ば、出力電圧VOUTは次式で表される。
【0139】
【数34】 すなわち第22、第23の実施の形態の回路の出力電圧
VOUT−V0はMOSトランジスタの閾値電圧のばら
つきの影響を受けないことがわかる。
VOUT−V0はMOSトランジスタの閾値電圧のばら
つきの影響を受けないことがわかる。
【0140】
【発明の効果】以上述べたように本発明によれば、オフ
セットの影響を少なくすることができるとともにダイナ
ミックレンジを可及的に広くすることができる。
セットの影響を少なくすることができるとともにダイナ
ミックレンジを可及的に広くすることができる。
【図1】本発明による増幅回路の第1の実施の形態の構
成を示す回路図。
成を示す回路図。
【図2】本発明による増幅回路の第2の実施の形態の構
成を示す回路図。
成を示す回路図。
【図3】本発明による増幅回路の第3の実施の形態の構
成を示す回路図。
成を示す回路図。
【図4】本発明による増幅回路の第4の実施の形態の構
成を示す回路図。
成を示す回路図。
【図5】本発明による増幅回路の第5の実施の形態の構
成を示す回路図。
成を示す回路図。
【図6】本発明による増幅回路の第6の実施の形態の構
成を示す回路図。
成を示す回路図。
【図7】本発明による増幅回路の第7の実施の形態の構
成を示す回路図。
成を示す回路図。
【図8】本発明による増幅回路の第8の実施の形態の構
成を示す回路図。
成を示す回路図。
【図9】本発明による増幅回路の第9の実施の形態の構
成を示す回路図。
成を示す回路図。
【図10】本発明による増幅回路の第10の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図11】本発明による増幅回路の第11の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図12】本発明による増幅回路の第12の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図13】本発明に用いられるMRCの一具体例を示す
回路図。
回路図。
【図14】本発明による増幅回路の第13の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図15】本発明による増幅回路の第14の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図16】本発明による増幅回路の第15の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図17】本発明による増幅回路の第16の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図18】本発明による増幅回路の第17の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図19】本発明による増幅回路の第18の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図20】本発明による増幅回路の第19の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図21】本発明による増幅回路の第20の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図22】本発明による増幅回路の第21の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図23】本発明による増幅回路の第22の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図24】本発明による増幅回路の第23の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図25】従来の増幅回路の構成を示す回路図。
M1,M2 NチャネルMOSトランジスタ M3,M4 PチャネルMOSトランジスタ OP1 オペアンプ OP2 オペアンプ OP3 オペアンプ R1,R2 抵抗
Claims (11)
- 【請求項1】ソースが第1の電源に共通に接続される特
性が同一の第1導電型の第1および第2のMOSトラン
ジスタと、 負入力端子が前記第1のMOSトランジスタのドレイン
に接続され、正入力端子が前記第2のMOSトランジス
タのドレインに接続される第1のオペアンプと、 2つの入力端子を有し、一方の入力端子が前記第2のM
OSトランジスタのドレインに接続され、他方の入力端
子が第2の電源に接続される第2のオペアンプと、 前記第1のMOSトランジスタのドレインと前記第1の
オペアンプの出力端子との間に設けられる第1の抵抗回
路と、 前記第2のMOSトランジスタのドレインと第3の電源
との間に設けられる前記第1の抵抗回路と同じ抵抗値を
有する第2の抵抗回路と、 前記第1のMOSトランジスタのドレインに負荷電流を
供給する第1の負荷回路と、 前記第2のMOSトランジスタのドレインに前記負荷電
流と同じ値の負荷電流を供給する第2の負荷回路と、 を備え、前記第1のオペアンプの出力を出力とし、前記
第2のMOSトランジスタのドレイン電圧が前記第2の
電源の電圧に等しくなるように前記第2のオペアンプの
出力で前記第1および第2の負荷回路を流れる負荷電流
を制御することを特徴とする単出力差動増幅回路。 - 【請求項2】前記第1の負荷回路は一端が前記第1のM
OSトランジスタのドレインに接続され、他端が前記第
2のオペアンプの出力端子に接続される第1の抵抗素子
からなり、 前記第2の負荷回路は一端が前記第2のMOSトランジ
スタのドレインに接続され、他端が前記第2のオペアン
プの出力端子に接続され、前記第1の抵抗素子と同じ抵
抗値を有する第2の抵抗素子であることを特徴とする請
求項1記載の単出力差動増幅回路。 - 【請求項3】前記第1の負荷回路は、ドレインが前記第
1のMOSトランジスタのドレインに接続され、ゲート
が前記第2のオペアンプの出力端子に接続され、ソース
が第4の電源に接続される、前記第1導電型と異なる第
2導電型の第3のMOSトランジスタからなり、 前記第2の負荷回路は、ドレインが前記第2のMOSト
ランジスタのドレインに接続され、ゲートが前記第2の
オペアンプの出力端子に接続され、ソースが前記第4の
電源に接続される第2導電型の前記第3のMOSトラン
ジスタと同じ特性を有する第4のMOSトランジスタか
らなることを特徴とする請求項1記載の単出力差動増幅
回路。 - 【請求項4】ソースが第1の電源に共通に接続される特
性が同一の第1導電型の第1および第2のMOSトラン
ジスタと、 負入力端子が前記第1のMOSトランジスタのドレイン
に接続され、正入力端子が前記第2のMOSトランジス
タのドレインに接続される第1のオペアンプと、 負入力端子が前記第2のMOSトランジスタのドレイン
に接続され、正入力端子が第2の電源に接続される第2
のオペアンプと、 前記第1のMOSトランジスタのドレインと前記第1の
オペアンプの出力端子との間に設けられる第1の抵抗回
路と、 前記第2のMOSトランジスタのドレインと第2のオペ
アンプの出力端子との間に設けられ前記第1の抵抗回路
と同じ抵抗値を有する第2の抵抗回路と、 前記第1のMOSトランジスタのドレインに接続され、
前記第1のMOSトランジスタのドレインに負荷電流を
供給する第1の負荷回路と、 前記第2のMOSトランジスタのドレインに接続され、
前記第2のMOSトランジスタのドレインに前記負荷電
流と等しい負荷電流を供給する第2の負荷回路と、を備
え、 前記第1、第2のオペアンプの出力を差動出力とし、 前記差動出力で前記第1、第2の負荷回路を流れる負荷
電流を制御することを特徴とする全差動増幅回路。 - 【請求項5】前記第1のMOSトランジスタに並列に接
続される第1導電型の第5のMOSトランジスタと、 前記第2のMOSトランジスタに並列に接続される第1
導電型の第6のMOSトランジスタと、 を備えていることを特徴とする請求項1乃至4いずれか
に記載の増幅回路。 - 【請求項6】前記第5、第6のMOSトランジスタのゲ
ートに出力電圧の分圧電圧を印加したことを特徴とする
請求項5記載の増幅回路。 - 【請求項7】前記第1、第2の抵抗回路を削除したこと
を特徴とする請求項6の増幅回路。 - 【請求項8】前記第1および第2の抵抗回路はMRC
(Mos Resistive Circuit )から構成されることを特徴
とする請求項1乃至6のいずれかに記載の増幅回路。 - 【請求項9】ソースが第5の電源に接続され、ドレイン
が前記第1のMOSトランジスタのドレインに接続され
る第1導電型の第5のMOSトランジスタと、 ソースが前記第5の電源に接続され、ドレインが前記第
2のMOSトランジスタのドレインに接続される、前記
第5のMOSトランジスタと特性が同一の第1導電型の
第6のMOSトランジスタと、 を更に備えていることを特徴とする請求項1乃至4のい
ずれかに記載の増幅回路。 - 【請求項10】前記第1および第2の抵抗回路の代わり
に設けられ、前記第1のオペアンプの出力と前記第3の
電源との間の電圧を分圧する分圧回路と、 この分圧回路の出力を全波整流する全波整流回路と、 前記全波整流回路の出力を波形整形するとともに位相調
整するローパスフィルタと、 前記ローパスフィルタの出力を受け、出力が前記第5の
電源の電圧となるトランスコンダクタンス回路と、 を更に備え、前記第5および第6のMOSトランジスタ
のゲート間には前記分圧回路の出力電圧が印加されるこ
とを特徴とする請求項9記載の増幅回路。 - 【請求項11】前記第1および第2の抵抗回路の代わり
に設けられ、前記第1のオペアンプの出力と前記第3の
電源との間の電圧を分圧する分圧回路と、 前記第1および第2のMSOトランジスタに印加される
差動入力電圧を受け、全波整流する全波整流回路と、 前記全波整流回路の出力を波形整形するとともに位相調
整するローパスフィルタと、 前記ローパスフィルタの出力を受け、出力が前記第1の
電源の電圧となるトランスコンダクタンス回路と、 を備え、前記第5および第6のMOSトランジスタのゲ
ート間には前記分圧回路の出力電圧が印加されることを
特徴とする請求項9記載の増幅回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9283425A JPH10200348A (ja) | 1996-11-18 | 1997-10-16 | 増幅回路 |
US08/972,143 US5969573A (en) | 1996-11-18 | 1997-11-17 | Amplifier circuit with small offset voltage influence |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8-306325 | 1996-11-18 | ||
JP30632596 | 1996-11-18 | ||
JP9283425A JPH10200348A (ja) | 1996-11-18 | 1997-10-16 | 増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10200348A true JPH10200348A (ja) | 1998-07-31 |
Family
ID=26555040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9283425A Withdrawn JPH10200348A (ja) | 1996-11-18 | 1997-10-16 | 増幅回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5969573A (ja) |
JP (1) | JPH10200348A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2005311696A (ja) * | 2004-04-21 | 2005-11-04 | Matsushita Electric Ind Co Ltd | 増幅器および基準電圧発生回路 |
JP2015079944A (ja) * | 2013-09-10 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7126423B1 (en) | 2000-11-20 | 2006-10-24 | Sitel Semiconductor B.V. | Differential difference amplifier for amplifying small signals close to zero volts |
US6400225B1 (en) * | 2000-11-20 | 2002-06-04 | National Semiconductor Corporation | Differential difference amplifier for amplifying small signals close to zero volts |
US11071499B2 (en) * | 2016-05-17 | 2021-07-27 | Case Western Reserve University | Multichannel ultra-low noise amplifier |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
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