JP3227980B2 - 多結晶シリコン薄膜形成方法およびｍｏｓトランジスタのチャネル形成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多結晶シリコン薄膜の
形成方法およびその多結晶シリコン薄膜形成方法を用い
たＭＯＳトランジスタのチャネル形成方法に関する。

【０００２】

【従来の技術】液晶表示装置の画素駆動用のトランジス
タ、その周辺素子のトランジスタ、負荷素子型のスタテ
ィックＲＡＭ（以下ＳＲＡＭと記す) 等には、非晶質(
アモルファス) 状シリコンあるいは多結晶シリコン( ポ
リシリコン) の薄膜を用いた薄膜トランジスタ[ 以下Ｔ
ＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と
記す] が使われている。

【０００３】しかし、多結晶シリコンは単結晶シリコン
に比べ、シリコン原子の未結合手が高密度に存在してい
るので、それら未結合手がスイッチングオフ時において
リーク電流の発生原因になっている。その結果、スイッ
チオン時の動作速度を低下させる原因になっている。し
たがって、ＴＦＴの特性を向上させるには、結晶欠陥が
少ない均一性に優れた多結晶シリコン薄膜を形成するこ
とが要求される。そのような多結晶シリコン薄膜の形成
方法としては、化学的気相成長法や固相成長法等が提案
されている。またリーク電流などの原因になる未結合手
を減少させる手段としては、多結晶シリコン薄膜中に水
素をドーピングすることによって、未結合手に水素を結
合させるという、水素化技術が行われている。

【０００４】しかしながら、化学的気相成長法によっ
て、大きな粒径の結晶を成長させて多結晶シリコン薄膜
を形成すると、その膜厚は不均一になる。また、化学的
気相成長法では、均一な膜厚の多結晶シリコン薄膜を得
ることは難しい。このため、多結晶シリコン薄膜を用い
て素子特性の均一なトランジスタを形成することが難し
くなる。

【０００５】また、固相成長法では結晶が樹枝状に成長
し、結晶の粒径を１μｍ以上の大きさに形成することが
できるが、その樹枝状結晶粒内に、転位、双晶などの微
小な欠陥を含み、これがトラップとして働き、特性向上
を妨げ、不安定にする。

【０００６】

【発明が解決しようとする課題】このような、未結合手
による粒界トラップ密度を低減するために、エキシマレ
ーザー光を用いたアニール処理を行う方法も提案されて
いる。エキシマレーザ光はＵＶ光のためシリコンの吸収
係数が大きく、シリコン表面付近のみ加熱できると言う
利点を有する。よって、下地( ガラス基板、下層ＬＳＩ
の接合部等) に影響を与えない。エキシマレーザーアニ
ールの方法としては、第一にアモルファスシリコン膜へ
の直接アニール、第二に固相成長後の多結晶シリコン膜
に対して、膜全体が溶融しないエネルギー密度でエキシ
マレーザ光によりアニールする方法がある。

【０００７】前者のアモルファスシリコンへの直接アニ
ール法は、後者の方法と比較してプロセスが簡単で、将
来のＬＳＩの量産化に有利である。また、１回のエキシ
マレーザー照射で大面積をアニール処理できれば、さら
に、量産化に有利である。しかしながら、アモルファス
シリコン膜への直接アニールに従来のエキシマレーアー
装置を用いた場合、粒界トラップ密度の少ない、結晶性
の良い多結晶シリコン薄膜を得るのに十分な、シングル
ショットで大面積、面均一なエキシマレーザービームを
得ることは難しかった。その点を補うために、近年シン
グルショットで大面積をアニール処理することが可能
な、大出力エネルギーを持ったエキシマレーザーが開発
されている。また、エキシマレーザーアニールの効果を
高めるために、基板を数百度に加熱してアモルファスシ
リコンへの直接アニールを施す手法が考案されたが、粒
界トラップ密度の少ない、結晶性の良い多結晶シリコン
薄膜を得るためのプロセス条件が特定されていない。

【０００８】しかも、従来のアモルファスシリコンへの
直接アニール法では、多結晶シリコンの結晶粒径は平均
５０ｎｍ以下であった。本発明は、結晶性を従来以上に
向上させた多結晶シリコン薄膜の形成方法、およびその
多結晶シリコン薄膜を用いることで、電気的特性に優れ
たトランジスタのチャネル形成方法を提供することを目
的とする。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた多結晶シリコン薄膜の形成方法お
よびその多結晶シリコン薄膜形成方法を用いたトランジ
スタのチャネル形成方法である。

【００１０】すなわち、本発明に係る多結晶シリコン薄
膜形成方法では、第１の工程で、基板上に好ましくは３
０ｎｍ〜５０ｎｍの膜厚の非晶質シリコン層を形成す
る。次いで第２の工程で、好ましくは３５０〜５００
℃、さらに好ましくは３５０℃〜４５０℃に基板加熱を
行って、非晶質シリコン層を加熱する。

【００１１】その後、第３の工程で、少なくとも非晶質
シリコン層に、エキシマレーザーエネルギー密度１００
ｍＪ／ｃｍ² 〜５００ｍＪ／ｃｍ² 、好ましくは２８０
ｍＪ／ｃｍ² 〜３３０ｍＪ／ｃｍ² 、パルス幅８０ｎｓ
〜２００ｎｓ、好ましくは１４０ｎｓ〜２００ｎｓのエ
キシマレーザ光を照射し、非晶質シリコン層の直接アニ
ールを行って、多結晶シリコン薄膜を形成する。エキシ
マレーザ光照射に用いるレーザ照射装置のトータルエネ
ルギーは、５Ｊ以上、好ましくは１０Ｊ以上である。そ
の際に、ワンショットで、少なくとも１０ｃｍ² の面積
以上の面積を一度に照射する。

【００１２】また、上記第１の工程の後および上記第３
の工程の前に、非晶質シリコン層上に反射防止膜を形成
することが好ましい。反射防止膜を形成することで、非
晶質シリコン層に対するレーザ光の吸収効率が向上し、
エキシマレーザーエネルギー密度を、たとえば１８０ｍ
Ｊ／ｃｍ² 〜２３０ｍＪ／ｃｍ² 程度に低下させること
ができる。

【００１３】本発明に係るＭＯＳトランジスタのチャネ
ル形成方法は、上記多結晶シリコン薄膜形成方法を用い
て形成した多結晶シリコン薄膜に、ＭＯＳトランジスタ
のチャネル領域を形成する。

【００１４】

【作用】優れた電気特性を持ち、且つ素子特性の均一な
トランジスタを得るためには、多結晶シリコン薄膜の結
晶粒径はトランジスタのチャネル寸法を超えない程度の
大粒径であり、さらに、結晶粒内に結晶欠陥が存在しな
いことが条件である。

【００１５】この様な要求を満たした多結晶シリコン薄
膜を得るためには、効率よくエキシマレーザーのエネル
ギーが非晶質シリコン薄膜中に伝わり、且つ非晶質が結
晶粒内に欠陥を生じることなく結晶化するための、時間
をパラメータとしたエネルギープロファイルを得ること
が必要である。そのためのパラメータとしては、エキシ
マレーザーパルス幅、エキシマレーザーエネルギー密
度、非晶質シリコンの膜厚、基板加熱温度があげられ
る。理想的な結晶性を持った多結晶シリコン薄膜を得よ
うとするときに、これらのパラメータが結晶性に与える
影響は互いに相関関係がある。たとえば、基板加熱を行
えば必要なエキシマレーザーエネルギー密度は低くて済
むが、膜厚が厚くなれば、熱拡散状態の違いから、必要
なエキシマレーザーエネルギー密度が高くなる。従っ
て、目的の結晶性を持った多結晶シリコン薄膜を得るた
めには、これらのパラメータの条件を絞り込む必要があ
る。

【００１６】本発明の特徴は、エキシマレーザーを用い
て、非晶質シリコンへ直接アニール処理を行い、シング
ルショットで、大面積で、面内均一性を有し、且つトラ
ンジスタを形成する上でもっとも理想的な、粒界トラッ
プ密度の少ない、結晶性の良い多結晶シリコン薄膜を得
るために、上記パラメータを決定したところにある。

【００１７】本発明によれば、少なくとも１０ｃｍ² 以
上、好ましくは６ｃｍ×６ｃｍ以上の広い領域にわたっ
て、平均結晶粒径が１５０ｎｍ（ばらつきが±約１００
ｎｍ）で、結晶粒界および結晶粒内に電子トラップ密度
の少ない多結晶シリコン薄膜を形成することが可能とな
る。

【００１８】

【実施例】まず、本発明を具体的実施態様に基づき説明
する。第１実施態様 本発明の多結晶シリコン薄膜形成方法に関する第１の実
施態様を、図１に示す多結晶シリコン薄膜形成工程図に
より説明する。

【００１９】図１（Ａ）に示すように、基板１１の上層
に、絶縁層１２を形成する。基板１１としては、特に限
定されないが、たとえばシリコン基板などの半導体基
板、あるいはガラス基板などを用いることができる。絶
縁層１２としては、特に限定されないが、たとえば酸化
シリコンを用いることができる。次に、第１の工程とし
て、たとえば化学気相成長法によって、絶縁層１２上
に、非晶質シリコン層１３を堆積する。この非晶質シリ
コン層１３は、たとえば４０ｎｍの膜厚に堆積される。

【００２０】この非晶質シリコン層１３は、たとえばモ
ノシラン（ＳｉＨ₄ ）を用いた低圧（ＬＰ）ＣＶＤ法に
より成膜され、その堆積温度条件としては、たとえば５
００℃以下に設定することが望ましい。このように、堆
積温度を５００℃以下に設定することにより、次工程に
おいて、非晶質シリコン層１３をエキシマレーザーアニ
ールする際に、結晶粒内に結晶欠陥の少ない多結晶シリ
コン薄膜を形成することができる。なお、上記堆積温度
を５５０℃を越える温度に設定した場合には、結晶が部
分的に成長して、欠陥密度の高い多結晶シリコン薄膜が
形成される。

【００２１】次いで、少なくとも上記非晶質シリコン層
１３を、基板と共に加熱する（基板加熱）。その基板加
熱は、たとえば抵抗線を用いて行い、基板加熱温度はた
とえば４００℃に設定する。次いで、図１（Ｂ）に示す
ように、上記非晶質シリコン層１３にエキシマレーザ光
１５を照射し、上記非晶質シリコン層１３の直接アニー
ルを行い、溶融した領域を再結晶化して、多結晶シリコ
ン薄膜１３ａを形成する。

【００２２】エキシマレーザ光１５としては、たとえば
波長が３０８ｎｍの塩化キセノン（ＸｅＣｌ）エキシマ
レーザ光を用いる。その場合には、エキシマレーザ光１
５のトータルエネルギーを、たとえば１０Ｊ以上の装置
を使用して、エキシマレーザエネルギー密度をたとえば
３００ｍＪ／ｃｍ² 、パルス幅をたとえば１５０ｎｓに
設定し、照射する。

【００２３】なお、上記エキシマレーザ光は、非晶質シ
リコン層１３に吸収されやすい波長のレーザ光であれば
どのようなものであっても良く、たとえば、波長が２４
９ｎｍのフッ化クリプトン（ＫｒＦ）エキシマレーザ
光、もしくは波長が１９３ｎｍのフッ化アルゴン（Ａｒ
Ｆ）エキシマレーザ光等を用いても良い。その場合に
は、照射エネルギー密度の値は適宜選択される。

【００２４】本実施態様に係る多結晶シリコン薄膜形成
方法では、トータルエネルギー１０Ｊ以上のエキシマレ
ーザ光発生装置を用いて、非晶質シリコン層の膜厚、基
板加熱温度、エキシマレーザ光のパルス幅、エキシマレ
ーザ光のエネルギー密度を特定の値に設定することによ
り、少なくとも６ｃｍ×６ｃｍの広い領域にわたって、
平均粒径が１５０ｎｍで、結晶粒界および結晶粒内に電
子トラップ密度の少ない多結晶シリコン薄膜１３ａを形
成することができる。したがって、得られた多結晶シリ
コン薄膜を、中小型直視型の液晶表示装置等に用いれ
ば、高性能液晶表示装置等の量産化が行える。

【００２５】第２実施態様 次に、多結晶シリコン薄膜形成方法の第２の実施態様と
して、反射防止膜１４を非晶質シリコン層１３の上に堆
積して、エキシマレーザ光１５を照射する方法を、図２
の工程図により説明する。

【００２６】図２に示す工程では、基板１１の表面に、
非晶質シリコン層１３を、前記第１実施態様と同様にし
て形成した後、非晶質シリコン層１３の上に反射防止膜
１４を、たとえば５０ｎｍ堆積する。非晶質シリコン層
１３の成膜条件などは、上記第１の実施態様と同様であ
る。

【００２７】上記反射防止膜１４としては、たとえば酸
化シリコン（Ｓｉ_x Ｏ_y ）、Ｓｉ_xＮ_y 、Ｓｉ_x Ｏ_y Ｎ
_z を用いることができる。反射防止膜の膜厚は、反射防
止効果が最大限になるように決定される。この実施態様
の場合には、エキシマレーザ光１５のトータルエネルギ
ーがたとえば１０Ｊ以上の装置を使用して、エネルギー
密度をたとえば２００ｍＪ／ｃｍ² 、パルス幅をたとえ
ば１５０ｎｓに設定し、照射する。その後、エッチング
技術を用いて、上記反射防止膜１４を除去する。この第
２の実施態様に係る多結晶シリコン薄膜形成方法では、
反射防止膜１４を用いることにより、第１の実施態様と
比較して低いエキシマレーザエネルギー密度で、第１の
実施態様で得られる多結晶シリコン薄膜１３ａと同等の
多結晶シリコン薄膜１３ｂを得ることができる。

【００２８】本実施態様に係る多結晶シリコン薄膜形成
方法を用いれば、１回のアニール処理で少なくとも６ｃ
ｍ×６ｃｍの広い領域にわたって、平均結晶粒径が１５
０ｎｍで、結晶粒界および結晶粒内に電子トラップ密度
の少ない多結晶シリコン薄膜１３ｂが得られる。したが
って、得られた多結晶シリコン薄膜を、中小型直視型の
液晶表示装置等に用いれば、高性能液晶表示装置等の量
産化が行える。

【００２９】第３実施態様 次に、上記第１実施態様および第２実施態様に係る多結
晶シリコン薄膜形成方法を用いて形成した多結晶シリコ
ン薄膜中に、チャネル領域を形成したボトムゲート型の
ＭＯＳトランジスタ（ＴＦＴ：薄膜トランジスタ）の製
造方法を、図３の製造工程図により説明する。なお、上
記第１実施態様および第２実施態様で説明したものと同
様の構成部品には、同一の符号を付し、その説明は、一
部省略する。

【００３０】まず、図３（Ａ）に示すように、たとえば
化学気相成長法によって、絶縁層１２を基板１１の上に
成膜する。次に、当該絶縁層１２上に、ゲート電極形成
膜２０を堆積する。ゲート電極形成膜２０は、たとえば
ＣＶＤ法により成膜され、リンをドーピングした多結晶
または非晶質シリコンで構成され、たとえば１００ｎｍ
の膜厚を有する。

【００３１】続いてホトリソグラフィー技術とエッチン
グとによって、ゲート電極形成膜２０の２点鎖線で示す
部分を除去し、残したゲート電極形成膜２０でゲート電
極２１を形成する。次いで、たとえば化学的気相成長法
（または熱酸化法等）によって、少なくとも上記ゲート
電極２１の表面を覆う状態にゲート絶縁膜２２を形成す
る。ゲート絶縁膜２２は、たとえば酸化シリコンで構成
され、その膜厚は、たとえば３０ｎｍである。

【００３２】次に、図３（Ｂ）に示すように、上記第１
実施態様または第２実施態様で説明したと同様の方法に
よって、ステップカバリッジ性に優れた成膜が行える化
学的気相成長法によって、ゲート絶縁膜２２の表面に、
非晶質シリコン層２３を堆積する。この非晶質シリコン
層２３は、たとえば膜厚が４０ｎｍに形成される。

【００３３】次いで、図３（Ｃ）に示すように、上記第
１実施態様または第２実施態様と同様な条件で、非晶質
シリコン層２３にエキシマレーザ光２５を照射し、当該
非晶質シリコン層２３の直接アニールを行い、溶融した
領域を再結晶化して、多結晶シリコン薄膜２３ａを形成
する。

【００３４】エキシマレーザ２５としては、たとえば波
長が３０８ｎｍの塩化キセノン（ＸｅＣｌ）エキシマレ
ーザ光を用いる。その場合には、エキシマレーザ光２５
のトータルエネルギーを、たとえば１０Ｊ以上の装置を
使用して、エキシマレーザエネルギー密度をたとえば３
００ｍＪ／ｃｍ² 、パルス幅をたとえば１５０ｎｓに設
定し、照射する。

【００３５】続いて、図４（Ｄ）に示すように、たとえ
ばリソグラフィー技術とエッチング技術とによって、多
結晶シリコン薄膜２３ａにおける２点鎖線で示す層間部
分２６を除去し、ゲート電極２１上およびその両側に多
結晶シリコン薄膜２３ａで所定パターンの導電層形成領
域２７を形成する。

【００３６】次いで、図４（Ｅ）に示すように、塗布技
術とリソグラフィー技術とによって、上記導電層形成領
域２７の上に、ゲート電極２１のパターンで、たとえば
レジスト膜で構成されるイオン注入マスク２８を形成す
る。そしてイオン注入法によって、上記ゲート電極２１
の両側における導電層形成領域２７に不純物（図示せ
ず）を導入し、ソース・ドレイン領域２９，３０を形成
する。イオン注入マスク３１の下方における導電層形成
領域２７がＴＦＴ型ＭＯＳトランジスタのチャネル領域
３１になる。

【００３７】その際のイオン注入条件としては、たとえ
ば打ち込みエネルギーを１０ＫｅＶに設定し、ドーズ量
を３×１０¹⁵ｃｍ^-2に設定して、ホウ素イオン(Ｂ⁺ )
を導入する。あるいは、打ち込みエネルギーを３５Ｋｅ
Ｖに設定し、ドース量を３×１０¹⁵ｃｍ^-2に設定して、
二フッ化ホウ素イオン（ＢＦ₂ ⁺ ）を導入する。

【００３８】その後、アッシャー処理またはウェットエ
ッチング等によって、イオン注入マスク２８を除去す
る。そして、ソース・ドレイン領域２９，３０の活性化
アニール処理を行う。アニール処理条件としては、たと
えば、アニール温度を９００℃に設定し、そのアニール
処理時間を２０分間に設定する。その後、図４（Ｆ）に
示すように、導電層形成領域２７を覆うように、層間絶
縁膜３２を成膜する。層間絶縁膜３２としては、特に限
定されないが、たとえばＣＶＤ法により成膜される酸化
シリコン膜、窒化シリコン膜、ＰＳＧ（リンドープガラ
ス）膜、ＢＰＳＧ（ボロンおよびリンドープガラス）膜
で構成される。

【００３９】次に、通常のリソグラフィー技術とエッチ
ング技術とによって、層間絶縁膜３２にコンタクトホー
ル３４，３５を形成する。さらにコンタクトホール３
４，３５を通して、ソース・ドレイン領域２９，３０に
接続する電極３６，３７を形成する。また、図示省略し
てあるが、ゲート電極２１に接続する電極も形成する。
これら電極は、ポリシリコン、あるいはアルミニウムな
どの金属で構成される。その後、電極のシンタリング処
理を行う。シンタリング処理の条件としては、特に限定
されないが、たとえば４００℃および１時間である。

【００４０】このようにして、ボトムゲート型のＭＯＳ
トランジスタ４０が形成される。上記ボトムゲート型の
ＭＯＳトランジスタ４０の製造方法では、上記第１実施
態様または第２実施態様で説明した多結晶シリコン薄膜
形成方法とほぼ同様にして、多結晶シリコン薄膜２３ａ
を形成し、その多結晶シリコン薄膜２３ａを導電層形成
領域２７とする。そして、そこにチャネル領域３１を形
成することにより、結晶粒界および結晶粒内に電子トラ
ップ密度の少ない当該チャネル領域４９を得ることが可
能となる。その結果、電気的特性に優れたＴＦＴ型ＭＯ
Ｓトランジスタが得られる。

【００４１】本実施態様に係るボトムゲート構造のＴＦ
Ｔ型ＭＯＳトランジスタ４０を、たとえばＳＲＡＭの負
荷素子に用いた場合には、当該ＳＲＡＭの消費電力が低
減される。また、ＳＲＡＭのソフトエラー耐性が向上す
るので、信頼性の向上が図れる。また、本実施態様に係
るＴＦＴ型ＭＯＳトランジスタは、液晶表示素子の駆動
トランジスタなどとしても好適に用いることができる。

【００４２】第４実施態様 次に、第１実施態様および第２実施態様に係る多結晶シ
リコン薄膜形成方法を用いて形成した多結晶シリコン薄
膜に、チャネル領域を形成したトップゲート型のＭＯＳ
トランジスタ（ＴＦＴ）の製造方法を、図５，６の製造
工程図により説明する。なお、上記第１実施態様および
第２実施態様で説明したものと同様の構成部品には、同
一の符号を付し、その説明は、一部省略する。

【００４３】まず、図５（Ａ）に示すように、たとえば
化学気相成長法によって、絶縁層１２を基板１１の上に
成膜する。次に、当該絶縁層１２上に、上記第１実施態
様または第２実施態様で説明したと同様の方法によっ
て、ステップカバリッジ性に優れた成膜が行える化学的
気相成長法によって、非晶質シリコン層４１を堆積す
る。この非晶質シリコン層４１は、たとえば膜厚が４０
ｎｍに形成される。

【００４４】次いで、上記第１実施態様または第２実施
態様と同様な条件で、非晶質シリコン層４１にエキシマ
レーザ光を照射し、当該非晶質シリコン層の直接アニー
ルを行い、溶融した領域を再結晶化して、多結晶シリコ
ン薄膜４１ａを形成する。エキシマレーザとしては、た
とえば波長が３０８ｎｍの塩化キセノン（ＸｅＣｌ）エ
キシマレーザ光を用いる。その場合には、エキシマレー
ザ光のトータルエネルギーを、たとえば１０Ｊ以上の装
置を使用して、エキシマレーザエネルギー密度をたとえ
ば３００ｍＪ／ｃｍ² 、パルス幅をたとえば１５０ｎｓ
に設定し、照射する。

【００４５】続いて、図５（Ｂ）に示すように、たとえ
ばリソグラフィー技術とエッチング技術とによって、多
結晶シリコン薄膜４１ａをエッチング加工し、所定パタ
ーンの導電層形成領域４２を形成する。続いて、たとえ
ば化学的気相成長（ＣＶＤ）法または熱酸化法等によっ
て、上記導電層形成領域４２の表面に、ゲート絶縁膜４
３を形成する。このゲート絶縁膜４３は、たとえば酸化
シリコンで構成され、その膜厚は、たとえば３０ｎｍで
ある。

【００４６】さらに、図５（Ｃ）に示すように、たとえ
ばＣＶＤ法によって、上記ゲート絶縁膜４３の表面に、
ゲート電極形成膜４４を堆積する。このゲート電極形成
膜４４は、たとえば不純物としてリンをドープした非晶
質シリコンまたは多結晶シリコンで構成され、その膜厚
は、たとえば１００ｎｍ程度である。

【００４７】次いで、レジスト膜４５を用いたホトリソ
グラフィー技術とエッチング技術とによって、２点鎖線
で示す部分の上記ゲート電極形成膜４４を除去し、導電
層形成領域４２上に位置するゲート電極形成膜４４でゲ
ート電極４６を形成する。続いて、図６（Ｄ）に示すよ
うに、ゲート電極４６を形成するためのエッチング加工
時に用いたレジスト膜４５をイオン注入マスクとして用
いて、イオン注入を行う。なお、イオン注入マスクとし
ては、エッチング加工時のレジスト膜４５とは別個のマ
スクを用いても良い。このイオン注入によって、ゲート
電極４６の両側に位置する上記導電層形成領域４２に不
純物（図示せず）を導入し、ソース・ドレイン領域４
７，４８を自己整合的に形成する。したがって、多結晶
シリコンで構成される導電層形成領域４２にチャネル領
域４９が自己整合的に形成される。

【００４８】その際のイオン注入条件としては、たとえ
ば打ち込みエネルギーを１０ＫｅＶに設定し、ドーズ量
を３×１０¹⁵ｃｍ^-2に設定して、ホウ素イオン(Ｂ⁺ )
を導入する。あるいは、打ち込みエネルギーを３５Ｋｅ
Ｖに設定し、ドース量を３×１０¹⁵ｃｍ^-2に設定して、
二フッ化ホウ素イオン（ＢＦ₂ ⁺ ）を導入する。

【００４９】その後、アッシャー処理またはウェットエ
ッチング等によって、レジスト膜４５を除去する。そし
て、ソース・ドレイン領域４７，４８の活性化アニール
を行う。アニール条件としては、たとえば、アニール処
理温度を９００℃に設定し、そのアニール処理時間を２
０分間に設定する。

【００５０】次に、図６（Ｅ）に示すように、ゲート電
極４６およびゲート絶縁膜４３の上に、ＣＶＤ法によっ
て、層間絶縁膜５０を、たとえば１５０ｎｍ〜２００ｎ
ｍの膜厚に形成する。この層間絶縁膜５０は、ＰＳＧ膜
またはＢＰＳＧ膜等の酸化シリコン系膜あるいは窒化シ
リコン膜により形成される。

【００５１】その後、通常のホトリソグラフィー技術と
エッチングとによって、コンタクトホール５１，５２，
５３を形成する。さらに、通常の配線形成技術によっ
て、コンタクトホール５１，５２，５３を通して、ゲー
ト電極４６、ソース・ドレイン領域４７，４８にそれぞ
れ接続する電極５５，５４，５６を形成する。これら電
極は、ポリシリコン、あるいはアルミニウムなどの金属
で構成される。

【００５２】その後シンタリング処理を行う。シンタリ
ング処理の条件としては、特に限定されないが、たとえ
ば４００℃および１時間である。このようにして、トッ
プゲート型のＭＯＳトランジスタ６０が形成される。本
実施態様に係るトップゲート型のＭＯＳトランジスタ６
０の製造方法では、上記第１実施態様または第２実施態
様に係る多結晶シリコン薄膜形成法を用いて、多結晶シ
リコン薄膜４１ａを形成し、その多結晶シリコン薄膜４
１ａにチャネル領域４９を形成することにより、結晶粒
界および結晶粒内に電子トラップ密度の少ないチャネル
領域４９を得ることが可能となる。その結果、電気的特
性に優れたＴＦＴ型ＭＯＳトランジスタが得られる。

【００５３】本実施態様に係るトップゲート構造のＴＦ
Ｔ型ＭＯＳトランジスタ６０を、たとえばＳＲＡＭの負
荷素子に用いた場合には、当該ＳＲＡＭの消費電力が低
減される。また、ＳＲＡＭのソフトエラー耐性が向上す
るので、信頼性の向上が図れる。また、本実施態様に係
るＴＦＴ型ＭＯＳトランジスタは、液晶表示素子の駆動
トランジスタなどとしても好適に用いることができる。

【００５４】以下、本発明を、さらに具体的な実施例に
基づき説明する。なお、本発明は、これら実施例に限定
されない。実施例１ まず、石英基板上に、モノシラン（ＳｉＨ₄ ）を用いた
低圧（ＬＰ）ＣＶＤ法により膜厚８０ｎｍの非晶質シリ
コン膜を成膜した。その堆積温度は、５００℃であっ
た。次に、この非晶質シリコン膜に、エキシマレーザー
を照射し、非晶質シリコンの結晶化を行い、多結晶シリ
コン膜を得た。その際に、基板は、４００℃に加熱し
た。レーザ照射を行うために用いた装置は、トータルの
エネルギーが１０Ｊであるソプラ社のＶＥＬであった。
レーザーのエネルギー密度は、２８０ｍＪ／ｃｍ² であ
った。ショット回数は、ワンショットであり、その範囲
は、６ｃｍ×６ｃｍであった。

【００５５】次に、透過型電子顕微鏡（ＴＥＭ）で観察
するために、ＨＦ：Ｈ₂ Ｏ＝１：１の混合液を用いて、
石英基板（ＳｉＯ₂ ）をエッチングし、多結晶シリコン
薄膜（試料）のみを得た。この試料の略中央部における
ＴＥＭ観察結果（明視野像）を図７に示す。ＴＥＭとし
ては、加速電圧が２００ｋＶのＪＥＯＬ ２０００ＦＸ
−IIを用いた。

【００５６】図７に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表１に示す。

【００５７】

【表１】 実施例２ レーザーエネルギー密度を３５０ｍＪ／ｃｍ² とした以
外は、実施例１と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（明視野像）を図８に示す。

【００５８】図８に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表１に示す。比較例１ レーザーエネルギー密度を２２０ｍＪ／ｃｍ² とした以
外は、実施例１と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（電子回折図形）を図９に示す。

【００５９】図９に示す写真の回折図形は、試料が依然
として非晶質であることが判明した。評価 実施例１，２および比較例１を比較すると、上記表１に
示すように、膜厚８０ｎｍにおいて、結晶粒径の大きい
多結晶シリコン薄膜を得るためには、エネルギー密度が
３５０ｍＪ／ｃｍ² である実施例２の方が好ましいこと
が判明した。

【００６０】実施例３ 非晶質シリコン膜の堆積時の膜厚を４０ｎｍとし、レー
ザーエネルギー密度を３００ｍＪ／ｃｍ² とした以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１０に示す。

【００６１】図１０に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表２に示す。

【００６２】

【表２】 実施例４ 非晶質シリコン膜の堆積時の膜厚を４０ｎｍとし、レー
ザーエネルギー密度を３５０ｍＪ／ｃｍ² とした以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１１に示す。

【００６３】図１１に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表２に示す。比較例２ 非晶質シリコン膜の堆積時の膜厚を４０ｎｍとし、レー
ザーエネルギー密度を１５０ｍＪ／ｃｍ² とした以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（電子回折図形）を図１２に示す。

【００６４】図１２に示す写真の回折図形は、試料が依
然として非晶質であることが判明した。評価 実施例３，４および比較例２を比較すると、上記表２に
示すように、膜厚４０ｎｍにおいて、結晶粒径の大きい
多結晶シリコン薄膜を得るためには、エネルギー密度が
３００ｍＪ／ｃｍ² で十分であり、それ以上エネルギー
密度を高くしてもそれほど大差ないことが判明した。

【００６５】実施例５ 非晶質シリコン膜の堆積時の膜厚を８０ｎｍとし、レー
ザーエネルギー密度を３５０ｍＪ／ｃｍ² とし、基板加
熱を行わないで（室温で）レーザーアニール処理した以
外は、実施例１と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（明視野像）を図１３に示す。

【００６６】図１３に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表３に示す。

【００６７】

【表３】 実施例６ 同じ試料に対するレーザー照射のショット回数を１０回
とした以外は、実施例５と同様にして、試料を準備し、
この試料の略中央部におけるＴＥＭ観察を行った。ＴＥ
Ｍ観察結果（明視野像）を図１４に示す。

【００６８】図１４に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表３に示す。実施例７ 同じ試料に対するショット回数を１００回とした以外
は、実施例５と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１５に示す。

【００６９】図１５に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表３に示す。評価 実施例５〜７を比較すると、上記図１３〜１５および表
３に示すように、多結晶シリコン薄膜の結晶性および結
晶粒径は、ショット回数によらないことが判明した。し
たがって、工程の短縮化の観点からは、レーザーのショ
ット回数は、一回で十分である。

【００７０】実施例８ 非晶質シリコン膜の堆積時の膜厚を４０ｎｍとし、レー
ザーエネルギー密度を３５０ｍＪ／ｃｍ² とした以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１６に示す。

【００７１】図１６に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表４に示す。

【００７２】

【表４】 実施例９ 非晶質シリコン膜の堆積時の膜厚を、８０ｎｍとした以
外は、実施例８と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（明視野像）を図１７に示す。

【００７３】図１７に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表４に示す。評価 実施例８，９を比較すると、上記図１６，１７および表
４に示すように、膜厚以外が同一条件では、大粒径の多
結晶シリコン薄膜を得るためには、膜厚４０ｎｍと薄い
方が有利であることが判明した。

【００７４】実施例１０ 非晶質シリコン膜の堆積時の膜厚を、４０ｎｍとし、レ
ーザーエネルギー密度を３００ｍＪ／ｃｍ² とし、基板
加熱を行わず（室温）にレーザーアニール処理した以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１８に示す。

【００７５】図１８に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表５に示す。

【００７６】

【表５】 実施例１１ 基板加熱温度を４００℃とした以外は、実施例１０と同
様にして、試料を準備し、この試料の略中央部における
ＴＥＭ観察を行った。ＴＥＭ観察結果（明視野像）を図
１９に示す。

【００７７】図１９に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表５に示す。実施例１２ レーザーエネルギー密度を３５０ｍＪ／ｃｍ² とし、基
板加熱を行わず（室温）にレーザーアニール処理した以
外は、実施例１と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（明視野像）を図２０に示す。

【００７８】図２０に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表６に示す。

【００７９】

【表６】 実施例１３ 基板加熱温度を４００℃とした以外は、実施例１２と同
様にして、試料を準備し、この試料の略中央部における
ＴＥＭ観察を行った。ＴＥＭ観察結果（明視野像）を図
２１に示す。

【００８０】図２１に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表６に示す。評価 上記図１８〜２１および表５および表６に示すように、
基板加熱を行うか否かのみが相違する条件では、基板加
熱を行った方が、大きな結晶粒径のポリシリコン膜を得
ることができることが判明した。

【００８１】また、実施例１１の試料について、結晶粒
径範囲および結晶粒径平均について、ショット面内均一
性について調べた結果、中央部において、結晶粒が大き
く、周辺部において、多少中央部よりも結晶粒径が小さ
くなる傾向にあることが判明したが、デバイス作製上問
題ない範囲であることが判明した。

【００８２】

【発明の効果】以上説明したように、本発明の多結晶シ
リコン薄膜形成方法によれば、１回のアニール処理で、
少なくとも３ｃｍ×３ｃｍの広い領域にわたって、平均
結晶粒径がかなり大きく、結晶粒界および結晶粒内に電
子トラップ密度の少ない多結晶シコン薄膜を得ることが
できる。したがって、得られた多結晶シリコン薄膜を、
中小型直視型の液晶表示装置等に用いれば、高性能液晶
表示装置等の量産化が行える。

【００８３】また、本発明に係るトランジスタのチャネ
ル形成方法によれば、多結晶シリコン薄膜形成方法で形
成した多結晶シリコン薄膜にトランジスタのチャネルを
形成するので、チャネル内の結晶粒界や電子トラップの
影響が少なくなる。したがって、リーク電流が少なくな
り、しきい値電圧のばらつきが大幅に低減されて、トラ
ンジスタの信頼性を大幅に向上できる。

【００８４】さらに、各トランジスタの特性のばらつき
を低減することができる効果がある。

【図面の簡単な説明】

【図１】図１（Ａ），（Ｂ）は本発明の一実施態様に係
る多結晶シリコン薄膜形成方法の工程図である。

【図２】図２は本発明の他の実施態様に係る多結晶シリ
コン薄膜形成方法の工程図である。

【図３】図３（Ａ）〜（Ｃ）は本発明の一実施態様に係
るＭＯＳトランジスタのチャネル形成方法を示す工程図
である。

【図４】図４（Ｄ）〜（Ｆ）は図３の続きの工程図であ
る。

【図５】図５（Ａ）〜（Ｃ）は本発明の他の実施態様に
係るＭＯＳトランジスタのチャネル形成方法を示す工程
図である。

【図６】図６（Ｄ），（Ｅ）は図５の続きの工程図であ
る。

【図７】図７は本発明の実施例１に係る多結晶シリコン
膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡写真
である。

【図８】図８は本発明の実施例２に係る多結晶シリコン
膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡写真
である。

【図９】図９は本発明の比較例１に係る試料のＴＥＭ観
察結果（電子回折図形）電子顕微鏡写真である。

【図１０】図１０は本発明の実施例３に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。

【図１１】図１１は本発明の実施例４に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。

【図１２】図１２は本発明の比較例２に係る試料のＴＥ
Ｍ観察結果（電子回折図形）電子顕微鏡写真である。

【図１３】図１３は本発明の実施例５に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。

【図１４】図１４は本発明の実施例６に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。

【図１５】図１５は本発明の実施例７に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。

【図１６】図１６は本発明の実施例８に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。

【図１７】図１７は本発明の実施例９に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。

【図１８】図１８は本発明の実施例１０に係る多結晶シ
リコン膜のＴＥＭ観察結果（明視野像）を示す電子顕微
鏡写真である。

【図１９】図１９は本発明の実施例１１に係る多結晶シ
リコン膜のＴＥＭ観察結果（明視野像）を示す電子顕微
鏡写真である。

【図２０】図２０は本発明の実施例１２に係る多結晶シ
リコン膜のＴＥＭ観察結果（明視野像）を示す電子顕微
鏡写真である。

【図２１】図２１は本発明の実施例１３に係る多結晶シ
リコン膜のＴＥＭ観察結果（明視野像）を示す電子顕微
鏡写真である。

【符号の説明】

１１… 基板 １２… 絶縁層 １３，２３，４１… 非晶質シリコン層 １３ａ，２３ａ，４１ａ… 多結晶シリコン層 １４… 反射防止膜 ２１，４６… ゲート電極 ２２，４３… ゲート絶縁膜 ２９，３０，４７，４８… ソース・ドレイン領域 ３１，４９… チャネル領域 ４０，６０… ＭＯＳトランジスタ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】第１の工程で、基板上に、所定膜厚の非晶
   質シリコン層を形成し、次いで第２の工程で、非晶質シ
   リコン層を所定温度に加熱し、その後第３の工程で、ト
   ータルエネルギーが５Ｊ以上のレーザ光発生装置を用い
   て、少なくとも非晶質シリコン層に、レーザーエネルギ
   ー密度１００ｍＪ／ｃｍ² 〜５００ｍＪ／ｃｍ² のレー
   ザ光を、ワンショットで１０ｃｍ² 以上の面積に照射し
   て、多結晶シリコン薄膜を形成する多結晶シリコン薄膜
   形成方法。
2. 【請求項２】上記非晶質シリコン層の膜厚が、３０ｎｍ
   〜５０ｎｍである請求項１に記載の多結晶シリコン薄膜
   形成方法。
3. 【請求項３】上記第２の工程における基板の加熱温度
   は、３５０℃〜５００℃である請求項１または２に記載
   の多結晶シリコン薄膜形成方法。
4. 【請求項４】少なくとも上記第３の工程の前には、上記
   非晶質シリコン層の表面に、反射防止膜を形成し、第３
   工程でのレーザーエネルギー密度を１００ｍＪ／ｃｍ²
   〜２３０ｍＪ／ｃｍ² に設定することを特徴とする請求
   項１〜３のいずれかに記載の多結晶シリコン薄膜形成方
   法。
5. 【請求項５】上記第３の工程で行うレーザ光照射の際の
   パルス幅は、８０ｎｓ〜２００ｎｓである請求項１〜４
   のいずれかに記載の多結晶シリコン薄膜形成方法。
6. 【請求項６】上記第３の工程で形成した多結晶シリコン
   薄膜に、ＭＯＳトランジスタのチャネル領域を形成する
   ことを特徴とする請求項１〜５のいずれかに記載の多結
   晶シリコン薄膜形成方法を用いたＭＯＳトランジスタの
   チャネル形成方法。