JP3226657B2 - Δςモジュレータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡＤ（アナログデジタ
ル）変換器に用いられるΔΣモジュレータ（デジタルシ
グマ変調器）に関する。

【０００２】

【従来の技術】オーバサンプリング方式の一つであるΔ
Σ変調方式でＡＤ変換を行う従来のΔΣ型ＡＤ変換器の
基本構成を図１に示す。ΔΣモジュレータ１０は一般
に、アナログ入力信号を積分する積分器、積分器の出力
を量子化する量子化器、および量子化器から出力する量
子化信号を極性を反転して上記アナログ入力信号に加算
する加算器を有する。ΔΣモジュレータ１０から出力す
る量子化信号はデジタルフィルタ２０によりＡＤ変換出
力として、上記アナログ入力信号に対応するデジタル信
号に変換される。

【０００３】一定電源電圧下で動作するΔΣ型ＡＤ変換
器は、絶対値が大きな過大信号入力に対してΔΣモジュ
レータ１０の内部の積分器出力である状態変数値が発振
（振幅増大現象）を起し、変換の線形性が失われたり、
ＳＮ比（信号対雑音比）の低下が発生したり、また入力
が正常動作範囲に復帰後も発振を継続してしまうことが
ある。さらにまた、ＡＣ（交流）信号をＡＤ変換するた
めのＡＤ変換器では、できるだけ大きなＡＣ信号入力に
対応することが必要という観点からも、入力信号のオフ
セットを取り除くことが好ましい。

【０００４】図２はオフセットを取り除くための従来の
回路構成例を示す。この入力信号のオフセットの取り除
きは入力信号をΔΣモジュレータ１０に入れる前にハイ
パスフィルタ３０を通すことで行っている。この場合に
は、ΔΣモジュレータ１０の出力（ｙ）は、入力（ｘ）
に対してそのオフセット分が取り除かれたもの（ｘ′）
とΔΣモジュレータ１０自身が発生するオフセット（Ｏ
Ｓ）との和、すなわち

【０００５】

【数１】 ｙ＝ｘ′＋ＯＳ …（１） となる。ただし、ここではΔΣモジュレータ１０によっ
てノイズシェーピングされたノイズでの高域の成分は考
えていない。

【０００６】

【発明が解決しようとする課題】従来のΔΣ型ＡＤ変換
器では、上述のようにΔΣモジュレータ自身が発生する
オフセットがそのΔΣモジュレータの出力に加算される
という問題があった。

【０００７】そこで、本発明の目的は、上述の点に鑑み
て、入力信号のオフセットのみならず、ΔΣモジュレー
タ自身が発生するオフセットも取り除けるΔΣモジュレ
ータを提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、アナログ入力信号を積分する第１の積分
手段と、該第１の積分手段の出力を量子化する量子化手
段と、該量子化手段の出力を極性を反転して前記アナロ
グ入力信号に加算する第１の加算手段と、前記量子化手
段の出力を積分する第２の積分手段と、該第２の積分手
段の出力を極性を反転して前記アナログ入力信号に加算
する第２の加算手段とを具備することを特徴とする。

【０００９】

【作用】以下に図面を参照して本発明の作用を詳述す
る。図３は本発明の基本構成を示す。図３において、１
００は前述の従来のΔΣモジュレータ１０と同様の構成
の回路部分であり、アナログ入力信号を積分する第１積
分器１１，第１の積分器１１の出力を量子化する量子化
器１２，量子化器１２の出力を第１のリファレンス信号
（ＶＲＥＦ１）を参照してアナログ信号に変換する第１
のＤＡ（デジタルアナログ）変換器１３および第１のＤ
Ａ変換器１３の出力を上記アナログ入力信号に加算する
（極性は負）第１の加算器１４を有する。４１は量子化
器１２の出力を第２のリファレンス信号（ＶＲＥＦ２）
を参照してアナログ信号に変換する第２のＤＡ変換器、
４２は第２のＤＡ変換器４１の出力を積分する第２の積
分器、および４３は第２の積分器４２の出力を上記アナ
ログ入力信号に加算する（極性は負）第２の加算器であ
る。このように、本発明のΔΣモジュレータは、上記従
来例と同様の回路部分１００にＤＡ変換器４１，第２の
積分器４２および第２の加算器４３とが追加されて構成
される。

【００１０】上記基本構成における信号の入出力関係を
図４に示す。ｙはΔΣモジュレータからの出力である。
ＯＳはΔΣモジュレータの入力ノイズでオフセット以外
の色々な周波数を含んでいる。ただし、高周波成分は考
えない。また積分器において高周波成分の積分値はゼロ
となると仮定する。図４から次式（２）が成立する。

【００１１】

【数２】

【００１２】上式（２）において、Ｓ（＝ｊω）≒０、
つまり低周波成分のとき、

【００１３】

【数３】

【００１４】となる。

【００１５】従って、直流成分に近い信号のときｙ≒０
となる。ｘは入力信号（交流）とオフセット、ＯＳは直
流成分が主であるから、上式（２）ではｘのオフセット
と、ＯＳとが≒０となり、ｘの信号成分のみが出力され
る。このように、入力信号（ｘ）も低周波成分が除去さ
れ、ΔΣモジュレータのオフセット（ＯＳ）も同様に低
周波成分が除去され、ΔΣモジュレータの出力ｙはｘの
信号成分のみとなる。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１７】（第１実施例）図５は本発明の一実施例の
ΔΣモジュレータの回路構成を示す。本例のΔΣモジュ
レータはＣＭＯＳプロセスによるＬＳＩ（大規模集積回
路）として実現され、その各スイッチはＭＯＳトランジ
スタによるトランスファゲートでできている。図中のＳ
１，Ｓ２は各スイッチに印加される切換信号を表わす。
本例のΔΣモジュレータは、スイッチドキャパシタ回路
（以下、ＳＣ回路と略称する）による２次のΔΣモジュ
レータ回路部分１１１〜１１５と、その出力により極性
をコントロールされ第２のリファレンス信号（ＶＲＥＦ
２）を積分するＳＣ回路１１７付の積分器（１１８）
と、その積分器出力を入力部の信号へ加算（極性は負）
するＳＣ回路１１９から成る。

【００１８】ＳＣ回路１１１，１１３はそれぞれ抵抗器
と等価であり、演算増幅器１１２，１１４とキャパシタ
Ｃ_5,Ｃ₈ とで図３の第１の積分器１１を構成する。１１
５は図３の量子化器１２を構成する比較器であり、入力
クロック信号をノードａ点の積分器出力でゲートして
“１”，“０”の２値の量子化信号を発生する。ＳＣ回
路１１６は図３の第１のＤＡ変換器１３と第１の加算器
１４に相当する。ＳＣ回路１１７，演算増幅器１１８お
よびキャパシタＣ₁₀とで図３の第２のＤＡ変換器４１と
第２の積分器４２を構成する。ＳＣ回路１１９は図３の
第２の加算器４３に相当する。

【００１９】図６は図５の回路の信号のタイミングと波
形を示すタイミングチャートである。

【００２０】本例の実験例では、ΔΣモジュレータの出
力周波数およびＳＣ回路のスイッチの動作周波数をそれ
ぞれ５１２ｋＨｚ、デジタルフィルタ出力時の出力レー
トを８ｋＨｚとし、入力およびΔΣモジュレータの低周
波数１６Ｈｚをカットオフとして減衰させるように構成
した。この結果、デジタルフィルタ出力が１４ビット出
力である場合には、オフセットが検出不能となるところ
まで、オフセットを低減させることができることが確認
できた。

【００２１】（第２実施例）図７は第２の積分器出力を
ΔΣモジュレータの入力部の信号に加算する（極性は
負）別の構成例を示す。本例では、アナログ入力信号を
ΔΣモジュレータに導入するためのＳＣ回路１１１のキ
ャパシタＣ₁ の左端を、入力信号と第２積分器出力間で
交互に接続するようになっており、これにより、（入力
信号−第２積分器出力）×Ｃ₁ なる電荷をΔΣモジュレ
ータの第１積分器に入力する。

【００２２】本例は、図５の第１実施例に比べ、ＳＣ回
路１１９を構成しているキャパシタＣ₄ とこれに接続さ
れたスイッチを合計４個削減することができる利点があ
る。

【００２３】（その他の実施態様）上述した本発明の実
施例において、ΔΣモジュレータや積分器の次数を増減
することも可能であり、各回路ブロックの一部や全部を
ＳＣ回路でない回路、例えば抵抗器やキャパシタなどの
受動部品で組み、時間軸連続な系とすることも可能であ
る。また、上述した本発明の実施例では電圧を入力およ
びΔΣモジュレータ内の各状態変数としているが、電流
や電荷を信号表現媒体とすることも可能である。また、
参照信号（電圧）のＶＲＥＦ１およびＶＲＥＦ２はそれ
ぞれ異なる値とすることも、共通の値とすることもでき
る。

【００２４】

【発明の効果】以上説明したように、本発明によれば、
ΔΣモジュレータの出力を積分器で積分した出力を極性
を反転してΔΣモジュレータの入力部の入力信号へ加算
するようにしたので、入力信号のオフセットのみならず
ΔΣモジュレータのオフセットも同時に取り除くことが
できるという効果が得られる。

【図面の簡単な説明】

【図１】従来例のΔΣ型ＡＤ変換器の構成を示すブロッ
ク図である。

【図２】他の従来例のΔΣ型ＡＤ変換器の構成を示すブ
ロック図である。

【図３】本発明の基本構成を示すブロック図である。

【図４】図３の信号の関係を示す図である。

【図５】本発明の一実施例の回路構成を示す回路図であ
る。

【図６】図５の信号のタイミングと波形を示すタイミン
グチャートである。

【図７】本発明の他の実施例の回路構成を示す回路図で
ある。

【符号の説明】

１０ ΔΣモジュレータ １１ 第１の積分器 １２ 量子化器 １３ 第１のＤＡ変換器 １４ 第１の加算器 ２０ デジタルフィルタ ４１ 第２のＤＡ変換器 ４２ 第２の積分器 ４３ 第２の加算器 １００ 従来と同様なΔΣモジュレータ回路部分 １１１，１１３，１１６，１１７，１１９ スイッチド
キャパシタ回路 １１２，１１４，１１８ 演算増幅器 １１５ 比較器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 3/02 H03M 1/10

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 アナログ入力信号を積分する第１の積分
   手段と、 該第１の積分手段の出力を量子化する量子化手段と、 該量子化手段の出力を極性を反転して前記アナログ入力
   信号に加算する第１の加算手段と、 前記量子化手段の出力を積分する第２の積分手段と、 該第２の積分手段の出力を極性を反転して前記アナログ
   入力信号に加算する第２の加算手段とを具備することを
   特徴とするΔΣモジュレータ。