JP3226498B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものである。
その製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、隣接する
配線層の間隔は縮小され、配線層間の容量増大が無視で
きなくなっている。配線層間容量が増大すると、配線遅
延によって半導体装置の動作速度低下する。これを防ぐ
ために、銅（Ｃｕ）を使用して低抵抗の配線層を形成す
る技術が近年盛んに検討されている。
配線層の間隔は縮小され、配線層間の容量増大が無視で
きなくなっている。配線層間容量が増大すると、配線遅
延によって半導体装置の動作速度低下する。これを防ぐ
ために、銅（Ｃｕ）を使用して低抵抗の配線層を形成す
る技術が近年盛んに検討されている。
【０００３】以下、図１５から図１９を参照しながら、
Ｃｕを使用して配線層を形成した半導体装置の従来技術
を説明する。
Ｃｕを使用して配線層を形成した半導体装置の従来技術
を説明する。
【０００４】この半導体装置は、図１９に示すように、
半導体基板１と、半導体基板１の表面に形成された下部
配線層２と、下部配線層２を覆うように半導体基板１上
に堆積された二酸化ケイ素（ＳｉＯ2）膜３とを備えて
いる。ＳｉＯ2膜３上には四窒化三ケイ素（Ｓｉ3Ｎ4）
膜４が堆積されており、Ｓｉ3Ｎ4膜４上にはＳｉＯ2膜
５が堆積されている。ＳｉＯ2膜３、Ｓｉ3Ｎ4膜４およ
びＳｉＯ2膜５によって層間絶縁膜が形成されている。
この層間絶縁膜には、下部配線層２に達するスルーホー
ル６と、スルーホール６に連結する溝状凹部（配線溝）
７とが形成されており、配線溝７内にはスルーホール６
を介して下部配線層に電気的に接触する上部配線層１２
が設けられている。
半導体基板１と、半導体基板１の表面に形成された下部
配線層２と、下部配線層２を覆うように半導体基板１上
に堆積された二酸化ケイ素（ＳｉＯ2）膜３とを備えて
いる。ＳｉＯ2膜３上には四窒化三ケイ素（Ｓｉ3Ｎ4）
膜４が堆積されており、Ｓｉ3Ｎ4膜４上にはＳｉＯ2膜
５が堆積されている。ＳｉＯ2膜３、Ｓｉ3Ｎ4膜４およ
びＳｉＯ2膜５によって層間絶縁膜が形成されている。
この層間絶縁膜には、下部配線層２に達するスルーホー
ル６と、スルーホール６に連結する溝状凹部（配線溝）
７とが形成されており、配線溝７内にはスルーホール６
を介して下部配線層に電気的に接触する上部配線層１２
が設けられている。
【０００５】上部配線層１２は、スルーホール６および
配線溝７の内側壁および底面を覆うチタン（Ｔｉ）膜８
と、Ｔｉ膜８上に堆積された窒化タンタル（ＴａＮ）膜
９と、ＴａＮ膜９上に堆積されたＣｕ膜１０と、Ｃｕ膜
１０上に堆積されたＣｕ膜１１とを含んでいる。
配線溝７の内側壁および底面を覆うチタン（Ｔｉ）膜８
と、Ｔｉ膜８上に堆積された窒化タンタル（ＴａＮ）膜
９と、ＴａＮ膜９上に堆積されたＣｕ膜１０と、Ｃｕ膜
１０上に堆積されたＣｕ膜１１とを含んでいる。
【０００６】このような半導体装置の製造方法は以下の
通りである。
通りである。
【０００７】まず、図１５に示すように、半導体基板１
の表面に下部配線層２を形成する。次に、図１６に示す
ように、ＳｉＯ２膜３、Ｓｉ３Ｎ４膜４、ＳｉＯ２膜５
を順に堆積した後に、リソグラフィー法およびドライエ
ッチング法を２回ずつ交互に適用することによって、Ｓ
ｉＯ２膜３およびＳｉ３Ｎ４膜４の内部にスルーホール
６を、ＳｉＯ２膜５の内部に配線溝７を形成する。次
に、図１７に示すように、ドライエッチング法によりス
ルーホール６の底部の清浄化を行なった後に、物理的気
相成長法によりＴｉ膜８を、続いて化学的気相成長法に
よりＴａＮ膜９を堆積する。次に、図１８に示すよう
に、ＴａＮ膜９の表面に物理的気相成長法によりＣｕ膜
１０を堆積する。次に、Ｃｕ膜１０の表面を硫酸（Ｈ２
ＳＯ４）で洗浄してから、電解メッキ法によりＣｕ膜１
０の表面にＣｕ膜１１を堆積する。最後に、ＳｉＯ２膜
５上のＴｉ膜８、ＴａＮ膜９、Ｃｕ膜１０、およびＣｕ
膜１１を化学機械的研磨法により除去することにより、
図１９のような半導体装置が作成される。
の表面に下部配線層２を形成する。次に、図１６に示す
ように、ＳｉＯ２膜３、Ｓｉ３Ｎ４膜４、ＳｉＯ２膜５
を順に堆積した後に、リソグラフィー法およびドライエ
ッチング法を２回ずつ交互に適用することによって、Ｓ
ｉＯ２膜３およびＳｉ３Ｎ４膜４の内部にスルーホール
６を、ＳｉＯ２膜５の内部に配線溝７を形成する。次
に、図１７に示すように、ドライエッチング法によりス
ルーホール６の底部の清浄化を行なった後に、物理的気
相成長法によりＴｉ膜８を、続いて化学的気相成長法に
よりＴａＮ膜９を堆積する。次に、図１８に示すよう
に、ＴａＮ膜９の表面に物理的気相成長法によりＣｕ膜
１０を堆積する。次に、Ｃｕ膜１０の表面を硫酸（Ｈ２
ＳＯ４）で洗浄してから、電解メッキ法によりＣｕ膜１
０の表面にＣｕ膜１１を堆積する。最後に、ＳｉＯ２膜
５上のＴｉ膜８、ＴａＮ膜９、Ｃｕ膜１０、およびＣｕ
膜１１を化学機械的研磨法により除去することにより、
図１９のような半導体装置が作成される。
【０００８】
【発明が解決しようとする課題】以上のような方法で半
導体装置を製造すると、以下のような問題が発生する。
導体装置を製造すると、以下のような問題が発生する。
【０００９】まず、化学的気相成長法により堆積された
ＴａＮ膜９の比抵抗が高いために、下部配線層２と上部
配線層１２の間の接続抵抗が高くなる。これは、半導体
装置の動作速度を低下させる原因となる。
ＴａＮ膜９の比抵抗が高いために、下部配線層２と上部
配線層１２の間の接続抵抗が高くなる。これは、半導体
装置の動作速度を低下させる原因となる。
【００１０】また、ＴａＮ膜９がＣｕ膜１０およびＣｕ
膜１１に含まれるＣｕ原子の拡散を防止する能力が十分
でないために、ＴａＮ膜９を通じてＣｕ原子がＳｉＯ２
膜３およびＳｉＯ２膜５に到達するという点である。Ｓ
ｉＯ２膜３およびＳｉＯ２膜５に到達したＣｕ原子は、
ＳｉＯ２膜３およびＳｉＯ２膜５の内部で可動イオンを
形成し、スルーホール６の間および上部配線層１２の間
のリーク電流を増大させる。これは、半導体装置の動作
不良の原因となる。
膜１１に含まれるＣｕ原子の拡散を防止する能力が十分
でないために、ＴａＮ膜９を通じてＣｕ原子がＳｉＯ２
膜３およびＳｉＯ２膜５に到達するという点である。Ｓ
ｉＯ２膜３およびＳｉＯ２膜５に到達したＣｕ原子は、
ＳｉＯ２膜３およびＳｉＯ２膜５の内部で可動イオンを
形成し、スルーホール６の間および上部配線層１２の間
のリーク電流を増大させる。これは、半導体装置の動作
不良の原因となる。
【００１１】本発明は上記課題に鑑みてなされたもので
あり、その目的とするところは、動作速度の低下や動作
不良を起こさない半導体装置およびその製造方法を提供
することにある。
あり、その目的とするところは、動作速度の低下や動作
不良を起こさない半導体装置およびその製造方法を提供
することにある。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る半導体装置の製造方法は、基板上に
第１導電体膜を形成する工程と、第１導電体膜を覆う絶
縁膜を基板上に堆積する工程と、絶縁膜に、底部の一部
が第１導電体膜と接続する凹部を形成する工程と、凹部
の内部に第２導電体膜を形成する工程と、を包含する半
導体装置の製造方法を前提とし、第２導電体膜を形成す
る工程は、凹部の内側壁および底面を覆うように金属窒
化物膜を化学的気相成長法によって堆積する工程と、金
属窒化物膜の表面をプラズマに暴露して、凹部の底面上
に形成された金属窒化物膜の表面に対して垂直方向のイ
オンを照射することにより、凹部の底面上に形成された
金属窒化物膜を緻密化する工程と、金属窒化物膜の表面
をシリコン化合物に暴露することにより金属ケイ化窒化
物膜を形成する工程と、金属ケイ化窒化物膜の表面に金
属膜を堆積する工程とを含み、金属窒化物膜は、窒化タ
ンタル膜、窒化タングステン膜または窒化モリブデン膜
である。
めに、本発明に係る半導体装置の製造方法は、基板上に
第１導電体膜を形成する工程と、第１導電体膜を覆う絶
縁膜を基板上に堆積する工程と、絶縁膜に、底部の一部
が第１導電体膜と接続する凹部を形成する工程と、凹部
の内部に第２導電体膜を形成する工程と、を包含する半
導体装置の製造方法を前提とし、第２導電体膜を形成す
る工程は、凹部の内側壁および底面を覆うように金属窒
化物膜を化学的気相成長法によって堆積する工程と、金
属窒化物膜の表面をプラズマに暴露して、凹部の底面上
に形成された金属窒化物膜の表面に対して垂直方向のイ
オンを照射することにより、凹部の底面上に形成された
金属窒化物膜を緻密化する工程と、金属窒化物膜の表面
をシリコン化合物に暴露することにより金属ケイ化窒化
物膜を形成する工程と、金属ケイ化窒化物膜の表面に金
属膜を堆積する工程とを含み、金属窒化物膜は、窒化タ
ンタル膜、窒化タングステン膜または窒化モリブデン膜
である。
【００１３】本発明の半導体装置の製造方法において、
凹部の底面上に形成された金属窒化物膜を緻密化する工
程は、プラズマに含まれる陽イオンを基板に向かって垂
直方向に加速して、陽イオンを金属窒化物膜の表面に照
射することによって、凹部の底面上に形成された金属窒
化物膜を陽イオンの衝撃により緻密化する工程を含むこ
とが好ましい。
凹部の底面上に形成された金属窒化物膜を緻密化する工
程は、プラズマに含まれる陽イオンを基板に向かって垂
直方向に加速して、陽イオンを金属窒化物膜の表面に照
射することによって、凹部の底面上に形成された金属窒
化物膜を陽イオンの衝撃により緻密化する工程を含むこ
とが好ましい。
【００１４】本発明の半導体装置の製造方法において、
金属窒化物膜を堆積する工程と、凹部の底面上に形成さ
れた金属窒化物膜を緻密化する工程と、金属窒化物膜の
表面をシリコン化合物に暴露する工程とを、同一の真空
チャンバ内で連続して実施することが好ましい。
金属窒化物膜を堆積する工程と、凹部の底面上に形成さ
れた金属窒化物膜を緻密化する工程と、金属窒化物膜の
表面をシリコン化合物に暴露する工程とを、同一の真空
チャンバ内で連続して実施することが好ましい。
【００１５】本発明の半導体装置の製造方法において、
金属窒化物膜を堆積する工程は、金属窒化物膜の厚さを
１ｎｍ以上且つ５０ｎｍ以下にすることが好ましい。
金属窒化物膜を堆積する工程は、金属窒化物膜の厚さを
１ｎｍ以上且つ５０ｎｍ以下にすることが好ましい。
【００１６】本発明の半導体装置の製造方法において、
金属膜は銅よりなることが好ましい。
金属膜は銅よりなることが好ましい。
【００１７】本発明の半導体装置の製造方法において、
金属窒化物膜のうち凹部の底面上に形成された部分の厚
さが、金属窒化物膜のうち凹部の内側壁上に形成された
部分の厚さよりも薄いことが好ましい。
金属窒化物膜のうち凹部の底面上に形成された部分の厚
さが、金属窒化物膜のうち凹部の内側壁上に形成された
部分の厚さよりも薄いことが好ましい。
【００１８】前記の目的を達成するために、本発明に係
る半導体装置は、基板と、基板に支持される第１導電体
膜と、第１導電体膜を覆うように基板上に形成された絶
縁膜と、絶縁膜に形成されており、底部の一部が第１導
電体膜と接続する凹部と、凹部内に形成された第２導電
体膜と、を備えた半導体装置を前提とし、第２導電体膜
は、凹部の内側壁および底面を覆うように形成されて表
面をプラズマに暴露された金属窒化物膜と、金属窒化物
膜上に形成された金属ケイ化窒化物膜と、金属ケイ化窒
化物膜上に堆積された金属膜とを有し、金属ケイ化窒化
物膜のうち凹部の底面上に形成された部分の厚さが、金
属ケイ化窒化物膜のうち凹部の内側壁上に形成された部
分の厚さよりも薄く、金属ケイ化窒化物膜は、ケイ化窒
化タンタル膜、ケイ化窒化タングステン膜またはケイ化
窒化モリブデン膜である。
る半導体装置は、基板と、基板に支持される第１導電体
膜と、第１導電体膜を覆うように基板上に形成された絶
縁膜と、絶縁膜に形成されており、底部の一部が第１導
電体膜と接続する凹部と、凹部内に形成された第２導電
体膜と、を備えた半導体装置を前提とし、第２導電体膜
は、凹部の内側壁および底面を覆うように形成されて表
面をプラズマに暴露された金属窒化物膜と、金属窒化物
膜上に形成された金属ケイ化窒化物膜と、金属ケイ化窒
化物膜上に堆積された金属膜とを有し、金属ケイ化窒化
物膜のうち凹部の底面上に形成された部分の厚さが、金
属ケイ化窒化物膜のうち凹部の内側壁上に形成された部
分の厚さよりも薄く、金属ケイ化窒化物膜は、ケイ化窒
化タンタル膜、ケイ化窒化タングステン膜またはケイ化
窒化モリブデン膜である。
【００１９】本発明の半導体装置において、金属窒化物
膜のうち凹部の底面上に形成された部分が、金属窒化物
膜のうち凹部の内側壁上に形成された部分よりも緻密で
あることが好ましい。
膜のうち凹部の底面上に形成された部分が、金属窒化物
膜のうち凹部の内側壁上に形成された部分よりも緻密で
あることが好ましい。
【００２０】本発明の半導体装置において、金属膜は銅
よりなることが好ましい。
よりなることが好ましい。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【発明の実施の形態】図１から図６を参照しながら、本
発明による半導体装置の実施形態を説明する。 本実施
形態の半導体装置は、図６に示すように、不図示のトラ
ンジスタなどの集積回路素子が形成された半導体基板１
０１と、半導体基板１０１の表面に形成された下部配線
層１０２と、下部配線層（第１導電体膜）１０２を覆う
ように半導体基板１０１上に堆積された二酸化ケイ素
（ＳｉＯ2）膜１０３とを備えている。本願明細書で
は、「半導体基板１０１」は、単結晶シリコン基板、そ
の表面に形成されたトランジスタ等の集積回路素子、集
積回路素子を覆うように単結晶シリコン基板の表面に形
成された絶縁膜などからなる構造を一括して表現してい
る。下部配線層１０２は、タングステン（Ｗ）、アルミ
ニウム（Ａｌ）、銅（Ｃｕ）などの導電性材料を用いて
形成されている。
発明による半導体装置の実施形態を説明する。 本実施
形態の半導体装置は、図６に示すように、不図示のトラ
ンジスタなどの集積回路素子が形成された半導体基板１
０１と、半導体基板１０１の表面に形成された下部配線
層１０２と、下部配線層（第１導電体膜）１０２を覆う
ように半導体基板１０１上に堆積された二酸化ケイ素
（ＳｉＯ2）膜１０３とを備えている。本願明細書で
は、「半導体基板１０１」は、単結晶シリコン基板、そ
の表面に形成されたトランジスタ等の集積回路素子、集
積回路素子を覆うように単結晶シリコン基板の表面に形
成された絶縁膜などからなる構造を一括して表現してい
る。下部配線層１０２は、タングステン（Ｗ）、アルミ
ニウム（Ａｌ）、銅（Ｃｕ）などの導電性材料を用いて
形成されている。
【００４３】ＳｉＯ2膜１０３上には四窒化三ケイ素
（Ｓｉ3Ｎ4）膜１０４が堆積されており、Ｓｉ3Ｎ4膜１
０４上にはＳｉＯ2膜５が堆積されている。ＳｉＯ2膜１
０３、Ｓｉ3Ｎ4膜１０４およびＳｉＯ2膜１０５によっ
て層間絶縁膜が形成されている。この層間絶縁膜には、
凹部が形成されている。この凹部は、下部配線層１０２
に達するスルーホール１０６と、スルーホール１０６に
連結する溝状凹部（配線溝）１０７とから形成されてお
り、配線溝１０７内にはスルーホール１０６を介して下
部配線層１０２に電気的に接触する上部配線層１１２が
設けられている。配線溝１０７の溝幅は、例えば約１０
０〜２０００ｎｍであり、深さは例えば約１００〜１０
００ｎｍである。また、本実施形態では、スルーホール
１０６の内径を配線溝１０７の溝幅に等しく設定してい
る。複数のスルーホール１０６が、例えば、０．１〜２
μｍ程度の間隔をおいて、各配線溝１０７内に形成され
る。
（Ｓｉ3Ｎ4）膜１０４が堆積されており、Ｓｉ3Ｎ4膜１
０４上にはＳｉＯ2膜５が堆積されている。ＳｉＯ2膜１
０３、Ｓｉ3Ｎ4膜１０４およびＳｉＯ2膜１０５によっ
て層間絶縁膜が形成されている。この層間絶縁膜には、
凹部が形成されている。この凹部は、下部配線層１０２
に達するスルーホール１０６と、スルーホール１０６に
連結する溝状凹部（配線溝）１０７とから形成されてお
り、配線溝１０７内にはスルーホール１０６を介して下
部配線層１０２に電気的に接触する上部配線層１１２が
設けられている。配線溝１０７の溝幅は、例えば約１０
０〜２０００ｎｍであり、深さは例えば約１００〜１０
００ｎｍである。また、本実施形態では、スルーホール
１０６の内径を配線溝１０７の溝幅に等しく設定してい
る。複数のスルーホール１０６が、例えば、０．１〜２
μｍ程度の間隔をおいて、各配線溝１０７内に形成され
る。
【００４４】上部配線層１１２は、スルーホール１０６
および配線溝１０７の内側壁および底面を覆うようチタ
ン（Ｔｉ）膜１０８と、Ｔｉ膜１０８の表面に堆積され
た窒化タンタル（ＴａＮ）膜１０９と、ＴａＮ膜１０９
上に形成されたＣｕ膜１１０、Ｃｕ膜１１０上に堆積さ
れたＣｕ膜１１１とを含んでいる。
および配線溝１０７の内側壁および底面を覆うようチタ
ン（Ｔｉ）膜１０８と、Ｔｉ膜１０８の表面に堆積され
た窒化タンタル（ＴａＮ）膜１０９と、ＴａＮ膜１０９
上に形成されたＣｕ膜１１０、Ｃｕ膜１１０上に堆積さ
れたＣｕ膜１１１とを含んでいる。
【００４５】ＴｉＮ膜１０９は、スルーホール１０６お
よび配線溝１０７の内側壁上に形成された垂直部分（半
導体基板１０１に実質的に垂直な面上に形成された部
分）１０９ａと、スルーホール１０６および配線溝１０
７の底面上に形成された水平部分（半導体基板１０１に
実質的に平行な面上に形成され部分）１０９ｂとに、必
要に応じて区別する。ＴｉＮ膜１０９の水平部分１０９
ｂのＣの濃度は、垂直部分１０９ａのＣの濃度よりも低
くなっている。
よび配線溝１０７の内側壁上に形成された垂直部分（半
導体基板１０１に実質的に垂直な面上に形成された部
分）１０９ａと、スルーホール１０６および配線溝１０
７の底面上に形成された水平部分（半導体基板１０１に
実質的に平行な面上に形成され部分）１０９ｂとに、必
要に応じて区別する。ＴｉＮ膜１０９の水平部分１０９
ｂのＣの濃度は、垂直部分１０９ａのＣの濃度よりも低
くなっている。
【００４６】なお、下層配線層は第１層レベル配線に限
定されず、Ｎ層レベル配線（Ｎは３以上の整数）のうち
の第ｉ層レベル（ｉは１≦ｉ＜Ｎの整数）であれば良
い。このとき、上層配線は第ｊ層レベル（ｊはｉ＜ｊ≦
Ｎの整数）であればよい。
定されず、Ｎ層レベル配線（Ｎは３以上の整数）のうち
の第ｉ層レベル（ｉは１≦ｉ＜Ｎの整数）であれば良
い。このとき、上層配線は第ｊ層レベル（ｊはｉ＜ｊ≦
Ｎの整数）であればよい。
【００４７】以上のような構成により、下部配線層１０
２と上部配線層１１２との間の接続抵抗を従来技術に比
較して低下させることができる。その理由は以下の通り
である。
２と上部配線層１１２との間の接続抵抗を従来技術に比
較して低下させることができる。その理由は以下の通り
である。
【００４８】下部配線層１０２と上部配線層１１２との
間の接続抵抗は、実際上スルーホール１０６の底部に堆
積されたＴａＮ膜の比抵抗で決定される。本実施形態に
おいては、スルーホール１０６の底部にはＴａＮ膜の水
平部分１０９ｂが存在し、スルーホール１０６の側壁に
はＴａＮ膜１０９の垂直部分１０９ａが存在し、水平部
分１０９ｂに含まれるＣの濃度は、垂直部分１０９ａに
含まれるＣの濃度よりも低くなっている。膜中に含まれ
るＣの濃度が低くなるほど、ＴａＮ膜の比抵抗は低下す
るので、ＴａＮ膜１０９ｂに含まれるＣの量を低下させ
ることによって、下部配線層１０２と上部配線層１１２
との間の接続抵抗を従来技術よりも低下させることがで
きる。
間の接続抵抗は、実際上スルーホール１０６の底部に堆
積されたＴａＮ膜の比抵抗で決定される。本実施形態に
おいては、スルーホール１０６の底部にはＴａＮ膜の水
平部分１０９ｂが存在し、スルーホール１０６の側壁に
はＴａＮ膜１０９の垂直部分１０９ａが存在し、水平部
分１０９ｂに含まれるＣの濃度は、垂直部分１０９ａに
含まれるＣの濃度よりも低くなっている。膜中に含まれ
るＣの濃度が低くなるほど、ＴａＮ膜の比抵抗は低下す
るので、ＴａＮ膜１０９ｂに含まれるＣの量を低下させ
ることによって、下部配線層１０２と上部配線層１１２
との間の接続抵抗を従来技術よりも低下させることがで
きる。
【００４９】本実施形態における半導体装置の製造方法
は以下の通りである。
は以下の通りである。
【００５０】まず、図１に示すように、半導体基板１０
１の表面に下部配線層１０２を形成する。下部配線層１
０２の形成は、スパッタリング法によりＡｌ膜を半導体
基板１０１の表面に堆積した後、リソグラフィー法およ
びドライエッチング法により前記Ａｌ膜を所定の形状に
加工することにより行なう。
１の表面に下部配線層１０２を形成する。下部配線層１
０２の形成は、スパッタリング法によりＡｌ膜を半導体
基板１０１の表面に堆積した後、リソグラフィー法およ
びドライエッチング法により前記Ａｌ膜を所定の形状に
加工することにより行なう。
【００５１】次に、図２に示すように、プラズマ励起方
式の化学的気相成長法によりＳｉＯ２膜（膜厚：約１０
０〜２０００ｎｍ）１０３、Ｓｉ３Ｎ４膜（膜厚：約５
〜５０ｎｍ）１０４、ＳｉＯ２膜（膜厚：約１００〜１
０００ｎｍ）１０５を順に堆積した後に、リソグラフィ
ー法およびドライエッチング法を２回ずつ交互に適用す
ることによって、ＳｉＯ２膜１０３およびＳｉ３Ｎ４膜
１０４の内部にスルーホール１０６を、ＳｉＯ２膜１０
５の内部に配線溝１０７を形成する。
式の化学的気相成長法によりＳｉＯ２膜（膜厚：約１０
０〜２０００ｎｍ）１０３、Ｓｉ３Ｎ４膜（膜厚：約５
〜５０ｎｍ）１０４、ＳｉＯ２膜（膜厚：約１００〜１
０００ｎｍ）１０５を順に堆積した後に、リソグラフィ
ー法およびドライエッチング法を２回ずつ交互に適用す
ることによって、ＳｉＯ２膜１０３およびＳｉ３Ｎ４膜
１０４の内部にスルーホール１０６を、ＳｉＯ２膜１０
５の内部に配線溝１０７を形成する。
【００５２】次に、図３に示すように、アルゴン（Ａ
ｒ）や水素（Ｈ２）などを用いたドライエッチング法に
よりスルーホール１０６の底部の清浄化を行なった後
に、物理的気相成長法によりＴｉ膜（膜厚：約０．５〜
１０ｎｍ）１０８を、続いて化学的気相成長法により厚
さ２０ｎｍのＴａＮ膜１０９を堆積する。化学的気相成
長法によるＴａＮ膜１０９の堆積は以下のようにして行
なう。Ｔｉ膜１０８の堆積が済んだ半導体基板１０１を
真空チャンバ内で４００℃に加熱する。半導体基板１０
１が定常温度に到達したら、真空チャンバの内部にペン
タキスジメチルアミドタンタル（Ｔａ（ＮＭｅ２）５）
をアンモニア（ＮＨ３）とともに導入する。導入された
Ｔａ（ＮＭｅ２）５とＮＨ３はＴｉ膜１０８の表面で反
応し、ＴａＮ膜１０９が堆積される。
ｒ）や水素（Ｈ２）などを用いたドライエッチング法に
よりスルーホール１０６の底部の清浄化を行なった後
に、物理的気相成長法によりＴｉ膜（膜厚：約０．５〜
１０ｎｍ）１０８を、続いて化学的気相成長法により厚
さ２０ｎｍのＴａＮ膜１０９を堆積する。化学的気相成
長法によるＴａＮ膜１０９の堆積は以下のようにして行
なう。Ｔｉ膜１０８の堆積が済んだ半導体基板１０１を
真空チャンバ内で４００℃に加熱する。半導体基板１０
１が定常温度に到達したら、真空チャンバの内部にペン
タキスジメチルアミドタンタル（Ｔａ（ＮＭｅ２）５）
をアンモニア（ＮＨ３）とともに導入する。導入された
Ｔａ（ＮＭｅ２）５とＮＨ３はＴｉ膜１０８の表面で反
応し、ＴａＮ膜１０９が堆積される。
【００５３】次に、図４に示すように、ＴａＮ膜１０９
の表面を、アンモニア（ＮＨ３）中で発生させたプラズ
マに暴露する。プラズマの内部にはＮＨ２イオンなどの
陽イオンが含まれているが、これらの陽イオンが半導体
基板１０１に向かって垂直方向に加速されるように、プ
ラズマの発生条件を調節する。これにより、半導体基板
１０１に平行な平面上に堆積されたＴａＮ膜１０９ｂ
は、陽イオンの衝撃を受けるために緻密化され、これに
伴なってＴａＮ膜１０９ｂに含まれているＣが気層中に
脱離する。一方、半導体基板１０１に垂直な平面上に堆
積されたＴａＮ膜１０９の垂直部分１０９ａは、陽イオ
ンの衝撃を受けないために緻密化されない。その結果、
ＴａＮ膜１０９ｂはＴａＮ膜１０９ａよりも薄くなり、
また、ＴａＮ膜１０９ｂの炭素濃度はＴａＮ膜１０９ａ
の炭素濃度よりも低下する。プラズマ暴露は、たとえ
ば、平行平板型などのプラズマ生成装置を用い、そのチ
ャンバー内でＮＨ３ガスの圧力を約１０〜１０００Ｐａ
程度に設定し、２００〜２０００Ｗの電力を与えること
によって形成したプラズマを用いることができる。
の表面を、アンモニア（ＮＨ３）中で発生させたプラズ
マに暴露する。プラズマの内部にはＮＨ２イオンなどの
陽イオンが含まれているが、これらの陽イオンが半導体
基板１０１に向かって垂直方向に加速されるように、プ
ラズマの発生条件を調節する。これにより、半導体基板
１０１に平行な平面上に堆積されたＴａＮ膜１０９ｂ
は、陽イオンの衝撃を受けるために緻密化され、これに
伴なってＴａＮ膜１０９ｂに含まれているＣが気層中に
脱離する。一方、半導体基板１０１に垂直な平面上に堆
積されたＴａＮ膜１０９の垂直部分１０９ａは、陽イオ
ンの衝撃を受けないために緻密化されない。その結果、
ＴａＮ膜１０９ｂはＴａＮ膜１０９ａよりも薄くなり、
また、ＴａＮ膜１０９ｂの炭素濃度はＴａＮ膜１０９ａ
の炭素濃度よりも低下する。プラズマ暴露は、たとえ
ば、平行平板型などのプラズマ生成装置を用い、そのチ
ャンバー内でＮＨ３ガスの圧力を約１０〜１０００Ｐａ
程度に設定し、２００〜２０００Ｗの電力を与えること
によって形成したプラズマを用いることができる。
【００５４】次に、図５に示すように、ＴａＮ膜１０９
の表面に物理的気相成長法によりＣｕ膜１１０を堆積す
る。Ｃｕ膜１１０の表面を硫酸（Ｈ２ＳＯ４）で洗浄し
てから、電解メッキ法によりＣｕ膜１１０の表面にＣｕ
膜１１１を堆積する。
の表面に物理的気相成長法によりＣｕ膜１１０を堆積す
る。Ｃｕ膜１１０の表面を硫酸（Ｈ２ＳＯ４）で洗浄し
てから、電解メッキ法によりＣｕ膜１１０の表面にＣｕ
膜１１１を堆積する。
【００５５】最後に、ＳｉＯ２膜１０５上のＴｉ膜１０
８、ＴａＮ膜１０９、Ｃｕ膜１１０、Ｃｕ膜１１１を化
学機械的研磨法により除去することにより、図６のよう
な半導体装置が作製される。
８、ＴａＮ膜１０９、Ｃｕ膜１１０、Ｃｕ膜１１１を化
学機械的研磨法により除去することにより、図６のよう
な半導体装置が作製される。
【００５６】（実施形態２） 図７から図１３を参照しながら、本発明による半導体装
置の他の実施形態を説明する。図７から図１３におい
て、図１から図６に示した構成と同一の構成要素には同
一の符号を付けることにより説明を省略する。
置の他の実施形態を説明する。図７から図１３におい
て、図１から図６に示した構成と同一の構成要素には同
一の符号を付けることにより説明を省略する。
【００５７】本実施形態の半導体装置は、図１３に示す
ように、不図示のトランジスタなどの集積回路素子が形
成された半導体基板１０１と、半導体基板１０１の表面
に形成された下部配線層１０２と、下部配線層１０２を
覆うように半導体基板１０１上に堆積された二酸化ケイ
素（ＳｉＯ2）膜１０３とを備えている。下部配線層１
０２は、タングステン（Ｗ）、アルミニウム（Ａｌ）、
銅（Ｃｕ）などの導電性材料を用いて形成されている。
ように、不図示のトランジスタなどの集積回路素子が形
成された半導体基板１０１と、半導体基板１０１の表面
に形成された下部配線層１０２と、下部配線層１０２を
覆うように半導体基板１０１上に堆積された二酸化ケイ
素（ＳｉＯ2）膜１０３とを備えている。下部配線層１
０２は、タングステン（Ｗ）、アルミニウム（Ａｌ）、
銅（Ｃｕ）などの導電性材料を用いて形成されている。
【００５８】ＳｉＯ2膜１０３上には四窒化三ケイ素
（Ｓｉ3Ｎ4）膜１０４が堆積されており、Ｓｉ3Ｎ4膜１
０４上にはＳｉＯ2膜５が堆積されている。ＳｉＯ2膜１
０３、Ｓｉ3Ｎ4膜１０４およびＳｉＯ2膜１０５によっ
て層間絶縁膜が形成されている。この層間絶縁膜には、
下部配線層１０２に達するスルーホール１０６と、スル
ーホール１０６に連結する溝状凹部（配線溝）１０７と
が形成されており、配線溝１０７内にはスルーホール１
０６を介して下部配線層１０２に電気的に接触する上部
配線層１１２が設けられている。上部配線層１１２は、
スルーホール１０６および配線溝１０７の内側壁および
底面を覆うようチタン（Ｔｉ）膜１０８と、Ｔｉ膜１０
８の表面に堆積された窒化タンタル（ＴａＮ）膜１０９
と、ＴａＮ膜１０９上に形成されたケイ化窒化タンタル
（ＴａＳｉＮ）膜１１３と、ＴａＳｉＮ膜１１３上に形
成されたＣｕ膜１１０と、Ｃｕ膜１１０上に堆積された
Ｃｕ膜１１１とを含んでいる。
（Ｓｉ3Ｎ4）膜１０４が堆積されており、Ｓｉ3Ｎ4膜１
０４上にはＳｉＯ2膜５が堆積されている。ＳｉＯ2膜１
０３、Ｓｉ3Ｎ4膜１０４およびＳｉＯ2膜１０５によっ
て層間絶縁膜が形成されている。この層間絶縁膜には、
下部配線層１０２に達するスルーホール１０６と、スル
ーホール１０６に連結する溝状凹部（配線溝）１０７と
が形成されており、配線溝１０７内にはスルーホール１
０６を介して下部配線層１０２に電気的に接触する上部
配線層１１２が設けられている。上部配線層１１２は、
スルーホール１０６および配線溝１０７の内側壁および
底面を覆うようチタン（Ｔｉ）膜１０８と、Ｔｉ膜１０
８の表面に堆積された窒化タンタル（ＴａＮ）膜１０９
と、ＴａＮ膜１０９上に形成されたケイ化窒化タンタル
（ＴａＳｉＮ）膜１１３と、ＴａＳｉＮ膜１１３上に形
成されたＣｕ膜１１０と、Ｃｕ膜１１０上に堆積された
Ｃｕ膜１１１とを含んでいる。
【００５９】ＴａＮ膜１０９は、スルーホール１０６お
よび配線溝１０７の内側壁上に形成された垂直部分（半
導体基板１０１に実質的に垂直な面上に形成された部
分）１０９ａと、スルーホール１０６および配線溝１０
７の底面上に形成された水平部分（半導体基板１０１に
実質的に平行な面上に形成され部分）１０９ｂとに、必
要に応じて区別する。同様に、ＴａＳｉＮ膜１１３は、
スルーホール１０６および配線溝１０７の内側壁上に形
成された垂直部分（半導体基板１０１に実質的に垂直な
面上に形成された部分）１１３ａと、スルーホール１０
６および配線溝１０７の底面上に形成された水平部分
（半導体基板１０１に実質的に平行な面上に形成され部
分）１１３ｂとに、必要に応じて区別する。
よび配線溝１０７の内側壁上に形成された垂直部分（半
導体基板１０１に実質的に垂直な面上に形成された部
分）１０９ａと、スルーホール１０６および配線溝１０
７の底面上に形成された水平部分（半導体基板１０１に
実質的に平行な面上に形成され部分）１０９ｂとに、必
要に応じて区別する。同様に、ＴａＳｉＮ膜１１３は、
スルーホール１０６および配線溝１０７の内側壁上に形
成された垂直部分（半導体基板１０１に実質的に垂直な
面上に形成された部分）１１３ａと、スルーホール１０
６および配線溝１０７の底面上に形成された水平部分
（半導体基板１０１に実質的に平行な面上に形成され部
分）１１３ｂとに、必要に応じて区別する。
【００６０】本実施形態における半導体装置の構成が、
第１の実施形態における構成と異なるのは、図１３に示
すように、ＴａＮ膜１０９の表面にＴａＳｉＮ膜１１３
を形成しているという点である。ＴａＳｉＮ膜はＴａＮ
膜よりもＣｕ原子の拡散を防止する能力が高いので、本
実施形態のような構成とすることにより、スルーホール
１０６の間および上部配線層１１２の間のリーク電流を
第１の実施形態の場合よりも低減することが可能にな
る。
第１の実施形態における構成と異なるのは、図１３に示
すように、ＴａＮ膜１０９の表面にＴａＳｉＮ膜１１３
を形成しているという点である。ＴａＳｉＮ膜はＴａＮ
膜よりもＣｕ原子の拡散を防止する能力が高いので、本
実施形態のような構成とすることにより、スルーホール
１０６の間および上部配線層１１２の間のリーク電流を
第１の実施形態の場合よりも低減することが可能にな
る。
【００６１】ここで、ＴａＳｉＮ膜１１３ｂの厚さにつ
いて説明する。ＴａＳｉＮ膜１１３ｂの抵抗率は、ＮＨ
３プラズマに暴露した後のＴａＮ膜１０９ｂの抵抗率よ
りも高い。このため、ＴａＳｉＮ膜１１３ｂの厚さを大
きくしすぎると、下部配線層１０２と上部配線層１１２
の間の接続抵抗が高くなり、半導体装置の動作速度を低
下させる。以上の理由から、ＴａＳｉＮ膜１１３ｂの厚
さは、ＴａＳｉＮ膜１１３ａの厚さよりも薄くするのが
望ましい。
いて説明する。ＴａＳｉＮ膜１１３ｂの抵抗率は、ＮＨ
３プラズマに暴露した後のＴａＮ膜１０９ｂの抵抗率よ
りも高い。このため、ＴａＳｉＮ膜１１３ｂの厚さを大
きくしすぎると、下部配線層１０２と上部配線層１１２
の間の接続抵抗が高くなり、半導体装置の動作速度を低
下させる。以上の理由から、ＴａＳｉＮ膜１１３ｂの厚
さは、ＴａＳｉＮ膜１１３ａの厚さよりも薄くするのが
望ましい。
【００６２】本実施形態における半導体装置の製造方法
は以下の通りである。
は以下の通りである。
【００６３】まず、図７に示すように、半導体基板１０
１の表面に下部配線層１０２を形成する。次に、図８に
示すように、ＳｉＯ２膜（膜厚：約１００〜２０００ｎ
ｍ）１０３、Ｓｉ３Ｎ４膜（膜厚：約５〜５０ｎｍ）１
０４、およびＳｉＯ２膜（膜厚：約１００〜１０００ｎ
ｍ）１０５を順に堆積した後に、リソグラフィー法およ
びドライエッチング法を２回ずつ交互に適用することに
よって、ＳｉＯ２膜１０３およびＳｉ３Ｎ４膜１０４の
内部にスルーホール１０６を、ＳｉＯ２膜１０５の内部
に配線溝１０７を形成する。次に、図９に示すように、
ドライエッチング法によりスルーホール１０６の底部の
清浄化を行なった後に、物理的気相成長法によりＴｉ膜
１０８を、続いて化学的気相成長法によりＴａＮ膜（膜
厚：約１〜５０ｎｍ）１０９を堆積する。次に、図１０
に示すように、ＴａＮ膜１０９の表面をＮＨ３プラズマ
に暴露する。これにより、半導体基板１０１に平行な平
面上に堆積されたＴａＮ膜１０９ｂは、陽イオンの衝撃
を受けるために緻密化され、これに伴なってＴａＮ膜１
０９ｂに含まれているＣが気層中に脱離する。一方、半
導体基板１０１に垂直な平面上に堆積されたＴａＮ膜１
０９の垂直部分１０９ａは、陽イオンの衝撃を受けない
ために緻密化されない。その結果、ＴａＮ膜１０９ｂは
ＴａＮ膜１０９ａよりも薄くなり、また、ＴａＮ膜１０
９ｂの炭素濃度はＴａＮ膜１０９ａの炭素濃度よりも低
下する。
１の表面に下部配線層１０２を形成する。次に、図８に
示すように、ＳｉＯ２膜（膜厚：約１００〜２０００ｎ
ｍ）１０３、Ｓｉ３Ｎ４膜（膜厚：約５〜５０ｎｍ）１
０４、およびＳｉＯ２膜（膜厚：約１００〜１０００ｎ
ｍ）１０５を順に堆積した後に、リソグラフィー法およ
びドライエッチング法を２回ずつ交互に適用することに
よって、ＳｉＯ２膜１０３およびＳｉ３Ｎ４膜１０４の
内部にスルーホール１０６を、ＳｉＯ２膜１０５の内部
に配線溝１０７を形成する。次に、図９に示すように、
ドライエッチング法によりスルーホール１０６の底部の
清浄化を行なった後に、物理的気相成長法によりＴｉ膜
１０８を、続いて化学的気相成長法によりＴａＮ膜（膜
厚：約１〜５０ｎｍ）１０９を堆積する。次に、図１０
に示すように、ＴａＮ膜１０９の表面をＮＨ３プラズマ
に暴露する。これにより、半導体基板１０１に平行な平
面上に堆積されたＴａＮ膜１０９ｂは、陽イオンの衝撃
を受けるために緻密化され、これに伴なってＴａＮ膜１
０９ｂに含まれているＣが気層中に脱離する。一方、半
導体基板１０１に垂直な平面上に堆積されたＴａＮ膜１
０９の垂直部分１０９ａは、陽イオンの衝撃を受けない
ために緻密化されない。その結果、ＴａＮ膜１０９ｂは
ＴａＮ膜１０９ａよりも薄くなり、また、ＴａＮ膜１０
９ｂの炭素濃度はＴａＮ膜１０９ａの炭素濃度よりも低
下する。
【００６４】次に、図１１に示すように、ＴａＮ膜１０
９の表面をジシラン（Ｓｉ２Ｈ８）に暴露する。この処
理は、ＮＨ３プラズマへの暴露が終了した半導体基板１
０１を真空チャンバ内で４００℃に加熱し、真空チャン
バの内部にＳｉ２Ｈ６を導入することにより行なう。こ
れにより、ＴａＮ膜１０９ａの表面にはＴａＳｉＮ膜１
１３ａが、ＴａＮ膜１０９ｂの表面にはＴａＳｉＮ膜１
１３ｂが形成されるが、ＴａＳｉＮ膜１１３ｂの厚さは
ＴａＳｉＮ膜１１３ａの厚さよりも小さくなる。これ
は、ＮＨ3プラズマへの暴露によりＴａＮ膜１０９ｂが
緻密化されているため、Ｓｉ２Ｈ６がＴａＮ膜１０９ｂ
の内部に拡散しにくくなっていることに起因する。
９の表面をジシラン（Ｓｉ２Ｈ８）に暴露する。この処
理は、ＮＨ３プラズマへの暴露が終了した半導体基板１
０１を真空チャンバ内で４００℃に加熱し、真空チャン
バの内部にＳｉ２Ｈ６を導入することにより行なう。こ
れにより、ＴａＮ膜１０９ａの表面にはＴａＳｉＮ膜１
１３ａが、ＴａＮ膜１０９ｂの表面にはＴａＳｉＮ膜１
１３ｂが形成されるが、ＴａＳｉＮ膜１１３ｂの厚さは
ＴａＳｉＮ膜１１３ａの厚さよりも小さくなる。これ
は、ＮＨ3プラズマへの暴露によりＴａＮ膜１０９ｂが
緻密化されているため、Ｓｉ２Ｈ６がＴａＮ膜１０９ｂ
の内部に拡散しにくくなっていることに起因する。
【００６５】次に、図１２に示すように、ＴａＳｉＮ膜
１１３の表面に物理的気相成長法によりＣｕ膜（膜厚：
約５〜２００ｎｍ）１１０を堆積する。Ｃｕ膜１１０を
堆積した後に、Ｃｕ膜１１０の表面をＨ２ＳＯ４で洗浄
してから、電解メッキ法によりＣｕ膜（膜厚：約１００
〜１０００ｎｍ）１１１を堆積する。最後に、ＳｉＯ２
膜１０５上のＴｉ膜１０８、ＴａＮ膜１０９、Ｃｕ膜１
１０およびＣｕ膜１１１を化学機械的研磨法により除去
することにより、図１３のような半導体装置が実現され
る。
１１３の表面に物理的気相成長法によりＣｕ膜（膜厚：
約５〜２００ｎｍ）１１０を堆積する。Ｃｕ膜１１０を
堆積した後に、Ｃｕ膜１１０の表面をＨ２ＳＯ４で洗浄
してから、電解メッキ法によりＣｕ膜（膜厚：約１００
〜１０００ｎｍ）１１１を堆積する。最後に、ＳｉＯ２
膜１０５上のＴｉ膜１０８、ＴａＮ膜１０９、Ｃｕ膜１
１０およびＣｕ膜１１１を化学機械的研磨法により除去
することにより、図１３のような半導体装置が実現され
る。
【００６６】本実施形態の半導体装置は、図１４で示す
よう製造装置を使用して製造することが可能である。こ
の装置は、真空チャンバ１１４と、真空チャンバ１１４
の内部に設置されたサセプタ１１５と、サセプタ１１５
の内部に設置されたヒータなどの加熱機構１１６と、真
空チャンバ１１４に設置された排気口１１７、真空チャ
ンバ１１４に設置されたＴａ（ＮＭｅ２）５導入口１１
８と、真空チャンバ１１４に設置されたＮＨ３導入口１
１９と、真空チャンバ１１４に設置されたＳｉ２Ｈ６導
入口１２０と、真空チャンバ１１４の内部においてサセ
プタ１１５と対向して設置された上部電極１２１と、セ
プタ１１５および上部電極１２１に接続された高周波電
源１２２とを備えている。
よう製造装置を使用して製造することが可能である。こ
の装置は、真空チャンバ１１４と、真空チャンバ１１４
の内部に設置されたサセプタ１１５と、サセプタ１１５
の内部に設置されたヒータなどの加熱機構１１６と、真
空チャンバ１１４に設置された排気口１１７、真空チャ
ンバ１１４に設置されたＴａ（ＮＭｅ２）５導入口１１
８と、真空チャンバ１１４に設置されたＮＨ３導入口１
１９と、真空チャンバ１１４に設置されたＳｉ２Ｈ６導
入口１２０と、真空チャンバ１１４の内部においてサセ
プタ１１５と対向して設置された上部電極１２１と、セ
プタ１１５および上部電極１２１に接続された高周波電
源１２２とを備えている。
【００６７】この半導体装置の製造装置の動作は以下の
通りである。まず、真空チャンバ１１４の内部を大気開
放し、Ｔｉ膜１０８の堆積が済んだ半導体基板１０１を
サセプタ１１５の上に設置した後に、排気口１１７を通
じて真空チャンバ１１４の内部を排気する。排気が完了
したら、加熱機構１１６を作動させ、サセプタ１１５を
通じて半導体基板１０１を加熱する。半導体基板１０１
の温度の定常温度が４００℃になるように、加熱機構１
１６の出力を調節する。半導体基板１０１の温度が定常
温度に到達したら、Ｔａ（ＮＭｅ２）５導入口１１８か
らＴａ（ＮＭｅ２）５を、ＮＨ３導入口１１９からＮＨ
３を導入する。これによりＴａ（ＮＭｅ２）５とＮＨ３
がＴｉ膜１０８の表面で反応し、ＴａＮ膜１０９が堆積
される。所定の時間が経過したら、Ｔａ（ＮＭｅ２）５
の導入を停止する。真空チャンバ１１４の内部に残留し
ているＴａ（ＮＭｅ２）５の分圧が十分に小さくなった
ら、高周波電源１２２によりサセプタ１１５と上部電極
１２１に高周波電力を供給し、真空チャンバ１１４の内
部でＮＨ３プラズマを発生させる。これにより、半導体
基板１０１に平行な平面上に堆積されたＴａＮ膜１０９
ａは、陽イオンの衝撃を受けるために緻密化される。所
定の時間が経過したら、高周波電源１２２を停止させ、
ＮＨ３の導入を停止する。次に、Ｓｉ２Ｈ６導入口１２
０からＳｉ２Ｈ６を導入する。これによりＴａＮ膜１０
９の表面にＴａＳｉＮ膜１１３が形成される。最後に、
加熱機構１１６の動作を停止させ、真空チャンバ１１４
を大気開放した後に、半導体基板１０１を排出する。
通りである。まず、真空チャンバ１１４の内部を大気開
放し、Ｔｉ膜１０８の堆積が済んだ半導体基板１０１を
サセプタ１１５の上に設置した後に、排気口１１７を通
じて真空チャンバ１１４の内部を排気する。排気が完了
したら、加熱機構１１６を作動させ、サセプタ１１５を
通じて半導体基板１０１を加熱する。半導体基板１０１
の温度の定常温度が４００℃になるように、加熱機構１
１６の出力を調節する。半導体基板１０１の温度が定常
温度に到達したら、Ｔａ（ＮＭｅ２）５導入口１１８か
らＴａ（ＮＭｅ２）５を、ＮＨ３導入口１１９からＮＨ
３を導入する。これによりＴａ（ＮＭｅ２）５とＮＨ３
がＴｉ膜１０８の表面で反応し、ＴａＮ膜１０９が堆積
される。所定の時間が経過したら、Ｔａ（ＮＭｅ２）５
の導入を停止する。真空チャンバ１１４の内部に残留し
ているＴａ（ＮＭｅ２）５の分圧が十分に小さくなった
ら、高周波電源１２２によりサセプタ１１５と上部電極
１２１に高周波電力を供給し、真空チャンバ１１４の内
部でＮＨ３プラズマを発生させる。これにより、半導体
基板１０１に平行な平面上に堆積されたＴａＮ膜１０９
ａは、陽イオンの衝撃を受けるために緻密化される。所
定の時間が経過したら、高周波電源１２２を停止させ、
ＮＨ３の導入を停止する。次に、Ｓｉ２Ｈ６導入口１２
０からＳｉ２Ｈ６を導入する。これによりＴａＮ膜１０
９の表面にＴａＳｉＮ膜１１３が形成される。最後に、
加熱機構１１６の動作を停止させ、真空チャンバ１１４
を大気開放した後に、半導体基板１０１を排出する。
【００６８】以上、本発明を２つの実施形態について説
明したきたが、本発明はこれらの実施形態に限定される
ものではない。例えば、上述の実施形態では、スルーホ
ール１０６および配線溝１０７を連続して形成した後
に、これらの内部をＣｕ膜１１１などの金属材料で埋め
込む「デュアルダマシン法」を適用しているが、スルー
ホール１０６あるいは配線溝１０７のいずれか一方を形
成した後にこれらの内部をＣｕ膜１１１などの金属材料
で埋め込む「シングルダマシン法」を代わりに適用する
ことができる。また、上述の実施形態では、配線層の間
を絶縁する材料としてＳｉＯ２およびＳｉ３Ｎ４を使用
しているが、これらの代わりに他の材料を用いることも
可能である。そのような材料の例としては、フッ素
（Ｆ）などの不純物を含むＳｉＯ２や絶縁性を有する有
機化合物が挙げられる。また、上述の実施形態では、Ｓ
ｉＯ２膜１０５の表面およびスルーホール１０６の内部
にＴｉ膜１０８を堆積しているが、下部配線層１０２を
形成する導電性材料の種類によってはＴｉ膜１０８の堆
積が不要となる。また、上述の実施形態では、Ｃｕ原子
の拡散を防止する金属として窒化タンタルを使用してい
るが、金属窒化物であれば代わりに使用することができ
る。そのような金属窒化物の例としては、窒化タングス
テン（ＷＮ）、窒化モリブデン（ＭｏＮ）が挙げられ
る。ＷＮについては原材料としてＴａ（ＮＭｅ２）５の
代わりにタングステンのアミノ錯体あるいはイミド錯体
を使用すれば合成できる。そのような錯体の例としては
ビス（ターシャリーブチルイミド）ビス（ターシャリー
ブチルアミド）タングステンが挙げられる。ＷＮについ
ては原材料としてＴａ（ＮＭｅ２）５の代わりにモリブ
デンのアミノ錯体あるいはイミド錯体を使用すれば合成
できる。そのような錯体の例としてはビス（ジメチルア
ミド）ビス（ターシャリーブチルイミド）モリブデンが
挙げられる。また、上述の実施形態では、ＴａＮ膜１０
９をＮＨ３中で発生させたプラズマに暴露しているが、
窒素化合物であれば代わりに使用することができる。そ
のような気体の例としては、窒素（Ｎ２）やヒドラジン
（Ｎ２Ｈ４）が挙げられる。また、上述の実施形態で
は、ＴａＳｉＮ膜１１３の形成にＳｉ２Ｈ６を使用して
いるが、シリコン化合物であれば代わりに使用すること
ができる。そのような化合物の例としては、シラン（Ｓ
ｉＨ４）、トリシラン（Ｓｉ３Ｈ８）が挙げられる。ま
た、上述の実施形態では、Ｃｕ膜１１０の堆積に物理的
気相成長法を使用しているが、例えば化学的気相成長法
によりＣｕ膜１１０の堆積を行なうこともできる。ま
た、上述の実施形態では、Ｃｕ膜１１１の堆積に電解メ
ッキ法を使用しているが、スルーホール１０６および配
線溝１０７を埋め込むことができる堆積方法であれば代
わりに使用することができる。そのような堆積方法の例
としては、無電解メッキ法が挙げられる。
明したきたが、本発明はこれらの実施形態に限定される
ものではない。例えば、上述の実施形態では、スルーホ
ール１０６および配線溝１０７を連続して形成した後
に、これらの内部をＣｕ膜１１１などの金属材料で埋め
込む「デュアルダマシン法」を適用しているが、スルー
ホール１０６あるいは配線溝１０７のいずれか一方を形
成した後にこれらの内部をＣｕ膜１１１などの金属材料
で埋め込む「シングルダマシン法」を代わりに適用する
ことができる。また、上述の実施形態では、配線層の間
を絶縁する材料としてＳｉＯ２およびＳｉ３Ｎ４を使用
しているが、これらの代わりに他の材料を用いることも
可能である。そのような材料の例としては、フッ素
（Ｆ）などの不純物を含むＳｉＯ２や絶縁性を有する有
機化合物が挙げられる。また、上述の実施形態では、Ｓ
ｉＯ２膜１０５の表面およびスルーホール１０６の内部
にＴｉ膜１０８を堆積しているが、下部配線層１０２を
形成する導電性材料の種類によってはＴｉ膜１０８の堆
積が不要となる。また、上述の実施形態では、Ｃｕ原子
の拡散を防止する金属として窒化タンタルを使用してい
るが、金属窒化物であれば代わりに使用することができ
る。そのような金属窒化物の例としては、窒化タングス
テン（ＷＮ）、窒化モリブデン（ＭｏＮ）が挙げられ
る。ＷＮについては原材料としてＴａ（ＮＭｅ２）５の
代わりにタングステンのアミノ錯体あるいはイミド錯体
を使用すれば合成できる。そのような錯体の例としては
ビス（ターシャリーブチルイミド）ビス（ターシャリー
ブチルアミド）タングステンが挙げられる。ＷＮについ
ては原材料としてＴａ（ＮＭｅ２）５の代わりにモリブ
デンのアミノ錯体あるいはイミド錯体を使用すれば合成
できる。そのような錯体の例としてはビス（ジメチルア
ミド）ビス（ターシャリーブチルイミド）モリブデンが
挙げられる。また、上述の実施形態では、ＴａＮ膜１０
９をＮＨ３中で発生させたプラズマに暴露しているが、
窒素化合物であれば代わりに使用することができる。そ
のような気体の例としては、窒素（Ｎ２）やヒドラジン
（Ｎ２Ｈ４）が挙げられる。また、上述の実施形態で
は、ＴａＳｉＮ膜１１３の形成にＳｉ２Ｈ６を使用して
いるが、シリコン化合物であれば代わりに使用すること
ができる。そのような化合物の例としては、シラン（Ｓ
ｉＨ４）、トリシラン（Ｓｉ３Ｈ８）が挙げられる。ま
た、上述の実施形態では、Ｃｕ膜１１０の堆積に物理的
気相成長法を使用しているが、例えば化学的気相成長法
によりＣｕ膜１１０の堆積を行なうこともできる。ま
た、上述の実施形態では、Ｃｕ膜１１１の堆積に電解メ
ッキ法を使用しているが、スルーホール１０６および配
線溝１０７を埋め込むことができる堆積方法であれば代
わりに使用することができる。そのような堆積方法の例
としては、無電解メッキ法が挙げられる。
【００６９】また、薄膜に対してイオン衝撃を与える方
法として、薄膜へのプラズマ照射を行ったが、他の方
法、例えばイオン注入法を用いても良い。
法として、薄膜へのプラズマ照射を行ったが、他の方
法、例えばイオン注入法を用いても良い。
【００７０】
【発明の効果】本発明の半導体装置によれば、絶縁膜の
凹部側壁に堆積された金属窒化物膜に含まれる炭素の濃
度よりも、凹部底面に堆積された金属窒化物膜に含まれ
る炭素の濃度の方が低くなっている。含まれる炭素の濃
度が低くなるほど金属窒化物の比抵抗は低下するので、
スルーホール等の凹部底部に堆積された金属窒化物膜に
含まれる炭素の量を調節することにより、下部配線層と
上部配線層の間の接続抵抗を従来の技術と比較して低下
させることができる。
凹部側壁に堆積された金属窒化物膜に含まれる炭素の濃
度よりも、凹部底面に堆積された金属窒化物膜に含まれ
る炭素の濃度の方が低くなっている。含まれる炭素の濃
度が低くなるほど金属窒化物の比抵抗は低下するので、
スルーホール等の凹部底部に堆積された金属窒化物膜に
含まれる炭素の量を調節することにより、下部配線層と
上部配線層の間の接続抵抗を従来の技術と比較して低下
させることができる。
【００７１】本発明の他の半導体装置によれば、スルー
ホールの側壁および上部配線層の側壁は、金属ケイ化窒
化物膜によって被覆されている。金属ケイ化窒化物膜
は、金属窒化物と比較して銅原子の拡散を防止する能力
が高いので、以上のような構成とすることにより、絶縁
膜に含まれる銅原子の濃度を低下させることができる。
このため、スルーホールの間および上部配線層（第２導
電体膜）の間のリーク電流を従来の技術と比較して低下
させることができる。
ホールの側壁および上部配線層の側壁は、金属ケイ化窒
化物膜によって被覆されている。金属ケイ化窒化物膜
は、金属窒化物と比較して銅原子の拡散を防止する能力
が高いので、以上のような構成とすることにより、絶縁
膜に含まれる銅原子の濃度を低下させることができる。
このため、スルーホールの間および上部配線層（第２導
電体膜）の間のリーク電流を従来の技術と比較して低下
させることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図２】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図３】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図４】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図５】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図６】本発明による半導体装置の第１の実施形態の断
面図である。
面図である。
【図７】本発明による半導体装置の製造方法の第２の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図８】本発明による半導体装置の製造方法の第２の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図９】本発明による半導体装置の製造方法の第２の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図１０】本発明による半導体装置の製造方法の第２の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図１１】本発明による半導体装置の製造方法の第２の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図１２】本発明による半導体装置の製造方法の第２の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図１３】本発明による半導体装置の第２の実施形態を
説明するための断面図である。
説明するための断面図である。
【図１４】本発明に使用する半導体装置の製造装置の一
例の断面図である。
例の断面図である。
【図１５】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１６】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１７】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１８】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１９】従来の半導体装置を示す断面図である。
１ 半導体基板 ２ 下部配線層 ３ 二酸化ケイ素膜 ４ 四窒化三ケイ素膜 ５ 二酸化ケイ素膜 ６ スルーホール ７ 配線溝 ８ チタン膜 ９ 窒化タンタル膜 １０ 銅膜 １１ 銅膜 １２ 上部配線層 １０１ 半導体基板 １０２ 下部配線層 １０３ 二酸化ケイ素膜 １０４ 四窒化三ケイ素膜 １０５ 二酸化ケイ素膜 １０６ スルーホール １０７ 配線溝 １０８ チタン膜 １０９ 窒化タンタル膜 １０９ａ 窒化タンタル膜 １０９ｂ 窒化タンタル膜 １１０ 銅膜 １１１ 銅膜 １１２ 上部配線層 １１３ ケイ化窒化タンタル膜 １１３ａ ケイ化窒化タンタル膜 １１３ｂ ケイ化窒化タンタル膜 １１４ 真空チャンバ １１５ サセプタ １１６ 加熱機構 １１７ 排気口 １１８ ペンタキスジメチルアミドタンタル導入口 １１９ アンモニア導入口 １２０ ジシラン導入口 １２１ 上部電極 １２２ 高周波電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (9)
- 【請求項１】 基板上に第１導電体膜を形成する工程
と、 前記第１導電体膜を覆う絶縁膜を前記基板上に堆積する
工程と、 前記絶縁膜に、底部の一部が前記第１導電体膜と接続す
る凹部を形成する工程と、 前記凹部の内部に第２導電体膜を形成する工程と、 を包含する半導体装置の製造方法であって、 前記第２導電体膜を形成する工程は、 前記凹部の内側壁および底面を覆うように金属窒化物膜
を化学的気相成長法によって堆積する工程と、前記金属窒化物膜の表面をプラズマに暴露して、前記凹
部の底面上に形成された 前記金属窒化物膜の表面に対し
て垂直方向のイオンを照射することにより、前記凹部の
底面上に形成された前記金属窒化物膜を緻密化する工程
と、 前記金属窒化物膜の表面をシリコン化合物に暴露するこ
とにより金属ケイ化窒化物膜を形成する工程と、 前記金属ケイ化窒化物膜の表面に金属膜を堆積する工程
とを含み、 前記金属窒化物膜は、窒化タンタル膜、窒化タングステ
ン膜または窒化モリブデン膜である ことを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記凹部の底面上に形成された前記金属
窒化物膜を緻密化する工程は、前記プラズマに含まれる
陽イオンを前記基板に向かって垂直方向に加速して、前
記陽イオンを前記金属窒化物膜の表面に照射することに
よって、前記凹部の底面上に形成された前記金属窒化物
膜を前記陽イオンの衝撃により緻密化する工程を含むこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記金属窒化物膜を堆積する工程と、前
記凹部の底面上に形成された前記金属窒化物膜を緻密化
する工程と、前記金属窒化物膜の表面をシリコン化合物
に暴露する工程とを、同一の真空チャンバ内で連続して
実施することを特徴とする請求項１または２に記載の半
導体装置の製造方法。 - 【請求項４】 前記金属窒化物膜を堆積する工程は、前
記金属窒化物膜の厚さを１ｎｍ以上且つ５０ｎｍ以下に
することを特徴とする請求項１〜３のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項５】 前記金属膜は銅よりなることを特徴とす
る請求項１〜４のいずれか１項に記載の半導体装置の製
造方法。 - 【請求項６】 前記金属窒化物膜のうち前記凹部の底面
上に形成された部分の厚さが、前記金属窒化物膜のうち
前記凹部の内側壁上に形成された部分の厚さよりも薄い
ことを特徴とする請求項１〜５のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項７】 基板と、 前記基板に支持される第１導電体膜と、 前記第１導電体膜を覆うように前記基板上に形成された
絶縁膜と、 前記絶縁膜に形成されており、底部の一部が前記第１導
電体膜と接続する凹部と、 前記凹部内に形成された第２導電体膜と、 を備えた半導体装置であって、 前記第２導電体膜は、前記凹部の内側壁および底面を覆
うように形成されて表面をプラズマに暴露された金属窒
化物膜と、前記金属窒化物膜上に形成された金属ケイ化
窒化物膜と、前記金属ケイ化窒化物膜上に堆積された金
属膜とを有し、 前記金属ケイ化窒化物膜のうち前記凹部の底面上に形成
された部分の厚さが、前記金属ケイ化窒化物膜のうち前
記凹部の内側壁上に形成された部分の厚さよりも薄く、 前記金属ケイ化窒化物膜は、ケイ化窒化タンタル膜、ケ
イ化窒化タングステン膜またはケイ化窒化モリブデン膜
であることを特徴とする半導体装置。 - 【請求項８】 前記金属窒化物膜のうち前記凹部の底
面上に形成された部分が、前記金属窒化物膜のうち前記
凹部の内側壁上に形成された部分よりも緻密であること
を特徴とする請求項７に記載の半導体装置。 - 【請求項９】 前記金属膜は銅よりなることを特徴とす
る請求項７又は８に記載の半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP22033098A JP3226498B2 (ja) | 1998-08-04 | 1998-08-04 | 半導体装置およびその製造方法 |
| US09/321,713 US6475912B1 (en) | 1998-06-01 | 1999-05-28 | Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield |
| US09/884,135 US6683381B2 (en) | 1998-06-01 | 2001-06-20 | Semiconductor device having a copper interconnect layer |
| US10/737,911 US6906420B2 (en) | 1998-06-01 | 2003-12-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22033098A JP3226498B2 (ja) | 1998-08-04 | 1998-08-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058639A JP2000058639A (ja) | 2000-02-25 |
| JP3226498B2 true JP3226498B2 (ja) | 2001-11-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22033098A Expired - Fee Related JP3226498B2 (ja) | 1998-06-01 | 1998-08-04 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
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| JP2006324363A (ja) * | 2005-05-17 | 2006-11-30 | Elpida Memory Inc | キャパシタおよびその製造方法 |
-
1998
- 1998-08-04 JP JP22033098A patent/JP3226498B2/ja not_active Expired - Fee Related
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