JP3220034B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000007789 gas Substances 0.000 claims description 63
- 229910052721 tungsten Inorganic materials 0.000 claims description 57
- 239000010937 tungsten Substances 0.000 claims description 57
- -1 tungsten nitride Chemical class 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 40
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 31
- 229910052731 fluorine Inorganic materials 0.000 claims description 31
- 239000011737 fluorine Substances 0.000 claims description 31
- 238000005229 chemical vapour deposition Methods 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 15
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 10
- 229910000077 silane Inorganic materials 0.000 claims description 10
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- 229910021529 ammonia Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 description 37
- 239000010410 layer Substances 0.000 description 24
- 230000004888 barrier function Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 10
- 239000012159 carrier gas Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 230000001603 reducing effect Effects 0.000 description 5
- 238000006722 reduction reaction Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000013081 microcrystal Substances 0.000 description 3
- 238000005121 nitriding Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- KOPOQZFJUQMUML-UHFFFAOYSA-N chlorosilane Chemical compound Cl[SiH3] KOPOQZFJUQMUML-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- PUUOOWSPWTVMDS-UHFFFAOYSA-N difluorosilane Chemical compound F[SiH2]F PUUOOWSPWTVMDS-UHFFFAOYSA-N 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- XPBBUZJBQWWFFJ-UHFFFAOYSA-N fluorosilane Chemical compound [SiH3]F XPBBUZJBQWWFFJ-UHFFFAOYSA-N 0.000 description 2
- 238000010574 gas phase reaction Methods 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 2
- 239000005052 trichlorosilane Substances 0.000 description 2
- WPPVEXTUHHUEIV-UHFFFAOYSA-N trifluorosilane Chemical compound F[SiH](F)F WPPVEXTUHHUEIV-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 125000003282 alkyl amino group Chemical group 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- BIVUUOPIAYRCAP-UHFFFAOYSA-N aminoazanium;chloride Chemical compound Cl.NN BIVUUOPIAYRCAP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L29/45—Ohmic electrodes
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高集積化を実現するために、高
アスペクトのビアホールやコンタクトホール或いは微細
な配線に対応できる高信頼の多層配線技術が必要となっ
てきている。例えば、高アスペクトの配線埋め込み技術
として、六フッ化タングステン（ＷＦ6 ）、水素
（Ｈ2 ）を用いたブランケットＷ−ＣＶＤをはじめとす
る化学気相成長法（ＣＶＤ法）があげられる。
アスペクトのビアホールやコンタクトホール或いは微細
な配線に対応できる高信頼の多層配線技術が必要となっ
てきている。例えば、高アスペクトの配線埋め込み技術
として、六フッ化タングステン（ＷＦ6 ）、水素
（Ｈ2 ）を用いたブランケットＷ−ＣＶＤをはじめとす
る化学気相成長法（ＣＶＤ法）があげられる。
【０００３】しかし、ブランケットＷ−ＣＶＤにおいて
は，Ｓｉや酸化膜の下地との密着性が悪いために、下地
とＷとの間に窒化チタン（ＴｉＮ）、窒化タンタル（Ｔ
ａＮ）、チタンタングステン（ＴｉＷ）、窒化タングス
テン（ＷＮ）等の金属接着層を設ける必要がある。従
来、これら金属接着層はスパッタリングや反応性スパッ
タリングによって形成されているが、微細なビアホール
やコンタクトホールに適用する場合には、段差被覆性に
すぐれたＣＶＤ法を用いることが望ましい。
は，Ｓｉや酸化膜の下地との密着性が悪いために、下地
とＷとの間に窒化チタン（ＴｉＮ）、窒化タンタル（Ｔ
ａＮ）、チタンタングステン（ＴｉＷ）、窒化タングス
テン（ＷＮ）等の金属接着層を設ける必要がある。従
来、これら金属接着層はスパッタリングや反応性スパッ
タリングによって形成されているが、微細なビアホール
やコンタクトホールに適用する場合には、段差被覆性に
すぐれたＣＶＤ法を用いることが望ましい。
【０００４】また、ＡｌやＣｕ等の低抵抗材料の配線に
おいても、これらＴｉＮをはじめとする金属接着層を拡
散バリアとして用いてきたが、配線部の微細化に伴い段
差被覆性に優れたＣＶＤ法による形成が望まれるように
なってきている。
おいても、これらＴｉＮをはじめとする金属接着層を拡
散バリアとして用いてきたが、配線部の微細化に伴い段
差被覆性に優れたＣＶＤ法による形成が望まれるように
なってきている。
【０００５】ＴｉＮ膜をＣＶＤ法で形成する場合、塩化
チタン（ＴｉＣｌ4 ）とアンモニア（ＮＨ3 ）が用いて
成膜を行うが、成膜温度が６００℃以上と高いため、ア
ルミ配線形成後では用いることができないという問題が
ある。また、膜中に塩素が残留するので、配線腐食が生
じやすいという問題もある。また、Ｔｉ系有機金属ガス
とアンモニアを用いたＴｉＮの成膜も検討されている
が、不純物や吸湿性による抵抗増加の問題があり、成膜
方法として確立されていない。
チタン（ＴｉＣｌ4 ）とアンモニア（ＮＨ3 ）が用いて
成膜を行うが、成膜温度が６００℃以上と高いため、ア
ルミ配線形成後では用いることができないという問題が
ある。また、膜中に塩素が残留するので、配線腐食が生
じやすいという問題もある。また、Ｔｉ系有機金属ガス
とアンモニアを用いたＴｉＮの成膜も検討されている
が、不純物や吸湿性による抵抗増加の問題があり、成膜
方法として確立されていない。
【０００６】このように、ＣＶＤ法によるＴｉＮ、Ｔａ
Ｎ、ＴｉＷ膜の形成に関しては、未解決の課題が多く残
されている。
Ｎ、ＴｉＷ膜の形成に関しては、未解決の課題が多く残
されている。
【０００７】一方、ＷＦ6 及びＮＨ3 を原料ガスに用い
たフッ素を含んだ窒化タングステン膜（ＷＮＦ膜）の成
膜についても検討が行われている。このＷＮＦ膜は、熱
的に安定な膜であり、また、減圧ＣＶＤ法を用いて基板
温度６００℃以下の低温で成膜が可能であることから、
Ｍｏの密着層として、或いはＡ１やＣｕ配線のバリア層
として検討が行われてきている。
たフッ素を含んだ窒化タングステン膜（ＷＮＦ膜）の成
膜についても検討が行われている。このＷＮＦ膜は、熱
的に安定な膜であり、また、減圧ＣＶＤ法を用いて基板
温度６００℃以下の低温で成膜が可能であることから、
Ｍｏの密着層として、或いはＡ１やＣｕ配線のバリア層
として検討が行われてきている。
【０００８】
【発明が解決しようとする課題】しかし、従来のＷＦ6
及びＮＨ3 を用いた減圧ＣＶＤ法によるＷＮＦ膜は、段
差被覆性が悪い、膜応力が高いといった問題点があっ
た。これは、ＷＮＦ膜中のフッ素の含有量が少ないこと
がその原因の一つであると考えられる。したがって、従
来のＷＦ6 及びＮＨ3 を用いた減圧ＣＶＤ法によるＷＮ
Ｆ膜は、微細ホールにおける密着層やバリア層等として
は適当なものとはいえなかった。
及びＮＨ3 を用いた減圧ＣＶＤ法によるＷＮＦ膜は、段
差被覆性が悪い、膜応力が高いといった問題点があっ
た。これは、ＷＮＦ膜中のフッ素の含有量が少ないこと
がその原因の一つであると考えられる。したがって、従
来のＷＦ6 及びＮＨ3 を用いた減圧ＣＶＤ法によるＷＮ
Ｆ膜は、微細ホールにおける密着層やバリア層等として
は適当なものとはいえなかった。
【０００９】本発明の目的は、下地との密着性に優れる
とともに微細ホールにおける被覆性や埋込み性が良好で
あり、しかもＣＶＤ法を用いて容易に低温成膜が可能な
ＷＮＦ膜を有する半導体装置及びその製造方法を提供す
ることにある。
とともに微細ホールにおける被覆性や埋込み性が良好で
あり、しかもＣＶＤ法を用いて容易に低温成膜が可能な
ＷＮＦ膜を有する半導体装置及びその製造方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明は、第１の導電部
と、この第１の導電部に達するホール部が形成された絶
縁部と、前記ホール部内に形成された第２の導電部とを
有する半導体装置において、前記第２の導電部の少なく
とも一部が原子密度で１％以上のフッ素を含んだ窒化タ
ングステン膜を用いて形成されていることを特徴とす
る。
と、この第１の導電部に達するホール部が形成された絶
縁部と、前記ホール部内に形成された第２の導電部とを
有する半導体装置において、前記第２の導電部の少なく
とも一部が原子密度で１％以上のフッ素を含んだ窒化タ
ングステン膜を用いて形成されていることを特徴とす
る。
【００１１】また、本発明は、半導体基板の主面側に形
成されたＭＯＳトランジスタのソース・ドレイン拡散層
を構成する第１の導電部と、前記半導体基板の主面側に
形成され前記第１の導電部に達するホール部が形成され
た絶縁膜と、前記ホール部内に形成されその下部が前記
第１の導電部に接続された第２の導電部と、前記第２の
導電部の上部に接続され電極又は配線を構成する第３の
導電部とを有する半導体装置において、前記第２の導電
部の少なくとも一部が原子密度で１％以上のフッ素を含
んだ窒化タングステン膜を用いて形成されていることを
特徴とする。
成されたＭＯＳトランジスタのソース・ドレイン拡散層
を構成する第１の導電部と、前記半導体基板の主面側に
形成され前記第１の導電部に達するホール部が形成され
た絶縁膜と、前記ホール部内に形成されその下部が前記
第１の導電部に接続された第２の導電部と、前記第２の
導電部の上部に接続され電極又は配線を構成する第３の
導電部とを有する半導体装置において、前記第２の導電
部の少なくとも一部が原子密度で１％以上のフッ素を含
んだ窒化タングステン膜を用いて形成されていることを
特徴とする。
【００１２】また、本発明は、半導体基板の主面側に形
成されたＭＯＳトランジスタのソース・ドレイン拡散層
を構成する第１の導電部と、前記半導体基板の主面側に
形成され前記第１の導電部に達するホール部及びこのホ
ール部に連なる溝部が形成された絶縁膜と、前記ホール
部内に形成されその下部が前記第１の導電部に接続され
た第２の導電部と、前記溝部内に形成され前記第２の導
電部の上部に連なり配線を構成する第３の導電部とを有
する半導体装置において、前記第２の導電部及び前記第
３の導電部の少なくとも一部が原子密度で１％以上のフ
ッ素を含んだ窒化タングステン膜を用いて形成されてい
ることを特徴とする。
成されたＭＯＳトランジスタのソース・ドレイン拡散層
を構成する第１の導電部と、前記半導体基板の主面側に
形成され前記第１の導電部に達するホール部及びこのホ
ール部に連なる溝部が形成された絶縁膜と、前記ホール
部内に形成されその下部が前記第１の導電部に接続され
た第２の導電部と、前記溝部内に形成され前記第２の導
電部の上部に連なり配線を構成する第３の導電部とを有
する半導体装置において、前記第２の導電部及び前記第
３の導電部の少なくとも一部が原子密度で１％以上のフ
ッ素を含んだ窒化タングステン膜を用いて形成されてい
ることを特徴とする。
【００１３】また、本発明は、ＭＯＳトランジスタを有
する半導体基板の主面側に形成された第１の絶縁膜と、
この第１の絶縁膜の上側に形成され第１の配線を構成す
る第１の導電部と、前記第１の絶縁膜及び前記第１の導
電部の上側に形成され前記第１の導電部に達するホール
部が形成された第２の絶縁膜と、前記ホール部内に形成
されその下部が前記第１の導電部に接続された第２の導
電部と、この第２の導電部の上部に接続され第２の配線
を構成する第３の導電部とを有する半導体装置におい
て、前記第２の導電部の少なくとも一部が原子密度で１
％以上のフッ素を含んだ窒化タングステン膜を用いて形
成されていることを特徴とする。
する半導体基板の主面側に形成された第１の絶縁膜と、
この第１の絶縁膜の上側に形成され第１の配線を構成す
る第１の導電部と、前記第１の絶縁膜及び前記第１の導
電部の上側に形成され前記第１の導電部に達するホール
部が形成された第２の絶縁膜と、前記ホール部内に形成
されその下部が前記第１の導電部に接続された第２の導
電部と、この第２の導電部の上部に接続され第２の配線
を構成する第３の導電部とを有する半導体装置におい
て、前記第２の導電部の少なくとも一部が原子密度で１
％以上のフッ素を含んだ窒化タングステン膜を用いて形
成されていることを特徴とする。
【００１４】また、本発明は、ＭＯＳトランジスタを有
する半導体基板の主面側に形成された第１の絶縁膜と、
この第１の絶縁膜の上側に形成され第１の配線を構成す
る第１の導電部と、前記第１の絶縁膜及び前記第１の導
電部の上側に形成され前記第１の導電部に達するホール
部及びこのホール部に連なる溝部が形成された第２の絶
縁膜と、前記ホール部内に形成されその下部が前記第１
の導電部に接続された第２の導電部と、前記溝部内に形
成され前記第２の導電部の上部に連なり第２の配線を構
成する第３の導電部とを有する半導体装置において、前
記第２の導電部及び前記第３の導電部の少なくとも一部
が原子密度で１％以上のフッ素を含んだ窒化タングステ
ン膜を用いて形成されていることを特徴とする。
する半導体基板の主面側に形成された第１の絶縁膜と、
この第１の絶縁膜の上側に形成され第１の配線を構成す
る第１の導電部と、前記第１の絶縁膜及び前記第１の導
電部の上側に形成され前記第１の導電部に達するホール
部及びこのホール部に連なる溝部が形成された第２の絶
縁膜と、前記ホール部内に形成されその下部が前記第１
の導電部に接続された第２の導電部と、前記溝部内に形
成され前記第２の導電部の上部に連なり第２の配線を構
成する第３の導電部とを有する半導体装置において、前
記第２の導電部及び前記第３の導電部の少なくとも一部
が原子密度で１％以上のフッ素を含んだ窒化タングステ
ン膜を用いて形成されていることを特徴とする。
【００１５】前記第２の導電部は、例えば、前記ホール
部内全体に形成された前記窒化タングステン膜を用いて
形成されている。この場合、窒化タングステン膜は、例
えば上下の導電部を接続するプラグとして用いられる。
部内全体に形成された前記窒化タングステン膜を用いて
形成されている。この場合、窒化タングステン膜は、例
えば上下の導電部を接続するプラグとして用いられる。
【００１６】また、前記第２の導電部は、例えば、前記
ホール部の内面に形成された前記窒化タングステン膜と
この窒化タングステン膜の内側に形成された金属膜とを
用いて形成されている。この場合、窒化タングステン膜
は、例えばホール下に形成された導電部に対するバリア
層或いは接着層として用いられる。
ホール部の内面に形成された前記窒化タングステン膜と
この窒化タングステン膜の内側に形成された金属膜とを
用いて形成されている。この場合、窒化タングステン膜
は、例えばホール下に形成された導電部に対するバリア
層或いは接着層として用いられる。
【００１７】なお、窒化タングステン膜に含まれるフッ
素の原子密度は、好ましくは１〜２０％、より好ましく
は１〜５％である。
素の原子密度は、好ましくは１〜２０％、より好ましく
は１〜５％である。
【００１８】前記半導体装置によれば、窒化タングステ
ン膜に含まれるフッ素の原子密度を１％以上としたこと
により、ホール部における被覆性や埋込み性を向上させ
ることができる。したがって、微細ホールにおける密着
層やバリア層或いはプラグ等として優れた効果を発揮す
ることができる。
ン膜に含まれるフッ素の原子密度を１％以上としたこと
により、ホール部における被覆性や埋込み性を向上させ
ることができる。したがって、微細ホールにおける密着
層やバリア層或いはプラグ等として優れた効果を発揮す
ることができる。
【００１９】また、本発明は、第１の導電部と、この第
１の導電部に達するホール部を形成した絶縁部と、前記
ホール部内に形成した第２の導電部とを有し、この第２
の導電部の少なくとも一部をフッ素を含んだ窒化タング
ステン膜を用いて形成し、このフッ素を含んだ窒化タン
グステン膜を反応容器内に導入したタングステン及びハ
ロゲン元素を含む第１のガス（タングステンハロゲン化
物のガス）並びに窒素を含む第２のガス（第１のガスを
還元及び窒化するガス）を用いて化学気相成長法により
形成する半導体装置の製造方法において、前記窒化タン
グステン膜を化学気相成長法によって形成する際に、前
記反応容器内に導入する前記第１のガスの流量Ｑ１を１
０〜１０００ｃｃ／ｍｉｎ、前記第２のガスの流量Ｑ２
を１０〜１０００ｃｃ／ｍｉｎとするとともに、第１及
び第２のガスの流量比をＱ１／Ｑ２≧１／２とすること
を特徴とする（製造方法Ａ）。
１の導電部に達するホール部を形成した絶縁部と、前記
ホール部内に形成した第２の導電部とを有し、この第２
の導電部の少なくとも一部をフッ素を含んだ窒化タング
ステン膜を用いて形成し、このフッ素を含んだ窒化タン
グステン膜を反応容器内に導入したタングステン及びハ
ロゲン元素を含む第１のガス（タングステンハロゲン化
物のガス）並びに窒素を含む第２のガス（第１のガスを
還元及び窒化するガス）を用いて化学気相成長法により
形成する半導体装置の製造方法において、前記窒化タン
グステン膜を化学気相成長法によって形成する際に、前
記反応容器内に導入する前記第１のガスの流量Ｑ１を１
０〜１０００ｃｃ／ｍｉｎ、前記第２のガスの流量Ｑ２
を１０〜１０００ｃｃ／ｍｉｎとするとともに、第１及
び第２のガスの流量比をＱ１／Ｑ２≧１／２とすること
を特徴とする（製造方法Ａ）。
【００２０】前記窒化タングステン膜を化学気相成長法
によって形成する際に、被処理基板の温度が２５０〜４
００℃の範囲のときには前記流量比をＱ１／Ｑ２≧１／
２とし、被処理基板の温度が４００〜６００℃の範囲の
ときには前記流量比をＱ１／Ｑ２≧１とすることが好ま
しい。
によって形成する際に、被処理基板の温度が２５０〜４
００℃の範囲のときには前記流量比をＱ１／Ｑ２≧１／
２とし、被処理基板の温度が４００〜６００℃の範囲の
ときには前記流量比をＱ１／Ｑ２≧１とすることが好ま
しい。
【００２１】前記製造方法によれば、第１及び第２のガ
スの流量比Ｑ１／Ｑ２を前記のように設定することによ
り、窒化タングステン膜に含まれるフッ素の濃度が従来
よりも増大し、ホール部における被覆性や埋込み性を向
上させることができる。なお、流量比Ｑ１／Ｑ２の増加
に伴い窒化タングステン膜の抵抗率も増加する傾向にあ
るが、所望の段差被覆性が得られる範囲内においてでき
るだけ小さな流量比Ｑ１／Ｑ２を選択することが好まし
い。
スの流量比Ｑ１／Ｑ２を前記のように設定することによ
り、窒化タングステン膜に含まれるフッ素の濃度が従来
よりも増大し、ホール部における被覆性や埋込み性を向
上させることができる。なお、流量比Ｑ１／Ｑ２の増加
に伴い窒化タングステン膜の抵抗率も増加する傾向にあ
るが、所望の段差被覆性が得られる範囲内においてでき
るだけ小さな流量比Ｑ１／Ｑ２を選択することが好まし
い。
【００２２】また、本発明は、第１の導電部と、この第
１の導電部に達するホール部を形成した絶縁部と、前記
ホール部内に形成した第２の導電部とを有し、この第２
の導電部の少なくとも一部をフッ素を含んだ窒化タング
ステン膜を用いて形成し、このフッ素を含んだ窒化タン
グステン膜を反応容器内に導入したタングステン及びハ
ロゲン元素を含む第１のガス（タングステンハロゲン化
物のガス）並びに窒素を含む第２のガス（第１のガスを
還元及び窒化するガス）を用いて化学気相成長法により
形成する半導体装置の製造方法において、前記窒化タン
グステン膜を化学気相成長法によって形成する際に、前
記反応容器内に設置された被処理基板を回転させ、前記
反応容器内に導入する前記第１のガスの流量Ｑ１を１０
〜１０００ｃｃ／ｍｉｎ、前記第２のガスの流量Ｑ２を
１０〜１０００ｃｃ／ｍｉｎとするとともに、第１及び
第２のガスの流量比をＱ１／Ｑ２≧１／４とすることを
特徴とする（製造方法Ｂ）。
１の導電部に達するホール部を形成した絶縁部と、前記
ホール部内に形成した第２の導電部とを有し、この第２
の導電部の少なくとも一部をフッ素を含んだ窒化タング
ステン膜を用いて形成し、このフッ素を含んだ窒化タン
グステン膜を反応容器内に導入したタングステン及びハ
ロゲン元素を含む第１のガス（タングステンハロゲン化
物のガス）並びに窒素を含む第２のガス（第１のガスを
還元及び窒化するガス）を用いて化学気相成長法により
形成する半導体装置の製造方法において、前記窒化タン
グステン膜を化学気相成長法によって形成する際に、前
記反応容器内に設置された被処理基板を回転させ、前記
反応容器内に導入する前記第１のガスの流量Ｑ１を１０
〜１０００ｃｃ／ｍｉｎ、前記第２のガスの流量Ｑ２を
１０〜１０００ｃｃ／ｍｉｎとするとともに、第１及び
第２のガスの流量比をＱ１／Ｑ２≧１／４とすることを
特徴とする（製造方法Ｂ）。
【００２３】前記被処理基板を回転させる際の回転数は
５００ｒｐｍ以上であることが好ましい。
５００ｒｐｍ以上であることが好ましい。
【００２４】また、前記窒化タングステン膜を化学気相
成長法によって形成する際に、被処理基板の温度が２５
０〜４００℃の範囲のときには前記流量比をＱ１／Ｑ２
≧１／４とし、被処理基板の温度が４００〜６００℃の
範囲のときには前記流量比をＱ１／Ｑ２≧１／２とする
ことが好ましい。
成長法によって形成する際に、被処理基板の温度が２５
０〜４００℃の範囲のときには前記流量比をＱ１／Ｑ２
≧１／４とし、被処理基板の温度が４００〜６００℃の
範囲のときには前記流量比をＱ１／Ｑ２≧１／２とする
ことが好ましい。
【００２５】前記製造方法Ｂにおいても、先の製造方法
Ａで示した作用効果と同様の作用効果が得られるが、被
処理基板を高速で回転させることにより、先の製造方法
Ａに比べてより低抵抗で良好な段差被覆性が得られる。
Ａで示した作用効果と同様の作用効果が得られるが、被
処理基板を高速で回転させることにより、先の製造方法
Ａに比べてより低抵抗で良好な段差被覆性が得られる。
【００２６】なお、前記各製造方法において、前記第２
の導電部は、前記ホール部内全体に形成した前記窒化タ
ングステン膜を用いて形成してもよいし、前記ホール部
の内面に形成した前記窒化タングステン膜とこの窒化タ
ングステン膜の内側に形成した金属膜とを用いて形成し
てもよい。
の導電部は、前記ホール部内全体に形成した前記窒化タ
ングステン膜を用いて形成してもよいし、前記ホール部
の内面に形成した前記窒化タングステン膜とこの窒化タ
ングステン膜の内側に形成した金属膜とを用いて形成し
てもよい。
【００２７】また、前記各製造方法おいて、前記第１の
ガスは、ＷＦ6 及びＷＣｌ6 のなかから選択される少な
くとも一つ以上のガスであることが好ましい。
ガスは、ＷＦ6 及びＷＣｌ6 のなかから選択される少な
くとも一つ以上のガスであることが好ましい。
【００２８】また、前記各製造方法おいて、前記第２の
ガスは、アンモニア、ヒドラジン及びアルキルアジド化
合物のなかから選択される少なくとも一つ以上のガスで
あることが好ましい。
ガスは、アンモニア、ヒドラジン及びアルキルアジド化
合物のなかから選択される少なくとも一つ以上のガスで
あることが好ましい。
【００２９】また、前記各製造方法おいて、前記窒化タ
ングステン膜を化学気相成長法によって形成する際に前
記反応容器内にさらに無機シランガスを導入してもよ
い。前記各製造方法によって窒化タングステン膜を成膜
した場合、成膜温度を低くするにしたがって段差被覆性
が向上するが、同時に抵抗率も上昇する。これは、膜中
に存在するフッ素濃度が上昇するためである。還元性の
強い無機シランガスを微量添加することにより、窒化タ
ングステン膜中のフッ素濃度を制御することが可能であ
り、抵抗率の上昇を抑制することが可能となる。
ングステン膜を化学気相成長法によって形成する際に前
記反応容器内にさらに無機シランガスを導入してもよ
い。前記各製造方法によって窒化タングステン膜を成膜
した場合、成膜温度を低くするにしたがって段差被覆性
が向上するが、同時に抵抗率も上昇する。これは、膜中
に存在するフッ素濃度が上昇するためである。還元性の
強い無機シランガスを微量添加することにより、窒化タ
ングステン膜中のフッ素濃度を制御することが可能であ
り、抵抗率の上昇を抑制することが可能となる。
【００３０】無機シランガスとしては、シラン、ジシラ
ン、ジクロロシラン、モノクロロシラン、トリクロロシ
ラン、モノフロロシラン、ジフロロシラン及びトリフロ
ロシランのなかから選択される少なくとも一つ以上のガ
スを用いることができる。
ン、ジクロロシラン、モノクロロシラン、トリクロロシ
ラン、モノフロロシラン、ジフロロシラン及びトリフロ
ロシランのなかから選択される少なくとも一つ以上のガ
スを用いることができる。
【００３１】前記各製造方法おいて、前記窒化タングス
テン膜を化学気相成長法によって形成する際に前記反応
容器内にさらに水素ガスを導入してもよい。水素ガスの
流量は５ｓｌｍ以下であることが好ましい。水素ガスは
還元反応の補助的役割をはたすものであり、水素ガスを
導入することにより、低温成膜や低抵抗化をはかること
が可能となる。
テン膜を化学気相成長法によって形成する際に前記反応
容器内にさらに水素ガスを導入してもよい。水素ガスの
流量は５ｓｌｍ以下であることが好ましい。水素ガスは
還元反応の補助的役割をはたすものであり、水素ガスを
導入することにより、低温成膜や低抵抗化をはかること
が可能となる。
【００３２】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態について説明する。
実施形態について説明する。
【００３３】まず、本発明において用いる第１の成膜装
置の構成例及びこれによって得られる成膜特性等につい
て説明する。
置の構成例及びこれによって得られる成膜特性等につい
て説明する。
【００３４】図１は、第１の装置構成例に係る枚葉型の
減圧熱ＣＶＤ装置の概略を模式的に示した図である。
減圧熱ＣＶＤ装置の概略を模式的に示した図である。
【００３５】チャンバ１０１には、真空ポンプ１０２及
び原料ガス供給配管１０３、１０４及び１０５が接続さ
れている。原料ガス供給配管１０３、１０４及び１０５
にはそれぞれＷＦ6 、ＮＨ3 及びＳｉＨ4 （必要に応じ
て供給する）が供給されており、これら原料ガスはガス
を分散させてウエハＷ上に供給する分散盤１０６を介し
てチャンバ１０１に供給される。チャンバ１０１の内部
にはサセプタ１０７が配置され、このサセプタ１０７は
その内部に抵抗加熱式ヒータ−１０８が組み込まれてい
る。このサセプタ１０７上にウエハＷが保持され、抵抗
加熱式ヒータ−１０８により加熱される。
び原料ガス供給配管１０３、１０４及び１０５が接続さ
れている。原料ガス供給配管１０３、１０４及び１０５
にはそれぞれＷＦ6 、ＮＨ3 及びＳｉＨ4 （必要に応じ
て供給する）が供給されており、これら原料ガスはガス
を分散させてウエハＷ上に供給する分散盤１０６を介し
てチャンバ１０１に供給される。チャンバ１０１の内部
にはサセプタ１０７が配置され、このサセプタ１０７は
その内部に抵抗加熱式ヒータ−１０８が組み込まれてい
る。このサセプタ１０７上にウエハＷが保持され、抵抗
加熱式ヒータ−１０８により加熱される。
【００３６】なお、原料ガスであるＷＦ6 、ＮＨ3 及び
ＳｉＨ4 は、それぞれ図示しないマスフローコントロー
ラーにより流量を制御されてチャンバ−１０１に導入さ
れる。また、チャンバ１０１及び真空ポンプ１０２自
体、成膜時に発生する反応生成物が内部に付着しないよ
うに加熱できる構造であり、１００℃〜２００℃の温度
範囲で加熱可能となっている。
ＳｉＨ4 は、それぞれ図示しないマスフローコントロー
ラーにより流量を制御されてチャンバ−１０１に導入さ
れる。また、チャンバ１０１及び真空ポンプ１０２自
体、成膜時に発生する反応生成物が内部に付着しないよ
うに加熱できる構造であり、１００℃〜２００℃の温度
範囲で加熱可能となっている。
【００３７】窒素を含んだ窒化タングステン膜（ＷＮＦ
膜）の成膜に際しては、ウエハＷをサセプタ１０７上に
保持し、抵抗加熱式ヒータ−１０８により基板温度を６
００℃以下、好ましくは２５０℃〜５００℃となるよう
にし、原料ガスであるＷＦ6、ＮＨ3 をチャンバ１０１
内に導入する。例えば、ＷＦ6 の流量を６０ｓｃｃｍ、
ＮＨ3 の流量を６０ｓｃｃｍとし、全圧を数ｍ〜数Ｔｏ
ｒｒとして成膜を行う。
膜）の成膜に際しては、ウエハＷをサセプタ１０７上に
保持し、抵抗加熱式ヒータ−１０８により基板温度を６
００℃以下、好ましくは２５０℃〜５００℃となるよう
にし、原料ガスであるＷＦ6、ＮＨ3 をチャンバ１０１
内に導入する。例えば、ＷＦ6 の流量を６０ｓｃｃｍ、
ＮＨ3 の流量を６０ｓｃｃｍとし、全圧を数ｍ〜数Ｔｏ
ｒｒとして成膜を行う。
【００３８】なお、ＷＦ6 の流量Ｑ１を１０〜１０００
ｓｃｃｍ、ＮＨ3 の流量Ｑ２を１０〜１０００ｓｃｃｍ
にするとともに、両者の流量比Ｑ１／Ｑ２を、成膜温度
が２５０℃〜４００℃においてはＱ１／Ｑ２≧０．５、
望ましくはＱ１／Ｑ２≧１とし、成膜温度が４００℃〜
６００℃においてはＱ１／Ｑ２≧１、望ましくはＱ１／
Ｑ２≧２とすると、ホール部における段差被覆性や埋込
み性に優れた成膜が可能となる。
ｓｃｃｍ、ＮＨ3 の流量Ｑ２を１０〜１０００ｓｃｃｍ
にするとともに、両者の流量比Ｑ１／Ｑ２を、成膜温度
が２５０℃〜４００℃においてはＱ１／Ｑ２≧０．５、
望ましくはＱ１／Ｑ２≧１とし、成膜温度が４００℃〜
６００℃においてはＱ１／Ｑ２≧１、望ましくはＱ１／
Ｑ２≧２とすると、ホール部における段差被覆性や埋込
み性に優れた成膜が可能となる。
【００３９】なお、成膜時に、Ｈ2 、Ｎ2 、Ａｒ等のキ
ャリアガスを同時に流してもよい。キャリアガスとして
Ｈ2 を添加した場合には、このＨ2 ガスはＷＦ6 の還元
反応を補助する役割を果たす。
ャリアガスを同時に流してもよい。キャリアガスとして
Ｈ2 を添加した場合には、このＨ2 ガスはＷＦ6 の還元
反応を補助する役割を果たす。
【００４０】つぎに、上記ＣＶＤ装置を用いてＷＮＦ膜
を形成したときの段差被覆性、抵抗率、膜応力、配向性
について説明する。なお、成膜温度は４００℃、成膜圧
力は０．３Ｔｏｒｒとしている。
を形成したときの段差被覆性、抵抗率、膜応力、配向性
について説明する。なお、成膜温度は４００℃、成膜圧
力は０．３Ｔｏｒｒとしている。
【００４１】段差被覆性については、開口径０．５μ
ｍ、深さ１．５μｍのコンタクトホールを用いて評価し
た。具体的には、ＷＮＦ膜をコンタクトホール周辺の平
坦部において膜厚が１０００オングストロームとなるよ
う形成したときのコンタクトホール底部の膜厚Ａ（オン
グストローム）を測定し、（Ａ／１０００）×１００
（％）を段差被覆率とした。以下に示す段差被覆率は上
記の評価方法を用いた値である。
ｍ、深さ１．５μｍのコンタクトホールを用いて評価し
た。具体的には、ＷＮＦ膜をコンタクトホール周辺の平
坦部において膜厚が１０００オングストロームとなるよ
う形成したときのコンタクトホール底部の膜厚Ａ（オン
グストローム）を測定し、（Ａ／１０００）×１００
（％）を段差被覆率とした。以下に示す段差被覆率は上
記の評価方法を用いた値である。
【００４２】図２は、ＷＦ6 及びＮＨ3 の流量比に対す
るＷＮＦ膜の段差被覆率を示したものである。
るＷＮＦ膜の段差被覆率を示したものである。
【００４３】ＷＦ6 の流量をＱ１、ＮＨ3 の流量をＱ２
とした場合、図２からわかるように、Ｑ１／Ｑ２≧１
で、ＷＦ6 の流量によらず段差被覆率１００％が得られ
る。また、Ｑ１／Ｑ２≧０．５においても段差被覆率９
０％以上が得られる。本願発明者らの研究によれば、Ｗ
ＮＦ膜の段差被覆率９０％以上が得られれば、その後ブ
ランケットＷでプラグ形成を行った場合、配線不良なく
信頼性の高いプラグとなることがわかっている。
とした場合、図２からわかるように、Ｑ１／Ｑ２≧１
で、ＷＦ6 の流量によらず段差被覆率１００％が得られ
る。また、Ｑ１／Ｑ２≧０．５においても段差被覆率９
０％以上が得られる。本願発明者らの研究によれば、Ｗ
ＮＦ膜の段差被覆率９０％以上が得られれば、その後ブ
ランケットＷでプラグ形成を行った場合、配線不良なく
信頼性の高いプラグとなることがわかっている。
【００４４】なお、段差被覆性は成膜温度に依存する
が、流量比Ｑ１／Ｑ２を、成膜温度が２５０℃〜４００
℃においてはＱ１／Ｑ２≧０．５、望ましくはＱ１／Ｑ
２≧１とし、成膜温度が４００℃〜６００℃においては
Ｑ１／Ｑ２≧１、望ましくはＱ１／Ｑ２≧２とすると、
段差被覆性に優れた成膜が可能となる。
が、流量比Ｑ１／Ｑ２を、成膜温度が２５０℃〜４００
℃においてはＱ１／Ｑ２≧０．５、望ましくはＱ１／Ｑ
２≧１とし、成膜温度が４００℃〜６００℃においては
Ｑ１／Ｑ２≧１、望ましくはＱ１／Ｑ２≧２とすると、
段差被覆性に優れた成膜が可能となる。
【００４５】図３は、ＷＦ6 及びＮＨ3 の流量比に対す
るＷＮＦ膜の比抵抗率を示したものである。
るＷＮＦ膜の比抵抗率を示したものである。
【００４６】図３からわかるように、ＷＮＦ膜の比抵抗
率は、ＷＦ6 及びＮＨ3 の流量自体にはよらず、流量比
Ｑ１／Ｑ２のみに依存している。流量比Ｑ１／Ｑ２＝１
では比抵抗率１．５〜１．８ｍΩ・ｃｍ、流量比Ｑ１／
Ｑ２＝２では比抵抗率約４ｍΩ・ｃｍであり、流量比が
増加するに従って比抵抗率が増加している。なお、膜応
力は流量比Ｑ１／Ｑ２の増加にともない減少傾向とな
る。
率は、ＷＦ6 及びＮＨ3 の流量自体にはよらず、流量比
Ｑ１／Ｑ２のみに依存している。流量比Ｑ１／Ｑ２＝１
では比抵抗率１．５〜１．８ｍΩ・ｃｍ、流量比Ｑ１／
Ｑ２＝２では比抵抗率約４ｍΩ・ｃｍであり、流量比が
増加するに従って比抵抗率が増加している。なお、膜応
力は流量比Ｑ１／Ｑ２の増加にともない減少傾向とな
る。
【００４７】なお、上記減圧ＣＶＤ法で成膜されたＷＮ
Ｆ膜の結晶構造をＸ線回折で評価したところ、Ｗ2 Ｎの
（１００）に優先配向した結晶であることがわかつた。
また、流量比を上げるに従い、よりＷ2 Ｎの（１００）
の強い配向性が見られることがわかった。
Ｆ膜の結晶構造をＸ線回折で評価したところ、Ｗ2 Ｎの
（１００）に優先配向した結晶であることがわかつた。
また、流量比を上げるに従い、よりＷ2 Ｎの（１００）
の強い配向性が見られることがわかった。
【００４８】つぎに、本発明において用いる第２の成膜
装置の構成例及びこれによって得られる成膜特性等につ
いて説明する。
装置の構成例及びこれによって得られる成膜特性等につ
いて説明する。
【００４９】図４は、第２の装置構成例に係る枚葉型の
減圧熱ＣＶＤ装置の概略を模式的に示した図である。
減圧熱ＣＶＤ装置の概略を模式的に示した図である。
【００５０】図１に示した第１の成膜装置と異なるとこ
ろは、ウエハを高速で回転するようにした点である。
ろは、ウエハを高速で回転するようにした点である。
【００５１】チャンバ１０１には、真空ポンプ１０２及
び原料ガス供給配管１０３、１０４及び１０５が接続さ
れている。原料ガス供給配管１０３、１０４及び１０５
にはそれぞれＷＦ6 、ＮＨ3 及びＳｉＨ4 （必要に応じ
て供給する）が供給されるが、キャリアガスとしてＡｒ
も導入できるようになつている。これら原料ガスは、ガ
スを分散させてウエハＷ上に供給する分散盤１０６を介
してチャンバ１０１に供給される。チャンバ１０１の内
部にはサセプタ１０７が配置され、このサセプタ１０７
はその内部に抵抗加熱式ヒーター１０８が組み込まれて
いる。このサセプタ１０７上にウエハＷが保持され、抵
抗加熱式ヒーター１０８により加熱される。さらに、サ
セプタ１０７及びヒータ１０８は、サセプタ１０７の下
部に取り付けられた回転駆動系１０９により一体となっ
て回転することが可能であり、その回転数は０〜５００
０ｒｐｍの範囲となっている。
び原料ガス供給配管１０３、１０４及び１０５が接続さ
れている。原料ガス供給配管１０３、１０４及び１０５
にはそれぞれＷＦ6 、ＮＨ3 及びＳｉＨ4 （必要に応じ
て供給する）が供給されるが、キャリアガスとしてＡｒ
も導入できるようになつている。これら原料ガスは、ガ
スを分散させてウエハＷ上に供給する分散盤１０６を介
してチャンバ１０１に供給される。チャンバ１０１の内
部にはサセプタ１０７が配置され、このサセプタ１０７
はその内部に抵抗加熱式ヒーター１０８が組み込まれて
いる。このサセプタ１０７上にウエハＷが保持され、抵
抗加熱式ヒーター１０８により加熱される。さらに、サ
セプタ１０７及びヒータ１０８は、サセプタ１０７の下
部に取り付けられた回転駆動系１０９により一体となっ
て回転することが可能であり、その回転数は０〜５００
０ｒｐｍの範囲となっている。
【００５２】なお、原料ガスであるＷＦ6 、ＮＨ3 及び
ＳｉＨ4 並びにキャリアガスとなるＡｒは、それぞれ図
示しないマスフローコントローラーにより流量を制御さ
れてチャンバー１０１に導入される。また、チャンバー
１０１及び真空ポンプ１０２自体、成膜時に発生する反
応生成物が内部に付着しないように加熱できる構造であ
り、１００℃〜２００℃の温度範囲で加熱可能となって
いる。
ＳｉＨ4 並びにキャリアガスとなるＡｒは、それぞれ図
示しないマスフローコントローラーにより流量を制御さ
れてチャンバー１０１に導入される。また、チャンバー
１０１及び真空ポンプ１０２自体、成膜時に発生する反
応生成物が内部に付着しないように加熱できる構造であ
り、１００℃〜２００℃の温度範囲で加熱可能となって
いる。
【００５３】ＷＮＦ膜の成膜に際しては、ウエハＷをサ
セプタ１０７上に保持し、抵抗加熱式ヒータ−１０８に
より基板温度を６００℃以下、好ましくは２５０℃〜５
００℃となるようにし、キャリアガスであるＡｒを１０
ｓｌｍ以上、望ましくは２０ｓｌｍ以上流し、原料ガス
であるＷＦ6 、ＮＨ3 をチャンバ１０１内に導入する。
例えば、ＷＦ6 の流量を６０ｓｃｃｍ、ＮＨ3 の流量を
６０ｓｃｃｍとし、全圧を数ｍ〜数Ｔｏｒｒとして成膜
を行う。成膜の際の基板回転数は５００ｒｐｍ以上とす
る。
セプタ１０７上に保持し、抵抗加熱式ヒータ−１０８に
より基板温度を６００℃以下、好ましくは２５０℃〜５
００℃となるようにし、キャリアガスであるＡｒを１０
ｓｌｍ以上、望ましくは２０ｓｌｍ以上流し、原料ガス
であるＷＦ6 、ＮＨ3 をチャンバ１０１内に導入する。
例えば、ＷＦ6 の流量を６０ｓｃｃｍ、ＮＨ3 の流量を
６０ｓｃｃｍとし、全圧を数ｍ〜数Ｔｏｒｒとして成膜
を行う。成膜の際の基板回転数は５００ｒｐｍ以上とす
る。
【００５４】なお、ＷＦ6 の流量Ｑ１を１０〜１０００
ｓｃｃｍ、ＮＨ3 の流量Ｑ２を１０〜１０００ｓｃｃｍ
にするとともに、両者の流量比Ｑ１／Ｑ２を、成膜温度
が２５０℃〜４００℃においてはＱ１／Ｑ２≧１／４、
望ましくはＱ１／Ｑ２≧１／２とし、成膜温度が４００
℃〜６００℃においてはＱ１／Ｑ２≧１／２、望ましく
はＱ１／Ｑ２≧１とすると、ホール部における段差被覆
性や埋込み性に優れた成膜が可能となる。
ｓｃｃｍ、ＮＨ3 の流量Ｑ２を１０〜１０００ｓｃｃｍ
にするとともに、両者の流量比Ｑ１／Ｑ２を、成膜温度
が２５０℃〜４００℃においてはＱ１／Ｑ２≧１／４、
望ましくはＱ１／Ｑ２≧１／２とし、成膜温度が４００
℃〜６００℃においてはＱ１／Ｑ２≧１／２、望ましく
はＱ１／Ｑ２≧１とすると、ホール部における段差被覆
性や埋込み性に優れた成膜が可能となる。
【００５５】また、成膜時に、キャリアガスとしてＡｒ
ガスの代わりにＨ2 ガスやＮ2 ガスを流してもよい。Ｈ
2 を添加した場合には、このＨ2 ガスはＷＦ6 の還元反
応を補助する役割を果たす。
ガスの代わりにＨ2 ガスやＮ2 ガスを流してもよい。Ｈ
2 を添加した場合には、このＨ2 ガスはＷＦ6 の還元反
応を補助する役割を果たす。
【００５６】つぎに、上記高速回転型のＣＶＤ装置を用
いてＷＮＦ膜を形成したときの段差被覆性、抵抗率、膜
応力、配向性について説明する。なお、成膜温度は４０
０℃、成膜圧力は０．３Ｔｏｒｒとしている。
いてＷＮＦ膜を形成したときの段差被覆性、抵抗率、膜
応力、配向性について説明する。なお、成膜温度は４０
０℃、成膜圧力は０．３Ｔｏｒｒとしている。
【００５７】図５は、基板回転数を変化させた場合のＷ
Ｆ6 及びＮＨ3 の流量比に対するＷＮＦ膜の成膜速度を
示したものである。
Ｆ6 及びＮＨ3 の流量比に対するＷＮＦ膜の成膜速度を
示したものである。
【００５８】ＮＨ3 の流量を一定にしてＷＦ6 の流量を
変化させることで、ＷＦ6 及びＮＨ3 の流量比を変化さ
せている。図５からわかるように、基板回転数３０００
ｒｐｍの場合には、基板回転を行わなかった場合に比
べ、どの流量比においても２倍以上の成膜速度の向上が
見られる。これは、基板を高速で回転させることで基板
直上の境界層の厚さを薄くし、ガスの供給量を増加させ
たためである。この成膜速度向上の効果は基板回転数５
００ｒｐｍ以上でみられた。ガスの圧力は、全圧として
１０〜１００Ｔｏｒｒで効果的であったが、１Ｔｏｒｒ
〜常圧の範囲であれば効果はあった。
変化させることで、ＷＦ6 及びＮＨ3 の流量比を変化さ
せている。図５からわかるように、基板回転数３０００
ｒｐｍの場合には、基板回転を行わなかった場合に比
べ、どの流量比においても２倍以上の成膜速度の向上が
見られる。これは、基板を高速で回転させることで基板
直上の境界層の厚さを薄くし、ガスの供給量を増加させ
たためである。この成膜速度向上の効果は基板回転数５
００ｒｐｍ以上でみられた。ガスの圧力は、全圧として
１０〜１００Ｔｏｒｒで効果的であったが、１Ｔｏｒｒ
〜常圧の範囲であれば効果はあった。
【００５９】図６は、ＷＦ6 及びＮＨ3 の流量比に対す
るＷＮＦ膜の段差被覆率を示したものである。
るＷＮＦ膜の段差被覆率を示したものである。
【００６０】ＷＦ6 の流量をＱ１、ＮＨ3 流量をＱ２と
した場合、図６からわかるように、基板を回転させない
場合には、Ｑ１／Ｑ２≧１の範囲でしか段差被覆率１０
０％が得られない。これに対して、基板回転を行う場合
には、Ｑ１／Ｑ２≧０．５の範囲で段差被覆率１００％
が得られる。これは、基板を回転させないで成膜を行っ
た場合には、コンタクトホール等の内部で生じたＷＦ6
及びＮＨ3 の反応副生成物の除去が進まず反応が抑制さ
れるためである。基板を高速で回転させることで、ＷＦ
6 及びＮＨ3 の反応副生成物の除去が進むため、ＷＦ6
及びＮＨ3 の流量比が小さい場合でも段差被覆性のすぐ
れた成膜が可能となる。
した場合、図６からわかるように、基板を回転させない
場合には、Ｑ１／Ｑ２≧１の範囲でしか段差被覆率１０
０％が得られない。これに対して、基板回転を行う場合
には、Ｑ１／Ｑ２≧０．５の範囲で段差被覆率１００％
が得られる。これは、基板を回転させないで成膜を行っ
た場合には、コンタクトホール等の内部で生じたＷＦ6
及びＮＨ3 の反応副生成物の除去が進まず反応が抑制さ
れるためである。基板を高速で回転させることで、ＷＦ
6 及びＮＨ3 の反応副生成物の除去が進むため、ＷＦ6
及びＮＨ3 の流量比が小さい場合でも段差被覆性のすぐ
れた成膜が可能となる。
【００６１】図７は、ＷＦ6 及びＮＨ3 の流量比に対す
るＷＮＦ膜の比抵抗率を示したものである。
るＷＮＦ膜の比抵抗率を示したものである。
【００６２】図７からわかるように、ＷＮＦ膜の比抵抗
率は、基板の回転の有無及びＷＦ6及びＮＨ3 の流量自
体にはよらず、流量比Ｑ１／Ｑ２のみに依存している。
流量比Ｑ１／Ｑ２＝１では抵抗率１．５〜１．８ｍΩ・
ｃｍ、流量比Ｑ１／Ｑ２＝２では約４ｍΩ・ｃｍであ
り、流量比が増加するに従って比抵抗率が増加してい
る。
率は、基板の回転の有無及びＷＦ6及びＮＨ3 の流量自
体にはよらず、流量比Ｑ１／Ｑ２のみに依存している。
流量比Ｑ１／Ｑ２＝１では抵抗率１．５〜１．８ｍΩ・
ｃｍ、流量比Ｑ１／Ｑ２＝２では約４ｍΩ・ｃｍであ
り、流量比が増加するに従って比抵抗率が増加してい
る。
【００６３】なお、ＷＮＦ膜の結晶性は成膜温度に大き
く依存し、４００℃以下ではアモルファス又は結晶の大
きさが２０〜５０オングストローム程度の微結晶が点在
するアモルファスとなる。さらに成膜温度を上げ、４２
０℃以上では多結晶膜に変化してゆく。また、アモルフ
ァス膜又は微結晶が点在するアモルファス膜は、成膜後
に４００〜７００℃で熱処理を数分間施した場合、膜中
のアモルファス領域が微結晶へと変化してゆき、微結晶
膜となる。アモルファス膜或いは微結晶膜は、Ｃｕの拡
散バリアとして十分な特性を有している。また、ＷＮＦ
膜は膜中にフッ素及びタングステンを有しているため、
ＷＦ6 を用いたＷ−ＣＶＤで問題となるＷＦ6 による腐
食が少ないという利点がある。
く依存し、４００℃以下ではアモルファス又は結晶の大
きさが２０〜５０オングストローム程度の微結晶が点在
するアモルファスとなる。さらに成膜温度を上げ、４２
０℃以上では多結晶膜に変化してゆく。また、アモルフ
ァス膜又は微結晶が点在するアモルファス膜は、成膜後
に４００〜７００℃で熱処理を数分間施した場合、膜中
のアモルファス領域が微結晶へと変化してゆき、微結晶
膜となる。アモルファス膜或いは微結晶膜は、Ｃｕの拡
散バリアとして十分な特性を有している。また、ＷＮＦ
膜は膜中にフッ素及びタングステンを有しているため、
ＷＦ6 を用いたＷ−ＣＶＤで問題となるＷＦ6 による腐
食が少ないという利点がある。
【００６４】つぎに、本発明を集積回路装置等の半導体
装置に適用した場合の例について説明する。
装置に適用した場合の例について説明する。
【００６５】図８は、第１の半導体装置構成例であり、
ＷＮＦ膜を金属接着層に用いたタングステンコンタクト
の形成方法を示したものである。なお、ＷＮＦ膜の成膜
には図１又は図４に示したいずれのＣＶＤ装置を使用す
ることも可能であるが、本例では図１に示したＣＶＤ装
置を使用するものとする。
ＷＮＦ膜を金属接着層に用いたタングステンコンタクト
の形成方法を示したものである。なお、ＷＮＦ膜の成膜
には図１又は図４に示したいずれのＣＶＤ装置を使用す
ることも可能であるが、本例では図１に示したＣＶＤ装
置を使用するものとする。
【００６６】まず、図８（ａ）に示すように、ｎ型（１
００）シリコン基板１１上に厚さ８００ｎｍのＳｉＯ2
膜１２を堆積し、リソグラフ及びドライエッチング技術
を用いて口径０．１〜１．０μｍの微細コンタクトホー
ル１２ａを形成した。続いて、イオン注入と熱処理を行
い、Ｐ型の拡散層１３を形成した。
００）シリコン基板１１上に厚さ８００ｎｍのＳｉＯ2
膜１２を堆積し、リソグラフ及びドライエッチング技術
を用いて口径０．１〜１．０μｍの微細コンタクトホー
ル１２ａを形成した。続いて、イオン注入と熱処理を行
い、Ｐ型の拡散層１３を形成した。
【００６７】つぎに、図２（ｂ）に示すように、減圧Ｃ
ＶＤ法によりＷＮＦ膜１４を１０〜２０ｎｍの膜厚で堆
積した。成膜条件は、ＷＦ6 ＝３０ｓｃｃｍ、ＮＨ3 ＝
３０ｓｃｃｍ、基板温度５００℃、成膜圧力０．１〜１
Ｔｏｒｒとした。
ＶＤ法によりＷＮＦ膜１４を１０〜２０ｎｍの膜厚で堆
積した。成膜条件は、ＷＦ6 ＝３０ｓｃｃｍ、ＮＨ3 ＝
３０ｓｃｃｍ、基板温度５００℃、成膜圧力０．１〜１
Ｔｏｒｒとした。
【００６８】つぎに、図２（ｃ）に示すように、ＷＦ6
と水素を用いたＣＶＤ法により、Ｗ膜をコンタクトホー
ル１２ａを埋め込むように堆積した後、ケミカルメカニ
カルポリッシング（ＣＭＰ）を用いてコンタクトホール
内にのみＷを残し、コンタクトプラグ１５を形成した。
と水素を用いたＣＶＤ法により、Ｗ膜をコンタクトホー
ル１２ａを埋め込むように堆積した後、ケミカルメカニ
カルポリッシング（ＣＭＰ）を用いてコンタクトホール
内にのみＷを残し、コンタクトプラグ１５を形成した。
【００６９】上記ＷＮＦ膜１４は、ＣＭＰを行っても膜
はがれが起こらず、Ｗ膜１５の研磨速度と同じ速度で研
磨可能であった。
はがれが起こらず、Ｗ膜１５の研磨速度と同じ速度で研
磨可能であった。
【００７０】ＷＮＦ膜１４と拡散層１３との接触抵抗は
低く、例えば０．３μｍ径のコンタクトホールにおいて
７０Ω以下の値を示し、シリコン基板１１との接合リー
クの増大は認められなかった。また、ＷＮＦ膜１４の抵
抗率は７００〜２０００μΩｃｍ程度の範囲であった。
低く、例えば０．３μｍ径のコンタクトホールにおいて
７０Ω以下の値を示し、シリコン基板１１との接合リー
クの増大は認められなかった。また、ＷＮＦ膜１４の抵
抗率は７００〜２０００μΩｃｍ程度の範囲であった。
【００７１】なお、成膜圧力については、１００Ｔｏｒ
ｒと高い状態においても成膜結果は良好であった。
ｒと高い状態においても成膜結果は良好であった。
【００７２】また、成膜温度については、２５０℃〜７
００℃の範囲で安定して成膜が可能であった。ただし、
成膜温度が６００℃以上では、段差被覆性が劣化してし
まい、微細コンタクトの埋め込みには不向きとなる。一
方、４００℃以下では、膜中のＦ濃度が増大し、比抵抗
率が２０００μΩｃｍ以上となる。このため、成膜温度
としては４００℃〜６００℃の範囲で成膜することが望
ましい。
００℃の範囲で安定して成膜が可能であった。ただし、
成膜温度が６００℃以上では、段差被覆性が劣化してし
まい、微細コンタクトの埋め込みには不向きとなる。一
方、４００℃以下では、膜中のＦ濃度が増大し、比抵抗
率が２０００μΩｃｍ以上となる。このため、成膜温度
としては４００℃〜６００℃の範囲で成膜することが望
ましい。
【００７３】また、ＷＦ6 及びＮＨ3 の流量比について
は、０．０５〜１０の範囲で良好な成膜が可能であった
が、流量比が２以下であれば段差被覆性が良好な成膜が
可能であった。
は、０．０５〜１０の範囲で良好な成膜が可能であった
が、流量比が２以下であれば段差被覆性が良好な成膜が
可能であった。
【００７４】また、ＷＮＦ膜中のフッ素濃度は成膜条件
によって制御可能であるが、成膜条件を変えることによ
ってフッ素濃度と同時に段差被覆性が大きく変化してし
まう。フッ素濃度が原子密度で０．１〜２０％であれば
概ね良好な成膜が可能であり、１〜２０％であれば段差
被覆性に優れた成膜が可能であり、１〜５％であればさ
らに段差被覆性に優れた成膜が可能であった。
によって制御可能であるが、成膜条件を変えることによ
ってフッ素濃度と同時に段差被覆性が大きく変化してし
まう。フッ素濃度が原子密度で０．１〜２０％であれば
概ね良好な成膜が可能であり、１〜２０％であれば段差
被覆性に優れた成膜が可能であり、１〜５％であればさ
らに段差被覆性に優れた成膜が可能であった。
【００７５】なお、原料ガスに水素を添加した場合に
は、気相反応が抑えられパーティクルの減少が見られ
た。また、原料ガスの他にキャリアガスとしてアルゴン
ガスや窒素ガスを添加してもよいことはいうまでもな
い。
は、気相反応が抑えられパーティクルの減少が見られ
た。また、原料ガスの他にキャリアガスとしてアルゴン
ガスや窒素ガスを添加してもよいことはいうまでもな
い。
【００７６】なお、ＷＮＦ膜の金属接着層としての効果
は、Ｗの代わりにＡｌやＣｕを用いた場合にも良好であ
った。また、ＷＮＦ膜上に配線となるＡｌをスパッタ法
で成膜した後、６００℃の高温でアニールしてＡｌをリ
フローさせた場合にも、ＷＮＦ膜とＡｌ界面の反応は起
こらず、良好なコンタクト特性が得られた。
は、Ｗの代わりにＡｌやＣｕを用いた場合にも良好であ
った。また、ＷＮＦ膜上に配線となるＡｌをスパッタ法
で成膜した後、６００℃の高温でアニールしてＡｌをリ
フローさせた場合にも、ＷＮＦ膜とＡｌ界面の反応は起
こらず、良好なコンタクト特性が得られた。
【００７７】図９は、第２の半導体装置構成例であり、
ＷＮＦ膜をＤＲＡＭのセル部に用いた例について、その
製造工程を示したものである。なお、ＷＮＦ膜の成膜に
は図１又は図４に示したいずれのＣＶＤ装置を使用する
ことも可能であるが、本例では図１に示したＣＶＤ装置
を使用するものとする。
ＷＮＦ膜をＤＲＡＭのセル部に用いた例について、その
製造工程を示したものである。なお、ＷＮＦ膜の成膜に
は図１又は図４に示したいずれのＣＶＤ装置を使用する
ことも可能であるが、本例では図１に示したＣＶＤ装置
を使用するものとする。
【００７８】まず、図９（ａ）に示すように、ｐ型（１
００）Ｓｉ基板２１上に埋め込み素子分離層２２を形成
し、続いて、ゲート酸化膜２３を５ｎｍの膜厚で形成し
た。その後、砒素ドープシリコン膜を堆積し、これをパ
タ−ニングして、ゲート電極２４を形成した。続いて、
ゲート電極２４をマスクにして、Ａｓのイオン注入とそ
れに続く熱処理とにより、ソース・ドレイン拡散層２５
を形成した。さらに、ＣＶＤ法でＳｉＮ膜を堆積した
後、全面ドライエッチングを行ってサイドウォール２６
を形成した。その後、ゲート電極２４及びサイドウォー
ル２６をマスクにしてイオン注入を行い、いわゆるＬＤ
Ｄ構造を形成した。
００）Ｓｉ基板２１上に埋め込み素子分離層２２を形成
し、続いて、ゲート酸化膜２３を５ｎｍの膜厚で形成し
た。その後、砒素ドープシリコン膜を堆積し、これをパ
タ−ニングして、ゲート電極２４を形成した。続いて、
ゲート電極２４をマスクにして、Ａｓのイオン注入とそ
れに続く熱処理とにより、ソース・ドレイン拡散層２５
を形成した。さらに、ＣＶＤ法でＳｉＮ膜を堆積した
後、全面ドライエッチングを行ってサイドウォール２６
を形成した。その後、ゲート電極２４及びサイドウォー
ル２６をマスクにしてイオン注入を行い、いわゆるＬＤ
Ｄ構造を形成した。
【００７９】つぎに、図９（ｂ）に示すように、ＢＰＳ
Ｇ膜２７をＣＶＤ法で堆積し、９００℃で熱処理を行っ
た後、リソグラフとドライエッチングでコンタクトホー
ル２７ａを形成した。
Ｇ膜２７をＣＶＤ法で堆積し、９００℃で熱処理を行っ
た後、リソグラフとドライエッチングでコンタクトホー
ル２７ａを形成した。
【００８０】つぎに、図９（ｃ）に示すように、ＨＦで
コンタクトホール２７ａの底部の自然酸化膜をエッチン
グした後、減圧ＣＶＤ法を用いてＷＮＦ膜２８をコンタ
クトホール２７ａ内に堆積した。成膜条件は、ＷＦ6 ＝
３０ｓｃｃｍ、ＮＨ3 ＝３０ｓｃｃｍ、ＳｉＨ4 ＝３０
ｓｃｃｍとし、成膜温度４００℃、成膜圧力０．１〜１
Ｔｏｌｌとした。さらに、ＣＭＰ法を用いてコンタクト
ホール２７ａ内のみにＷＮＦ膜２８を残してコンタクト
プラグを形成した。
コンタクトホール２７ａの底部の自然酸化膜をエッチン
グした後、減圧ＣＶＤ法を用いてＷＮＦ膜２８をコンタ
クトホール２７ａ内に堆積した。成膜条件は、ＷＦ6 ＝
３０ｓｃｃｍ、ＮＨ3 ＝３０ｓｃｃｍ、ＳｉＨ4 ＝３０
ｓｃｃｍとし、成膜温度４００℃、成膜圧力０．１〜１
Ｔｏｌｌとした。さらに、ＣＭＰ法を用いてコンタクト
ホール２７ａ内のみにＷＮＦ膜２８を残してコンタクト
プラグを形成した。
【００８１】つぎに、図９（ｄ）に示すように、Ｒｕ膜
２９をスパッタ法で堆積し、高誘電体膜のＢＳＴＯ膜３
０をスパッタ法により堆積した。さらに、ＷＮＦ膜３１
を減圧ＣＶＤ法を用いて成膜した後、ＲＩＥを用いてＲ
ｕ膜２９、ＢＳＴＯ膜３０及びＷＮＦ膜３１をエッチン
グし、キャパシタ部を形成した。
２９をスパッタ法で堆積し、高誘電体膜のＢＳＴＯ膜３
０をスパッタ法により堆積した。さらに、ＷＮＦ膜３１
を減圧ＣＶＤ法を用いて成膜した後、ＲＩＥを用いてＲ
ｕ膜２９、ＢＳＴＯ膜３０及びＷＮＦ膜３１をエッチン
グし、キャパシタ部を形成した。
【００８２】以上のようにして形成されたＷＮＦ膜２８
のコンタクトプラグは、内部にシームやボイドがなく、
良好な埋め込みを行うことができた。
のコンタクトプラグは、内部にシームやボイドがなく、
良好な埋め込みを行うことができた。
【００８３】なお、成膜圧力４０Ｔｏｌｌと高い場合に
おいても成膜は良好であった。また、成膜温度が２００
℃から６００℃の範囲で安定に成膜ができた。
おいても成膜は良好であった。また、成膜温度が２００
℃から６００℃の範囲で安定に成膜ができた。
【００８４】また、ガス流量に関しては、ＷＦ6 ＝１０
ｓｃｃｍの場合、ＮＨ3 ＝５〜１００ｓｃｃｍ、ＳｉＨ
4 ＝３０〜１００ｓｃｃｍで、Ｓｉを含有する良好なＷ
ＮＦ膜の成膜が可能であった。
ｓｃｃｍの場合、ＮＨ3 ＝５〜１００ｓｃｃｍ、ＳｉＨ
4 ＝３０〜１００ｓｃｃｍで、Ｓｉを含有する良好なＷ
ＮＦ膜の成膜が可能であった。
【００８５】また、各原料ガスにＡｒやＮ2 を添加して
もよいことは言うまでもない。さらに、Ｈ2 を添加した
場合には、気相反応が抑えられパーティクルの減少が見
られた。
もよいことは言うまでもない。さらに、Ｈ2 を添加した
場合には、気相反応が抑えられパーティクルの減少が見
られた。
【００８６】図１０は、ＷＦ6 ＝３０ｓｃｃｍ、ＮＨ3
＝３０ｓｃｃｍ、成膜温度４００℃の場合の、シランの
流量に対するＷＮＦ膜の比抵抗率を示したものである。
＝３０ｓｃｃｍ、成膜温度４００℃の場合の、シランの
流量に対するＷＮＦ膜の比抵抗率を示したものである。
【００８７】ＳｉＨ4 の流量を増加するに従いＷＮＦ膜
の抵抗率の低下が見られるが、ＳｉＨ4 流量が６０ｓｃ
ｃｍ以上では、膜中にＳｉが１％程度取り込まれるよう
になり、抵抗率の低下は見られなくなった。なお、シラ
ンを添加することでＷＮＦ膜の低抵抗化がはかれる効果
は、この成膜条件に限るものではない。
の抵抗率の低下が見られるが、ＳｉＨ4 流量が６０ｓｃ
ｃｍ以上では、膜中にＳｉが１％程度取り込まれるよう
になり、抵抗率の低下は見られなくなった。なお、シラ
ンを添加することでＷＮＦ膜の低抵抗化がはかれる効果
は、この成膜条件に限るものではない。
【００８８】なお、シランに代えて、ジシラン、ジクロ
ロシラン、モノクロロシラン、トリクロロシラン、モノ
フロロシラン、ジフロロシラン、トリフロロシランを用
いてもほぼ同様の効果が得られた。
ロシラン、モノクロロシラン、トリクロロシラン、モノ
フロロシラン、ジフロロシラン、トリフロロシランを用
いてもほぼ同様の効果が得られた。
【００８９】また、ＷＮＦ膜の下地との密着性は、下地
が熱酸化膜、ＢＰＳＧ膜、シリコン窒化膜いずれであっ
ても良好であった。また、ＷＮＦ膜の成膜温度が３００
℃以上であれば、Ｃｕに対して良好な拡散バリアとなっ
た。
が熱酸化膜、ＢＰＳＧ膜、シリコン窒化膜いずれであっ
ても良好であった。また、ＷＮＦ膜の成膜温度が３００
℃以上であれば、Ｃｕに対して良好な拡散バリアとなっ
た。
【００９０】図１１は、第３の半導体装置構成例であ
り、ＷＮＦ膜を金属接着層に用いてＷプラグを形成した
例について、その製造工程を示したものである。なお、
ＷＮＦ膜の成膜には図１又は図４に示したいずれのＣＶ
Ｄ装置を使用することも可能であるが、本例では図１に
示したＣＶＤ装置を使用するものとする。
り、ＷＮＦ膜を金属接着層に用いてＷプラグを形成した
例について、その製造工程を示したものである。なお、
ＷＮＦ膜の成膜には図１又は図４に示したいずれのＣＶ
Ｄ装置を使用することも可能であるが、本例では図１に
示したＣＶＤ装置を使用するものとする。
【００９１】図１１（ａ）に示すように、ｐ型（１０
０）Ｓｉ基板４１上には、厚さ５００ｎｍの素子分離層
４２及び厚さ５ｎｍのゲート酸化膜４３が形成されてい
る。ゲート酸化膜４３上には、ＣＶＤ法により形成され
た厚さ５００ｎｍの砒素ドープシリコン膜からなるゲー
ト電極４４が形成されており、ゲート電極４４の側壁に
はＳｉＮからなるサイドウォール４５が形成されてい
る。ゲート電極４４の両側のＳｉ基板４１には、イオン
注入とそれに続く熱処理によりソース・ドレイン拡散層
４６が形成されている。ソース・ドレイン拡散層４６
は、例えば、ゲート電極４４及びサイドウォール４５を
それぞれマスクにしてイオン注入を２度行い、いわゆる
ＬＤＤ構造としたものである。
０）Ｓｉ基板４１上には、厚さ５００ｎｍの素子分離層
４２及び厚さ５ｎｍのゲート酸化膜４３が形成されてい
る。ゲート酸化膜４３上には、ＣＶＤ法により形成され
た厚さ５００ｎｍの砒素ドープシリコン膜からなるゲー
ト電極４４が形成されており、ゲート電極４４の側壁に
はＳｉＮからなるサイドウォール４５が形成されてい
る。ゲート電極４４の両側のＳｉ基板４１には、イオン
注入とそれに続く熱処理によりソース・ドレイン拡散層
４６が形成されている。ソース・ドレイン拡散層４６
は、例えば、ゲート電極４４及びサイドウォール４５を
それぞれマスクにしてイオン注入を２度行い、いわゆる
ＬＤＤ構造としたものである。
【００９２】このような構造を作成した後、ＢＰＳＧ膜
４７をＣＶＤ法で堆積して９００℃で熱処理を行い、続
いてリソグラフとドライエッチング技術を用いてコンタ
クトホール４７ａを形成することにより、図１１（ａ）
に示すような構造が得られる。
４７をＣＶＤ法で堆積して９００℃で熱処理を行い、続
いてリソグラフとドライエッチング技術を用いてコンタ
クトホール４７ａを形成することにより、図１１（ａ）
に示すような構造が得られる。
【００９３】以上のようなＭＯＳＦＥＴが形成されたＳ
ｉ基板４１を、減圧ＣＶＤ装置内のサセプタに保持し、
抵抗加熱ヒータ−によりＳｉ基板４１の温度を６００℃
以下、好ましくは２５０℃から５００℃の温度になるよ
うに加熱し、原料ガスであるＷＦ6 及びＮＨ3 をチャン
バ内に導入して、図１１（ｂ）に示すように、膜厚２０
ｎｍのＷＮＦ膜４８を成膜する。このとき、ＷＦ6 の流
量を６０ｓｃｃｍ、ＮＨ３の流量６０ｓｃｃｍとし、全
圧は数ｍ〜数Ｔｏｒｒで成膜を行う。なお、Ｈ2 、
Ｎ2 、Ａｒといったキャリアガスを同時に流してもよ
い。キャリアガスとしてＨ2 を添加した場合には、この
Ｈ2 ガスはＷＦ6 の還元反応を補助する役割を果たす。
ｉ基板４１を、減圧ＣＶＤ装置内のサセプタに保持し、
抵抗加熱ヒータ−によりＳｉ基板４１の温度を６００℃
以下、好ましくは２５０℃から５００℃の温度になるよ
うに加熱し、原料ガスであるＷＦ6 及びＮＨ3 をチャン
バ内に導入して、図１１（ｂ）に示すように、膜厚２０
ｎｍのＷＮＦ膜４８を成膜する。このとき、ＷＦ6 の流
量を６０ｓｃｃｍ、ＮＨ３の流量６０ｓｃｃｍとし、全
圧は数ｍ〜数Ｔｏｒｒで成膜を行う。なお、Ｈ2 、
Ｎ2 、Ａｒといったキャリアガスを同時に流してもよ
い。キャリアガスとしてＨ2 を添加した場合には、この
Ｈ2 ガスはＷＦ6 の還元反応を補助する役割を果たす。
【００９４】つぎに、図１１（ｃ）に示すように、ＷＦ
6 のＨ2 還元を用いたブランケットＷ膜４９を形成す
る。
6 のＨ2 還元を用いたブランケットＷ膜４９を形成す
る。
【００９５】つぎに、ケミカルメカニカルポリッシング
（ＣＭＰ）法を用いてコンタクト内部にのみＷ膜４９を
残し、コンタクトプラグを形成する。続いて、配線とな
るＡｌ膜５０をＳｉ基板４１上にスパッタ法で形成し、
図１１（ｄ）に示した構造を得る。
（ＣＭＰ）法を用いてコンタクト内部にのみＷ膜４９を
残し、コンタクトプラグを形成する。続いて、配線とな
るＡｌ膜５０をＳｉ基板４１上にスパッタ法で形成し、
図１１（ｄ）に示した構造を得る。
【００９６】図１２は、第４の半導体装置構成例であ
り、ＷＮＦ膜をバリアメタルに用いてをデュアルダマシ
ーン構造を形成した例について、その製造工程を示した
ものである。なお、ＷＮＦ膜の成膜には図１又は図４に
示したいずれのＣＶＤ装置を使用することも可能である
が、本例では図１に示したＣＶＤ装置を使用するものと
する。
り、ＷＮＦ膜をバリアメタルに用いてをデュアルダマシ
ーン構造を形成した例について、その製造工程を示した
ものである。なお、ＷＮＦ膜の成膜には図１又は図４に
示したいずれのＣＶＤ装置を使用することも可能である
が、本例では図１に示したＣＶＤ装置を使用するものと
する。
【００９７】図１２（ａ）に示すように、ｐ型（１０
０）Ｓｉ基板６１上には、厚さ５００ｎｍの素子分離層
６２及び厚さ５ｎｍのゲート酸化膜６３が形成されてい
る。ゲート酸化膜６３上には、ＣＶＤ法により形成され
た厚さ５００ｎｍの砒素ドープシリコン膜からなるゲー
ト電極６４が形成されており、ゲート電極６４の側壁に
はＳｉＮからなるサイドウォール６５が形成されてい
る。ゲート電極６４の両側のＳｉ基板６１には、イオン
注入とそれに続く熱処理によりソース・ドレイン拡散層
６６が形成されている。ソース・ドレイン拡散層６６
は、例えば、ゲート電極６４及びサイドウォール６５を
それぞれマスクにしてイオン注入を２度行い、いわゆる
ＬＤＤ構造としたものである。
０）Ｓｉ基板６１上には、厚さ５００ｎｍの素子分離層
６２及び厚さ５ｎｍのゲート酸化膜６３が形成されてい
る。ゲート酸化膜６３上には、ＣＶＤ法により形成され
た厚さ５００ｎｍの砒素ドープシリコン膜からなるゲー
ト電極６４が形成されており、ゲート電極６４の側壁に
はＳｉＮからなるサイドウォール６５が形成されてい
る。ゲート電極６４の両側のＳｉ基板６１には、イオン
注入とそれに続く熱処理によりソース・ドレイン拡散層
６６が形成されている。ソース・ドレイン拡散層６６
は、例えば、ゲート電極６４及びサイドウォール６５を
それぞれマスクにしてイオン注入を２度行い、いわゆる
ＬＤＤ構造としたものである。
【００９８】このような構造を作成した後、ＢＰＳＧ膜
６７をＣＶＤ法で堆積して９００℃で熱処理を行い、続
いてＳｉＮ膜６８を形成し、リソグラフとドライエッチ
ングでパターニングを行う。その後、プラズマＣＶＤ等
でＳｉＯ2 膜６９を成膜し、リソグラフとドライエッチ
ングでコンタクトホール７０及び配線溝７１を同時に形
成する。さらに、ＷＦ6 ガスとシランガスを用いた選択
ＣＶＤ成膜により、コンタクトホール７０の底部に選択
的にＷ膜７２を成長させる。このＷ膜７２は、コンタク
ト抵抗の低減をはかるためのものである。なお、選択的
にＷ膜７２を成膜する前に、ソース・ドレイン拡散層６
６上部にチタンシリサイド、コバルトシリサイドなどの
シリサイド金属を形成してあってもよい。このようにし
て、図１２（ａ）に示すような構造を得る。
６７をＣＶＤ法で堆積して９００℃で熱処理を行い、続
いてＳｉＮ膜６８を形成し、リソグラフとドライエッチ
ングでパターニングを行う。その後、プラズマＣＶＤ等
でＳｉＯ2 膜６９を成膜し、リソグラフとドライエッチ
ングでコンタクトホール７０及び配線溝７１を同時に形
成する。さらに、ＷＦ6 ガスとシランガスを用いた選択
ＣＶＤ成膜により、コンタクトホール７０の底部に選択
的にＷ膜７２を成長させる。このＷ膜７２は、コンタク
ト抵抗の低減をはかるためのものである。なお、選択的
にＷ膜７２を成膜する前に、ソース・ドレイン拡散層６
６上部にチタンシリサイド、コバルトシリサイドなどの
シリサイド金属を形成してあってもよい。このようにし
て、図１２（ａ）に示すような構造を得る。
【００９９】以上のようなＭＯＳＦＥＴが形成されたＳ
ｉ基板６１を、減圧ＣＶＤ装置内のサセプタに保持し、
原料ガスであるＷＦ6 、ＮＨ3 をチャンバ内に導入し、
減圧ＣＶＤ法を用いて膜厚２０ｎｍのＷＮＦ膜７３を成
膜し、図１２（ｂ）に示すような形状を得る。なお、成
膜条件は先に説明した第３の半導体装置構成例と同様で
ある。
ｉ基板６１を、減圧ＣＶＤ装置内のサセプタに保持し、
原料ガスであるＷＦ6 、ＮＨ3 をチャンバ内に導入し、
減圧ＣＶＤ法を用いて膜厚２０ｎｍのＷＮＦ膜７３を成
膜し、図１２（ｂ）に示すような形状を得る。なお、成
膜条件は先に説明した第３の半導体装置構成例と同様で
ある。
【０１００】つぎに、図１２（ｃ）に示すように、ＣＶ
Ｄ法によりブランケットＣｕ膜７４を形成する。
Ｄ法によりブランケットＣｕ膜７４を形成する。
【０１０１】つぎに、ケミカルメカニカルポリッシング
（ＣＭＰ）を用いてコンタクトホール７０及び配線溝７
１内部のＣｕ膜７４のみを残す。その後、ＷＮＦ膜７５
を成膜してこれをパターニングし、続いてＣＶＤ法を用
いて層間絶縁膜７６を形成して、図１２（ｄ）に示すよ
うな構造を得る。
（ＣＭＰ）を用いてコンタクトホール７０及び配線溝７
１内部のＣｕ膜７４のみを残す。その後、ＷＮＦ膜７５
を成膜してこれをパターニングし、続いてＣＶＤ法を用
いて層間絶縁膜７６を形成して、図１２（ｄ）に示すよ
うな構造を得る。
【０１０２】以上の形成過程を経て、デュアルダマシー
ン構造の配線が形成される。なお、Ｃｕの変わりにＡｌ
を主原料とする配線材料を用いてもよい。
ン構造の配線が形成される。なお、Ｃｕの変わりにＡｌ
を主原料とする配線材料を用いてもよい。
【０１０３】図１３は、第５の半導体装置構成例であ
り、ＷＮＦ膜をバリアメタルに用いて多層配線を形成し
た例について示したものである。なお、ＷＮＦ膜の成膜
には図１又は図４に示したいずれのＣＶＤ装置を使用す
ることも可能であるが、本例では図１に示したＣＶＤ装
置を使用するものとする。
り、ＷＮＦ膜をバリアメタルに用いて多層配線を形成し
た例について示したものである。なお、ＷＮＦ膜の成膜
には図１又は図４に示したいずれのＣＶＤ装置を使用す
ることも可能であるが、本例では図１に示したＣＶＤ装
置を使用するものとする。
【０１０４】ＷＮＦ膜８１が周囲に形成されたＣｕ配線
８２及び層間絶縁膜８３等のの形成工程までは、図１２
に示した第４の半導体装置構成例と基本的に同様であ
る。
８２及び層間絶縁膜８３等のの形成工程までは、図１２
に示した第４の半導体装置構成例と基本的に同様であ
る。
【０１０５】層間絶縁膜８３を形成した後、ＳｉＮ膜８
４を成膜してこれをパターニングし、続いてプラズマＣ
ＶＤによりＳｉＯ2 膜８５を成膜する。続いて、リソグ
ラフ及びＲＩＥプロセスを用いて、図１２に示した第４
の半導体装置構成例で説明した方法と同様にして、ビア
ホール及び配線溝を同時に形成する。
４を成膜してこれをパターニングし、続いてプラズマＣ
ＶＤによりＳｉＯ2 膜８５を成膜する。続いて、リソグ
ラフ及びＲＩＥプロセスを用いて、図１２に示した第４
の半導体装置構成例で説明した方法と同様にして、ビア
ホール及び配線溝を同時に形成する。
【０１０６】つぎに、原料ガスであるＷＦ6 、ＮＨ3 を
チャンバ内に導入し、第３の半導体装置構成例と同様の
成膜条件により、膜厚３０ｎｍのＷＮＦ膜８６を成膜す
る。続いて、ＣＶＤ法によりＣｕ膜８７を形成した後、
ＣＭＰを用いてコンタクトホール及び配線溝内部のＣｕ
膜８７のみを残す。その後、Ｃｕの拡散防止膜としてＷ
ＮＦ膜８８を成膜してこれをパターニングし、続いて酸
化膜８９を形成し、図１３に示すような構造を得る。
チャンバ内に導入し、第３の半導体装置構成例と同様の
成膜条件により、膜厚３０ｎｍのＷＮＦ膜８６を成膜す
る。続いて、ＣＶＤ法によりＣｕ膜８７を形成した後、
ＣＭＰを用いてコンタクトホール及び配線溝内部のＣｕ
膜８７のみを残す。その後、Ｃｕの拡散防止膜としてＷ
ＮＦ膜８８を成膜してこれをパターニングし、続いて酸
化膜８９を形成し、図１３に示すような構造を得る。
【０１０７】なお、ＷＮＦ膜をバリアメタルに用いて多
層配線を形成する場合、上記第５の半導体装置構成例の
ように上側配線のビアコンタクト及び配線をデュアルダ
マシーン構造とせずに、ＷＮＦ膜が形成されたビアホー
ル内に金属膜を埋め込んでコンタクトを形成し後にこの
コンタクトに接続される配線を形成するようにしてもよ
い。
層配線を形成する場合、上記第５の半導体装置構成例の
ように上側配線のビアコンタクト及び配線をデュアルダ
マシーン構造とせずに、ＷＮＦ膜が形成されたビアホー
ル内に金属膜を埋め込んでコンタクトを形成し後にこの
コンタクトに接続される配線を形成するようにしてもよ
い。
【０１０８】また、上記各半導体構成例では、第２の構
成例以外は、ＷＮＦ膜の成膜時にシランを導入すること
によりＷＮＦ膜中にＳｉを含有させることについて特に
述べていないが、その他の構成例でも第２の構成例と同
様にしてＷＮＦ膜中にＳｉを含有させるようにすること
も可能である。
成例以外は、ＷＮＦ膜の成膜時にシランを導入すること
によりＷＮＦ膜中にＳｉを含有させることについて特に
述べていないが、その他の構成例でも第２の構成例と同
様にしてＷＮＦ膜中にＳｉを含有させるようにすること
も可能である。
【０１０９】さらに、上記実施形態では、ＷＮＦ膜の形
成において、窒化ガスとしてＮＨ3を用いたが、（ＣＨ
3 ）2 ＮＮＨ2 や（ＣＨ3 ）ＮＮＨ2 等のアルキルアミ
ノ酸化合物を用いてもよいし、Ｎ2 Ｈ4 あるいはヒドラ
ジンの塩化物を用いてもよい。また、Ｗソースとしては
ＷＦ6 を用いたが、Ｗ（ＣＯ）6 や、ＷＣｌ6 を用いて
もよい。
成において、窒化ガスとしてＮＨ3を用いたが、（ＣＨ
3 ）2 ＮＮＨ2 や（ＣＨ3 ）ＮＮＨ2 等のアルキルアミ
ノ酸化合物を用いてもよいし、Ｎ2 Ｈ4 あるいはヒドラ
ジンの塩化物を用いてもよい。また、Ｗソースとしては
ＷＦ6 を用いたが、Ｗ（ＣＯ）6 や、ＷＣｌ6 を用いて
もよい。
【０１１０】その他、本発明は、その趣旨を逸脱しない
範囲内において種々変形して実施することが可能であ
る。
範囲内において種々変形して実施することが可能であ
る。
【０１１１】
【発明の効果】本発明における半導体装置では、窒化タ
ングステン膜に含まれるフッ素の原子密度を１％以上と
したことにより、ホール部における被覆性や埋込み性を
向上させることができる。したがって、微細ホールにお
ける密着層やバリア層或いはプラグ等として優れた効果
を奏することができる。
ングステン膜に含まれるフッ素の原子密度を１％以上と
したことにより、ホール部における被覆性や埋込み性を
向上させることができる。したがって、微細ホールにお
ける密着層やバリア層或いはプラグ等として優れた効果
を奏することができる。
【０１１２】本発明における半導体装置製造方法では、
フッ素を含む窒化タングステン膜を形成するためのガス
の流量比等を適当な値に設定することにより、窒化タン
グステン膜に含まれるフッ素の濃度が従来よりも増大
し、ホール部における被覆性や埋込み性を向上させるこ
とができる。また、被処理基板を高速で回転させること
により、より低抵抗でかつ被覆性等に優れた成膜を行う
ことができる。
フッ素を含む窒化タングステン膜を形成するためのガス
の流量比等を適当な値に設定することにより、窒化タン
グステン膜に含まれるフッ素の濃度が従来よりも増大
し、ホール部における被覆性や埋込み性を向上させるこ
とができる。また、被処理基板を高速で回転させること
により、より低抵抗でかつ被覆性等に優れた成膜を行う
ことができる。
【図１】本発明における第１の成膜装置構成例を示した
図。
図。
【図２】図１の装置を用いて成膜したＷＮＦ膜につい
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の段差
被覆率を示した図。
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の段差
被覆率を示した図。
【図３】図１の装置を用いて成膜したＷＮＦ膜につい
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の比抵
抗率を示した図。
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の比抵
抗率を示した図。
【図４】本発明における第２の成膜装置構成例を示した
図。
図。
【図５】図４の装置を用いて成膜したＷＮＦ膜につい
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の成膜
速度を示した図。
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の成膜
速度を示した図。
【図６】図４の装置を用いて成膜したＷＮＦ膜につい
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の段差
被覆率を示した図。
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の段差
被覆率を示した図。
【図７】図４の装置を用いて成膜したＷＮＦ膜につい
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の比抵
抗率を示した図。
て、ＷＦ6 及びＮＨ3 の流量比に対するＷＮＦ膜の比抵
抗率を示した図。
【図８】本発明における第１の半導体装置構成例を示し
た図。
た図。
【図９】本発明における第２の半導体装置構成例を示し
た図。
た図。
【図１０】ＳｉＦ4 の流量に対するＷＮＦ膜の比抵抗率
を示した図。
を示した図。
【図１１】本発明における第３の半導体装置構成例を示
した図。
した図。
【図１２】本発明における第４の半導体装置構成例を示
した図。
した図。
【図１３】本発明における第５の半導体装置構成例を示
した図。
した図。
１１、２１、４１、６１…半導体基板 １２、２７、４７、６７、６８、６９、８３…絶縁膜 １３、２５、４６、６６、８１…第１の導電部 １４、２８、４８、７３、８６…ＷＮＦ膜（第２の導電
部） １５、４９、７４、８７…金属膜（第２の導電部） ２９、５０、７４、８７…第３の導電部
部） １５、４９、７４、８７…金属膜（第２の導電部） ２９、５０、７４、８７…第３の導電部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−180058（ＪＰ，Ａ) 特開 平５−129231（ＪＰ，Ａ) 特開 平９−260306（ＪＰ，Ａ) 特開 平８−64619（ＪＰ，Ａ) 特開 平８−64618（ＪＰ，Ａ) 特開 平２−230729（ＪＰ，Ａ) 特開 昭64−27243（ＪＰ，Ａ) 特開 昭63−2319（ＪＰ，Ａ) 特表 平９−509288（ＪＰ，Ａ) 国際公開96／17104（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/285 301 H01L 21/285 C23C 16/34 H01L 21/3205 H01L 21/28
Claims (13)
- 【請求項１】 第１の導電部と、この第１の導電部に達
するホール部が形成された絶縁部と、前記ホール部内に
形成された第２の導電部とを有する半導体装置におい
て、 前記第２の導電部の少なくとも一部が原子密度で１％以
上のフッ素を含んだ窒化タングステン膜を用いて形成さ
れていることを特徴とする半導体装置。 - 【請求項２】 半導体基板の主面側に形成されたＭＯＳ
トランジスタのソース・ドレイン拡散層を構成する第１
の導電部と、前記半導体基板の主面側に形成され前記第
１の導電部に達するホール部が形成された絶縁膜と、前
記ホール部内に形成されその下部が前記第１の導電部に
接続された第２の導電部と、前記第２の導電部の上部に
接続され電極又は配線を構成する第３の導電部とを有す
る半導体装置において、 前記第２の導電部の少なくとも一部が原子密度で１％以
上のフッ素を含んだ窒化タングステン膜を用いて形成さ
れていることを特徴とする半導体装置。 - 【請求項３】 半導体基板の主面側に形成されたＭＯＳ
トランジスタのソース・ドレイン拡散層を構成する第１
の導電部と、前記半導体基板の主面側に形成され前記第
１の導電部に達するホール部及びこのホール部に連なる
溝部が形成された絶縁膜と、前記ホール部内に形成され
その下部が前記第１の導電部に接続された第２の導電部
と、前記溝部内に形成され前記第２の導電部の上部に連
なり配線を構成する第３の導電部とを有する半導体装置
において、 前記第２の導電部及び前記第３の導電部の少なくとも一
部が原子密度で１％以上のフッ素を含んだ窒化タングス
テン膜を用いて形成されていることを特徴とする半導体
装置。 - 【請求項４】 ＭＯＳトランジスタを有する半導体基板
の主面側に形成された第１の絶縁膜と、この第１の絶縁
膜の上側に形成され第１の配線を構成する第１の導電部
と、前記第１の絶縁膜及び前記第１の導電部の上側に形
成され前記第１の導電部に達するホール部が形成された
第２の絶縁膜と、前記ホール部内に形成されその下部が
前記第１の導電部に接続された第２の導電部と、この第
２の導電部の上部に接続され第２の配線を構成する第３
の導電部とを有する半導体装置において、 前記第２の導電部の少なくとも一部が原子密度で１％以
上のフッ素を含んだ窒化タングステン膜を用いて形成さ
れていることを特徴とする半導体装置。 - 【請求項５】 ＭＯＳトランジスタを有する半導体基板
の主面側に形成された第１の絶縁膜と、この第１の絶縁
膜の上側に形成され第１の配線を構成する第１の導電部
と、前記第１の絶縁膜及び前記第１の導電部の上側に形
成され前記第１の導電部に達するホール部及びこのホー
ル部に連なる溝部が形成された第２の絶縁膜と、前記ホ
ール部内に形成されその下部が前記第１の導電部に接続
された第２の導電部と、前記溝部内に形成され前記第２
の導電部の上部に連なり第２の配線を構成する第３の導
電部とを有する半導体装置において、前記第２の導電部
及び前記第３の導電部の少なくとも一部が原子密度で１
％以上のフッ素を含んだ窒化タングステン膜を用いて形
成されていることを特徴とする半導体装置。 - 【請求項６】 前記第２の導電部は、前記ホール部内全
体に形成された前記窒化タングステン膜を用いて形成さ
れていることを特徴とする請求項１乃至５のいずれかに
記載の半導体装置。 - 【請求項７】 前記第２の導電部は、前記ホール部の内
面に形成された前記窒化タングステン膜とこの窒化タン
グステン膜の内側に形成された金属膜とを用いて形成さ
れていることを特徴とする請求項１乃至５のいずれかに
記載の半導体装置。 - 【請求項８】 第１の導電部と、この第１の導電部に達
するホール部を形成した絶縁部と、前記ホール部内に形
成した第２の導電部とを有し、この第２の導電部の少な
くとも一部をフッ素を含んだ窒化タングステン膜を用い
て形成し、このフッ素を含んだ窒化タングステン膜を反
応容器内に導入したＷＦ6 からなる第１のガス並びにア
ンモニアからなる第２のガスを用いて化学気相成長法に
より形成する半導体装置の製造方法において、 前記窒化タングステン膜を化学気相成長法によって形成
する際に、前記反応容器内に導入する前記第１のガスの
流量Ｑ１と前記第２のガスの流量Ｑ２との流量比をＱ１
／Ｑ２≧１／２とすることを特徴とする半導体装置の製
造方法。 - 【請求項９】 前記窒化タングステン膜を化学気相成長
法によって形成する際に、被処理基板の温度が２５０〜
４００℃の範囲のときには前記流量比をＱ１／Ｑ２≧１
／２とし、被処理基板の温度が４００〜６００℃の範囲
のときには前記流量比をＱ１／Ｑ２≧１とすることを特
徴とする請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記第２の導電部を、前記ホール部内
全体に形成した前記窒化タングステン膜を用いて形成し
たことを特徴とする請求項８又は９に記載の半導体装置
の製造方法。 - 【請求項１１】 前記第２の導電部を、前記ホール部の
内面に形成した前記窒化タングステン膜とこの窒化タン
グステン膜の内側に形成した金属膜とを用いて形成した
ことを特徴とする請求項８又は９に記載の半導体装置の
製造方法。 - 【請求項１２】 前記窒化タングステン膜を化学気相成
長法によって形成する際に前記反応容器内にさらに無機
シランガスを導入することを特徴とする請求項８乃至１
１のいずれかに記載の半導体装置の製造方法。 - 【請求項１３】 前記窒化タングステン膜を化学気相成
長法によって形成する際に前記反応容器内にさらに水素
ガスを導入することを特徴とする請求項８乃至１１のい
ずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35718596A JP3220034B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
| US08/996,401 US5861675A (en) | 1996-12-26 | 1997-12-22 | Semiconductor device having WNF film and method of manufacturing such a device |
| KR1019970073301A KR19980064588A (ko) | 1996-12-26 | 1997-12-24 | 반도체 장치 및 그 제조 방법 |
| KR1020020030912A KR100413982B1 (ko) | 1996-12-26 | 2002-06-01 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35718596A JP3220034B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189492A JPH10189492A (ja) | 1998-07-21 |
| JP3220034B2 true JP3220034B2 (ja) | 2001-10-22 |
Family
ID=18452830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35718596A Expired - Fee Related JP3220034B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5861675A (ja) |
| JP (1) | JP3220034B2 (ja) |
| KR (2) | KR19980064588A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69517158T2 (de) * | 1994-11-30 | 2001-01-25 | Micron Technology Inc | Verfahren zum auftragen von wolframnitrid unter verwendung eines silicium enthaltenden gases |
| US6015986A (en) * | 1995-12-22 | 2000-01-18 | Micron Technology, Inc. | Rugged metal electrodes for metal-insulator-metal capacitors |
| US6150257A (en) * | 1998-08-28 | 2000-11-21 | Micron Technology, Inc. | Plasma treatment of an interconnect surface during formation of an interlayer dielectric |
| US6165865A (en) * | 1998-10-30 | 2000-12-26 | United Microelectronics Corp. | Method of fabricating dual cylindrical capacitor |
| US6303972B1 (en) | 1998-11-25 | 2001-10-16 | Micron Technology, Inc. | Device including a conductive layer protected against oxidation |
| US7067861B1 (en) * | 1998-11-25 | 2006-06-27 | Micron Technology, Inc. | Device and method for protecting against oxidation of a conductive layer in said device |
| US7381642B2 (en) | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7405149B1 (en) * | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| KR100773280B1 (ko) * | 1999-02-17 | 2007-11-05 | 가부시키가이샤 알박 | 배리어막제조방법및배리어막 |
| US6640403B2 (en) * | 1999-03-22 | 2003-11-04 | Vanguard International Semiconductor Corporation | Method for forming a dielectric-constant-enchanced capacitor |
| US6403478B1 (en) * | 2000-08-31 | 2002-06-11 | Chartered Semiconductor Manufacturing Company | Low pre-heat pressure CVD TiN process |
| JP3757143B2 (ja) * | 2001-10-11 | 2006-03-22 | 富士通株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2003264277A (ja) * | 2002-03-07 | 2003-09-19 | Fujitsu Ltd | Ｃｍｏｓイメージセンサおよびその製造方法 |
| JP2003273212A (ja) * | 2002-03-14 | 2003-09-26 | Fujitsu Ltd | 積層構造体およびその製造方法 |
| US7268065B2 (en) * | 2004-06-18 | 2007-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing metal-silicide features |
| JP2006156716A (ja) * | 2004-11-30 | 2006-06-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100613346B1 (ko) * | 2004-12-15 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2008060532A (ja) * | 2006-08-04 | 2008-03-13 | Seiko Epson Corp | 半導体装置 |
| KR20080055159A (ko) * | 2006-12-14 | 2008-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2007251211A (ja) * | 2007-06-21 | 2007-09-27 | Ulvac Japan Ltd | バリア膜製造方法、及びバリア膜 |
| JP5428151B2 (ja) * | 2007-11-26 | 2014-02-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP6581012B2 (ja) * | 2016-02-17 | 2019-09-25 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| US10475847B2 (en) * | 2016-04-28 | 2019-11-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having stress-neutralized film stack and method of fabricating same |
| WO2018061144A1 (ja) * | 2016-09-29 | 2018-04-05 | 株式会社日立国際電気 | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746219A (en) * | 1986-03-07 | 1988-05-24 | Texas Instruments Incorporated | Local interconnect |
| CA1306072C (en) * | 1987-03-30 | 1992-08-04 | John E. Cronin | Refractory metal - titanium nitride conductive structures and processes for forming the same |
| US5221853A (en) * | 1989-01-06 | 1993-06-22 | International Business Machines Corporation | MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain and gate region |
| US5280190A (en) * | 1991-03-21 | 1994-01-18 | Industrial Technology Research Institute | Self aligned emitter/runner integrated circuit |
| JPH05129231A (ja) * | 1991-11-01 | 1993-05-25 | Hitachi Ltd | 電極配線 |
| US5661334A (en) * | 1996-01-16 | 1997-08-26 | Micron Technology, Inc. | Inter-metal dielectric structure which combines fluorine-doped glass and barrier layers |
-
1996
- 1996-12-26 JP JP35718596A patent/JP3220034B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-22 US US08/996,401 patent/US5861675A/en not_active Expired - Lifetime
- 1997-12-24 KR KR1019970073301A patent/KR19980064588A/ko not_active Application Discontinuation
-
2002
- 2002-06-01 KR KR1020020030912A patent/KR100413982B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5861675A (en) | 1999-01-19 |
| JPH10189492A (ja) | 1998-07-21 |
| KR100413982B1 (ko) | 2004-01-13 |
| KR19980064588A (ko) | 1998-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070810 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080810 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 12 |
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