JP2006049413A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】トレンチ16a及びトレンチ16bが形成された半導体基板10と、トレンチ16aの内に形成されたシリコン窒化膜20を含むライナー膜とシリコン酸化膜系の絶縁膜とを有する素子分離膜32aと、トレンチ16bの底部に埋め込まれた素子分離膜32bと、トレンチ16bの上部の側壁部分に形成され、第1の電極としての不純物拡散領域40と、シリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜43と、第2の電極46とを有するキャパシタとを有する。
【選択図】 図1
Description
本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図9を用いて説明する。
本発明の第2実施形態による半導体装置及びその製造方法について図10乃至図15を用いて説明する。なお、図1乃至図10に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明は上記実施形態に限らず種々の変形が可能である。
前記第1のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第1のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第1の素子分離膜と、
前記第2のトレンチの底部に埋め込まれた第2の素子分離膜と、
前記第2のトレンチの上部の側壁部分に形成されたキャパシタであって、前記半導体基板内に形成された第1の電極としての不純物拡散領域と、前記第2のトレンチの側壁に形成されたシリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第2の電極とを有するキャパシタと
を有することを特徴とする半導体装置。
前記第2の素子分離膜は、前記第2のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第2のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する
ことを特徴とする半導体装置。
前記第2の素子分離膜は、シリコン酸化膜系の絶縁膜により構成されている
ことを特徴とする半導体装置。
前記第1のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第1のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第1の素子分離膜と、
前記第2のトレンチの底部に埋め込まれ、シリコン酸化膜系の絶縁膜により構成された第2の素子分離膜と、
前記第2の素子分離膜上に延在するキャパシタであって、前記半導体基板内に形成された第1の電極としての不純物拡散領域と、前記不純物拡散領域上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第2の電極とを有するキャパシタと
を有することを特徴とする半導体装置。
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース/ドレイン領域とを有し、前記ソース/ドレイン領域の一方が前記キャパシタの前記第1の電極に接続されたアクセストランジスタを更に有する
ことを特徴とする半導体装置。
前記キャパシタ誘電体膜と前記ゲート絶縁膜とは、同一の絶縁層により構成され、
前記キャパシタの前記第2の電極と前記ゲート電極とは、同一の導電層により構成されている
ことを特徴とする半導体装置。
前記第1のトレンチの内及び前記第2のトレンチの内に、シリコン窒化膜を有するライナー膜を形成する工程と、
前記第1のトレンチ内及び前記第2のトレンチ内に第1の絶縁膜を埋め込み、前記第1のトレンチ内に形成された第1の素子分離膜と、前記第2のトレンチ内に形成された第2の素子分離膜とを形成する工程と、
前記第2のトレンチ内に形成された前記第2の素子分離膜の上部を除去し、前記第2のトレンチの側壁を一部露出する工程と、
前記半導体基板上及び露出した前記第2のトレンチの前記側壁に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、キャパシタ電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記ライナー膜を形成する工程の後、前記第1の素子分離膜及び前記第2の素子分離膜を形成する工程の前に、前記第2のトレンチ内のライナー膜を選択的に除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記ライナー膜を除去する工程は、
前記ライナー膜上に、前記ライナー膜とはエッチング特性の異なる第2の絶縁膜を形成する工程と、
前記第2のトレンチが形成された領域の前記第2の絶縁膜を除去する工程と、
前記第2の絶縁膜をマスクとして、前記第2のトレンチが形成された領域の前記ライナー膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
前記第2の素子分離膜の上部を除去する工程の後、キャパシタ誘電体膜を形成する工程の前に、前記第2の素子分離膜の上部を除去する際に用いたマスク及び前記第2の素子分離膜をマスクとして前記第2のトレンチの側壁部分にドーパント不純物を導入し、前記第2のトレンチの側壁部分に前記キャパシタ電極と対をなす電極となる不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記第2のトレンチの内壁を一部露出する工程の後に、水素雰囲気中で熱処理を行うことにより、前記第2のトレンチの上端角部に丸みを付ける工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記キャパシタ誘電体膜を形成する工程では、前記キャパシタ誘電体膜の形成と同時に、前記半導体基板の表面にゲート絶縁膜を形成し、
前記キャパシタ電極を形成する工程では、前記キャパシタ電極の形成と同時に、前記ゲート絶縁膜上にゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
前記ライナー膜を形成する工程では、シリコン酸化膜系絶縁膜と、前記シリコン酸化膜系絶縁膜上に形成されたシリコン窒化膜とを有する前記ライナー膜を形成する
ことを特徴とする半導体装置の製造方法。
12,18,22,26,28…シリコン酸化膜
14,20…シリコン窒化膜
16a,16b,16c…トレンチ
24,30,74…フォトレジスト膜
32a,32b…素子分離膜
34…犠牲酸化膜
36…N型ウェル
38…P型ウェル
40,48,50,54,56…不純物拡散領域
42…ゲート絶縁膜
44…ゲート電極
46…キャパシタ電極
52…サイドウォール絶縁膜
58,60…ソース/ドレイン拡散層
62,72…層間絶縁膜
64,68…コンタクトプラグ
66…ビット線
70…配線層
100…シリコン基板
102…P型ウェル
104…素子分離膜
106…ゲート絶縁膜
108…ゲート電極
110,112…ソース/ドレイン拡散層
114…トレンチ
116…キャパシタ誘電体膜
118…キャパシタ電極
Claims (10)
- 第1のトレンチ及び第2のトレンチが形成された半導体基板と、
前記第1のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第1のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第1の素子分離膜と、
前記第2のトレンチの底部に埋め込まれた第2の素子分離膜と、
前記第2のトレンチの上部の側壁部分に形成されたキャパシタであって、前記半導体基板内に形成された第1の電極としての不純物拡散領域と、前記第2のトレンチの側壁に形成されたシリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第2の電極とを有するキャパシタと
を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2の素子分離膜は、前記第2のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第2のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2の素子分離膜は、シリコン酸化膜系の絶縁膜により構成されている
ことを特徴とする半導体装置。 - 第1のトレンチ及び第2のトレンチが形成された半導体基板と、
前記第1のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第1のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第1の素子分離膜と、
前記第2のトレンチの底部に埋め込まれ、シリコン酸化膜系の絶縁膜により構成された第2の素子分離膜と、
前記第2の素子分離膜上に延在するキャパシタであって、前記半導体基板内に形成された第1の電極としての不純物拡散領域と、前記不純物拡散領域上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第2の電極とを有するキャパシタと
を有することを特徴とする半導体装置。 - 半導体基板に、第1のトレンチ及び第2のトレンチを形成する工程と、
前記第1のトレンチの内及び前記第2のトレンチの内に、シリコン窒化膜を有するライナー膜を形成する工程と、
前記第1のトレンチ内及び前記第2のトレンチ内に第1の絶縁膜を埋め込み、前記第1のトレンチ内に形成された第1の素子分離膜と、前記第2のトレンチ内に形成された第2の素子分離膜とを形成する工程と、
前記第2のトレンチ内に形成された前記第2の素子分離膜の上部を除去し、前記第2のトレンチの側壁を一部露出する工程と、
前記半導体基板上及び露出した前記第2のトレンチの前記側壁に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、キャパシタ電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記ライナー膜を形成する工程の後、前記第1の素子分離膜及び前記第2の素子分離膜を形成する工程の前に、前記第2のトレンチ内のライナー膜を選択的に除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記ライナー膜を除去する工程は、
前記ライナー膜上に、前記ライナー膜とはエッチング特性の異なる第2の絶縁膜を形成する工程と、
前記第2のトレンチが形成された領域の前記第2の絶縁膜を除去する工程と、
前記第2の絶縁膜をマスクとして、前記第2のトレンチが形成された領域の前記ライナー膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項5乃至7のいずれか1項に記載の半導体装置の製造方法において、
前記第2の素子分離膜の上部を除去する工程の後、キャパシタ誘電体膜を形成する工程の前に、前記第2の素子分離膜の上部を除去する際に用いたマスク及び前記第2の素子分離膜をマスクとして前記第2のトレンチの側壁部分にドーパント不純物を導入し、前記第2のトレンチの側壁部分に前記キャパシタ電極と対をなす電極となる不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項5乃至8のいずれか1項に記載の半導体装置の製造方法において、
前記第2のトレンチの内壁を一部露出する工程の後に、水素雰囲気中で熱処理を行うことにより、前記第2のトレンチの上端角部に丸みを付ける工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項5乃至9のいずれか1項に記載の半導体装置の製造方法において、
前記キャパシタ誘電体膜を形成する工程では、前記キャパシタ誘電体膜の形成と同時に、前記半導体基板の表面にゲート絶縁膜を形成し、
前記キャパシタ電極を形成する工程では、前記キャパシタ電極の形成と同時に、前記ゲート絶縁膜上にゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
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