JP2009094287A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】
裏面電極を有するフェイスダウン型の半導体装置の製造方法では、各工程において裏面電極を薬液等から保護するため、何度も保護テープを仮貼りする必要があった。
【解決手段】
本発明では、ソース電極７及びドレイン電極９上に下地電極１１を無電解めっき法により形成する工程を経た後に、半導体ウエハを裏面側から研削する工程と、半導体ウエハの裏面上に裏面電極１２を形成する工程を行い、その後に裏面電極１２上にエポキシ樹脂テープ１３を永久貼り付けする工程と、下地電極１１上にバンプ電極１４を形成する工程と、を行う。
【選択図】 図５

Description

本発明は、半導体装置及びその製造方法に関し、特にフェイスダウン型の半導体装置及びその製造方法に関する。

一般的に、電力用の半導体装置は、半導体チップの厚み方向に動作電流が流れるように構成されている。このような半導体装置として、パワーＭＯＳＦＥＴやパワーＩＧＢＴ等がある。

近年、電力用の半導体装置も実装面積がチップサイズと同等となる程度の小型化が要求されるようになっている。これを実現すべく、バンプ電極が全て同一面内に形成されることにより、半導体チップがフェイスダウンで実装できるように設計されたものがある。

図１４は、従来技術に係るパワーＭＯＳＦＥＴの断面図である。パワーＭＯＳＦＥＴは、Ｎ＋型のドレイン層１上に、Ｎ−型のエピタキシャル層２が形成されている。このエピタキシャル層２の主表面にはＰ型のベース層３が形成され、ベース層３内にＮ＋型のソース領域４及びトレンチ型のゲート電極５が形成されている。そして、ゲート電極５上に層間絶縁膜６が形成され、ソース領域４と電気的に接続するソース電極７が形成されている。また、ベース層３と離間してＮ＋型のコンタクト領域８が形成されている。そして、コンタクト領域８と電気的に接続するドレイン電極９が、ソース電極７と同一面内となるように形成されている。さらに、パワーＭＯＳＦＥＴがフェイスダウンで実装できるように、ジャケット膜の開口部において、ソース電極７及びドレイン電極９上に下地電極１１を介してバンプ電極１４が形成されている
なお、図示しないが、ソース電極７及びドレイン電極９と同一面内には、他の外部接続電極が形成されており、この外部接続電極がゲート電極５と電気的に接続されている。以下、この外部接続電極については説明を省略する。

かかる構成において、ゲート電極５に電圧が印加されると、ベース層３のゲート電極５に隣接する部分にチャネルが形成される。この状態で、ソース電極７とドレイン電極９との間に電圧が印加されると、チャネルを介して、ソース領域４からドレイン層１を経由してコンタクト領域８及びドレイン電極９まで電子が流れる。

このとき、ドレイン層１は抵抗が大きく、素子全体の抵抗値の大部分を占める。この抵抗を低減すべく、ドレイン層１の裏面側には、ＡｌやＣｕ等からなる裏面電極１１が形成されることがある。つまり、ソース領域４からドレイン層１に注入された電子は、裏面電極１２を介してコンタクト領域７の下部近傍まで移動してコンタクト領域７まで流れる。

関連した技術文献としては、例えば以下の特許文献が挙げられる。
特開２００２−３６８２１７号公報

前記のパワーＭＯＳトランジスタのように裏面電極１２を有する半導体装置では、裏面電極１２を製造工程中の薬液溶解や外傷等から保護するために、各工程に適応した保護テープを仮貼りする必要があった。以下、具体的な製造工程を参照して、各保護テープについて具体的に説明する。

図９〜１４は、従来技術に係るパワーＭＯＳＦＥＴの製造工程の断面図を示す。

まず、図９に示すように、前記したドレイン層１、エピタキシャル層２、ベース層３、ソース領域４、ゲート電極５、層間絶縁膜６、ソース電極７、コンタクト領域８及びドレイン電極９が形成された半導体ウエハを準備する。なお、図中では、半導体ウエハの一部のみを示しており、実際には、同一構造が並列して複数形成されている。

つぎに、図１０に示すように、ソース電極７及びドレイン電極９の一部を露出するように、ＳｉＮ等からなるジャケット膜１０をパターニング形成する。

つぎに、図１１に示すように、所望のオン抵抗等に応じて、例えば６００μｍ程度の半導体ウエハを裏面側から３００μｍ程度まで研削する。そして、半導体ウエハの裏面側に裏面電極１２を蒸着により１０００Å程度の厚さで形成する。

つぎに、図１２に示すように、裏面電極１１にポリイミドテープ１７を仮貼りする。そして、無電解めっき法により、ソース電極７及びドレイン電極９にＮｉ層、Ａｕ層を順次積層してなる下地電極１１する。このとき、ポリイミドテープ１７は、めっき時における薬液から裏面電極１２を保護する役割をなす。なお、下地電極１１において、Ｎｉ層は半田の濡れ性を良好にする機能を有し、Ａｕ層はＮｉ層の酸化腐食を抑制する機能を有している。

つぎに、図１３に示すように、裏面電極１２からポリイミドテープ１７を剥がした後、裏面電極１２に耐熱性のＵＶテープ１８を仮貼りする。そして、下地電極１１上に開口部が形成されるようにソルダーレジストをパターニング形成するとともに、開口部に露出する下地電極１１上にはんだペーストをスクリーン印刷してリフローしバンプ電極１４を形成する。つまり、ポリイミドテープ１７では、リフローの際の熱に耐えることができないため、裏面電極１２には、耐熱性のあるＵＶテープ１８に貼り替えられる必要があった。

つぎに、図１４に示すように、裏面電極１２からＵＶテープ１８を剥がした後、半導体ウエハをダイシングラインＤＬに沿ってダイシングして、半導体チップに分離する。

以上、従来技術に係るパワーＭＯＳＦＥＴの製造方法では、裏面電極１２には保護テープとして、ポリイミドテープ１７及びＵＶテープ１８が仮貼りされていた。このため、保護テープの材料費、製造工程の工数増加等によるコスト増が問題であった。

また、各工程における保護テープは、後に剥がすために仮貼りされていたにすぎない。このため、仮貼り材界面から製造工程時の薬品が侵入しやすく、裏面電極１２が薬品により腐食しやすかった。

また、前記したとおり、パワーＭＯＳＦＥＴは、所望の特性に応じて薄膜化されている。このため、半導体ウエハは、バンプ電極１４が形成された後にダイシング工程を行うまでの搬送時に反ってしまいやすかった。

また、半導体チップの裏面電極１２が露出しているために、半導体チップを配線基板等に実装する際に裏面電極１２の端部がチッピングしやすく、ショート等の要因となる可能性があった。

以上に鑑み、本発明に係る半導体装置の製造方法では、半導体チップの表面側に入力及び出力端子を有し、前記半導体チップの裏面側を介して前記入力及び出力端子間に動作電流が流れる半導体装置の製造方法であって、前記入力又は出力端子と電気的に接続される外部接続領域が形成された半導体ウエハを用意し、前記外部接続領域と電気的に接続される入力又は出力電極をパターニングする工程と、前記半導体チップの表面上に前記入力又は出力電極の少なくとも一部が露出するようにジャケット膜をパターニングする工程と、前記入力及び出力電極上に下地電極を無電解めっき法により形成する工程と、前記半導体ウエハを裏面側から研削する工程と、前記半導体ウエハの裏面上に裏面電極を形成する工程と、前記裏面電極上に保護テープを永久貼り付けする工程と、前記下地電極上に前記入力又は出力端子を形成する工程と、前記半導体上をダイシングして前記半導体チップに分離する工程と、を少なくとも含み、前記各工程が順次行われること、を特徴とする。

また、本発明に係る半導体装置では、半導体チップの表面側に入力及び出力端子を有し、前記半導体チップの裏面側を介して前記入力及び出力端子間に動作電流が流れる半導体装置であって、前記半導体チップの主表面に形成された外部接続領域と、前記外部接続領域と電気的に接続される出力又は出力電極と、前記半導体チップの表面上に前記入力又は出力電極の少なくとも一部が露出するようにパターニングされたジャケット膜と、前記入力及び出力電極上に無電解メッキ法により形成された下地電極と前記下地電極上に形成された前記入力又は出力端子と、前記半導体チップの裏面上に形成された裏面電極と、前記裏面電極上に永久貼り付けされた保護テープと、を含むことを特徴とする。

本発明では、裏面電極を低コストで良好に保護できる。

以下、本発明に係る半導体装置の製造方法の実施形態について、パワーＭＯＳＦＥＴを例にして、図面を参照して具体的に説明する。

本実施形態では、裏面電極１２を保護する保護テープとして、エポキシ樹脂テープ１３が１度のみ永久貼り付けられることで十分なように製造工程が設計されている。以下、各工程を具体的に説明してこれを明らかにする。

まず、図１に示すように、従来技術と同様に、ドレイン層１、エピタキシャル層２、ベース層３、ソース領域４、ゲート電極５、層間絶縁膜６、ソース電極７、コンタクト領域８及びドレイン電極９が形成された半導体ウエハを準備する。図中では、半導体ウエハの表面上にはソース電極７及びドレイン電極９のみが形成されているが、実際にはこれらと同一面内に、ゲート電極５と電気的に接続されるゲート外部電極が形成されている。以下ではこのゲート外部電極の説明は省略するが、ソース電極７及びドレイン電極９と同様の製造工程が行われる。ここで、ソース領域４又はドレイン層１が、それぞれ本発明の入力又は出力動作領域のいずれか一方に相当する。なお、コンタクト領域８は、ドレイン電極とエピタキシャル層との接触抵抗を低減させるために設けられたものであるが、これは必須のものではない。

つぎに、図２に示すように、ソース電極７及びドレイン電極９の一部を露出するように、ＳｉＮ等からなるジャケット膜１０をパターニング形成する。

ここまでは、従来技術に係る製造方法と同様である。しかし、従来技術に係る製造方法ではこの次の工程ではドレイン層１の裏面を研磨していたところ、本実施形態ではソース電極７及びドレイン電極９上にめっき層を形成する工程を行う。つまり、図３に示すように、無電解めっき法によりソース電極７及びドレイン電極９上に、Ｎｉ層、Ａｕ層を順次積層して下地電極１１を形成する。なお、Ｎｉ層は半田の濡れ性を良好にするため、Ａｕ層はＮｉ層の酸化腐食を抑制するために積層されているが、本発明はこれに限定されず他の同様のめっき層であってもよい。このように、本実施形態では裏面電極を形成する前に下地電極１１を形成する。これにより、従来技術のようにめっきの際の薬液から裏面電極１２を保護する必要がないため、ポリイミドテープ１７の仮貼り及び剥離の工程を省略できる。また、従来技術では、ポリイミドテープ１７の仮貼り材界面からめっき時の薬液が進入して裏面電極が腐食するという問題があったが、本実施形態ではこの問題を避けることができる。

つぎに、図４に示すように、所望のオン抵抗等に応じて、例えば６００μｍ程度の半導体ウエハを裏面側から３００μｍ程度まで研削する。そして、半導体ウエハの裏面側に裏面電極１２を蒸着により１０００Å程度の厚さで形成する。ここで、裏面電極１２は、例えばＢｉ層、Ｔｉ層、Ｎｉ層及びＡｕ層が順次積層されて熱処理を経て形成される。このとき好ましくは、Ａｕ層は６００Å以下の厚さであり、熱処理は約３６０℃にて２時間程度で行われる。このとき、ＮｉはＡｕ層の最表面で分布するように熱拡散する。なお、Ｂｉ層及びＴｉ層は省略されてもよい。

そして、以下の工程では下地電極１１と電気的に接続されるバンプ電極１４を形成する工程が行われる。ここで、従来技術では、バンプ電極１４の形成工程の際に裏面電極１２を保護するために、裏面電極１２に耐熱性のあるＵＶテープ１８を仮貼りしていた。しかし、本実施形態ではエポキシ樹脂テープ１３を裏面電極１２に永久貼り付けする。つまり、図５に示すように、裏面電極１２にエポキシ樹脂テープ１３を仮貼りでなく永久貼り付けする。なお、エポキシ樹脂テープ１３が本発明の保護テープに相当する。そして、下地電極１１上に開口部が形成されるようにソルダーレジストをパターニング形成するとともに、開口部に露出する下地電極１１上にはんだペーストをスクリーン印刷してリフローしバンプ電極１４を形成する。本実施形態では、エポキシ樹脂テープ１３と裏面電極１２とが永久貼り付けされているため、これらの接着層に隙間が殆ど形成されないため、従来技術のようにＵＶテープ１８の仮貼り材界面から薬品が侵入するという問題が避けられる。なお、先に説明したように、裏面電極１２の最表面はＡｕ層であったため、エポキシ樹脂テープ１３と裏面電極１２の接着性が悪いように予想される。しかし、前述の通り、本実施形態では、裏面電極１２においてＮｉがＡｕ層のグレインバンダリーを通過して、Ａｕ層の最表面で分布するように、Ａｕ層の厚さ・熱処理の条件が設計されている。すると、Ｎｉは有機膜との接着性が高く、裏面電極１２の最表面に分布したＮｉ成分によりエポキシ樹脂テープ１３と裏面電極１２とが良好に接着する。

なお、図１５に示すように、従来のフェイスダウン型の半導体装置では、裏面電極が形成されずに実装されることが一般的であった。そして、この場合、ドレイン層１が露出して実装されるため、ドレイン層１の端部がチッピングしやすかった。このため、従来の半導体装置では、ドレイン層１に保護テープ１９が直接貼り付けられていた。ここで、ドレイン層１は研磨により鏡面となっているため、反射等を防止するために、保護テープ１９はカーボンブラック等が混入されていた。一方、本実施形態では、エポキシ樹脂テープ１３は、好ましくはカーボンブラックを混入させずに透過性が良好となるように設計される。つまり、本実施形態では、エポキシ樹脂テープ１３は裏面電極１２に貼り付けられるため、遮光性を有する必要がない。また、エポキシ樹脂テープ１３が透過性を有することで、エポキシ樹脂テープ１３と裏面電極１２との貼り付け加工に取り込まれる微小不良（ボイド・異物等）を目視確認できるようになる。また、裏面電極１２にアライメントマーク等を形成しても、このエポキシ樹脂テープ１３ではその識別が可能となる。

つぎに、図６に示すように、裏面電極１２にエポキシ樹脂１３を貼り付けたままで、半導体ウエハをダイシングラインＤＬに沿ってダイシングして、半導体チップに分離する。

以上、本実施形態では、裏面電極１２の保護テープとしてエポキシ樹脂テープ１３を一度貼り付けるだけであるため、保護テープの材料費、製造工程の工数等を抑制できる。また、エポキシ樹脂テープ１３は裏面電極１２に永久貼り付けされているため、裏面電極１２の薬品による腐食を抑制することができる。また、半導体チップは、裏面電極１２の裏面にエポキシ樹脂テープ１３が貼り付けられたまま配線基板等に実装されるため、裏面電極１２が露出せず、実装時のチッピング等が抑制される。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

例えば、上記実施形態では、裏面電極１２は半導体チップの裏面に均一に形成されていた。しかし、本発明はこれに限定されず様々な裏面電極１２が適用可能である。

その一例として、図７に示すように、半導体チップの裏面に複数の開口１５部が形成され、この開口部１５も覆うように裏面電極１２が形成される。これにより、動作電流は、エピタキシャル層１を通過する距離が短くなり、全体的な抵抗値が小さくなる。なお、裏面電極１２は、開口部１５に完全に埋め込まれるように形成されてもよいし、開口部１５に沿って薄く形成されるように形成されてもよい。このような裏面電極１２を形成するには、半導体ウエハの裏面を研削した後に、エッチングにより開口部１５を形成し、その後に裏面電極１２を蒸着すればよい。

また、他の例として、図８に示すように、ドレイン電極９の下部近傍において、半導体チップの裏面からドレイン電極９に到達するように貫通孔１６が形成され、その貫通孔１６も覆うように裏面電極１２が形成されてもよい。これにより、裏面電極１２とドレイン電極９との間における抵抗値が大幅に減少する。そして、この場合にも、裏面電極１２は貫通孔１６を完全に埋め込まれるように形成されてもよいし、貫通１６孔に沿って薄く形成されてもよい。このような裏面電極１２を形成するには、半導体ウエハの裏面を研削した後に、エッチングによりドレイン電極９の形成される位置の下部に貫通孔１６を形成し、その後に裏面電極１２を蒸着すればよい。

また、上記実施形態では、半導体チップとしてパワーＭＯＳＦＥＴを例にして説明した。しかし、本発明はこれに限定されず、ＩＧＢＴ等、半導体チップの縦方向に動作電流が流れるものであって、裏面電極を有し、フェイスダウンにて実装される半導体装置であれば、他のいかなる半導体チップでも同様に適用できる。

本発明に係る半導体装置の製造工程の断面図を示す。 本発明に係る半導体装置の製造工程の断面図を示す。 本発明に係る半導体装置の製造工程の断面図を示す。 本発明に係る半導体装置の製造工程の断面図を示す。 本発明に係る半導体装置の製造工程の断面図を示す。 本発明に係る半導体装置の断面図を示す。 本発明に係る半導体装置の断面図を示す。 本発明に係る半導体装置の断面図を示す。 従来技術に係る半導体装置の製造工程の断面図を示す。 従来技術に係る半導体装置の製造工程の断面図を示す。 従来技術に係る半導体装置の製造工程の断面図を示す。 従来技術に係る半導体装置の製造工程の断面図を示す。 従来技術に係る半導体装置の製造工程の断面図を示す。 従来技術に係る半導体装置の断面図を示す。 従来技術に係る半導体装置の断面図を示す。

符号の説明

１ ドレイン層
２ エピタキシャル層
３ ベース層
４ ソース領域
５ ゲート電極
６ 層間絶縁膜
７ ソース電極
８ コンタクト領域
９ ドレイン電極９
１０ ジャケット膜
１１ 下地電極
１２ 裏面電極
１３ エポキシ樹脂テープ
１４ バンプ電極
１５ 開口部
１６ 貫通孔
１７ ポリイミドテープ
１８ ＵＶテープ
１９ 保護テープ

Claims (8)

1. 半導体チップの表面側に入力及び出力端子を有し、前記半導体チップの裏面側を介して前記入力及び出力端子間に動作電流が流れる半導体装置の製造方法であって、
   前記入力又は出力端子と電気的に接続される外部接続領域が形成された半導体ウエハを用意し、
   前記外部接続領域と電気的に接続される入力又は出力電極をパターニングする工程と、
   前記半導体チップの表面上に前記入力又は出力電極の少なくとも一部が露出するようにジャケット膜をパターニングする工程と、
   前記入力及び出力電極上に下地電極を無電解めっき法により形成する工程と、
   前記半導体ウエハを裏面側から研削する工程と、
   前記半導体ウエハの裏面上に裏面電極を形成する工程と、
   前記裏面電極上に保護テープを永久貼り付けする工程と、
   前記下地電極上に前記入力又は出力端子を形成する工程と、
   前記半導体上をダイシングして前記半導体チップに分離する工程と、を少なくとも含み、前記各工程が順次行われること、を特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記保護テープはエポキシ樹脂を含むテープからなり、
   前記裏面電極はＮｉ層を含んで形成されること、を特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   前記裏面電極は、前記半導体ウエハの裏面側に複数の開口部を形成する工程を経た後に形成されること、を特徴とする半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法において、
   前記裏面電極は、前記半導体ウエハの裏面側から前記パッド電極に到達する貫通孔を形成した後に形成されること、を特徴とする半導体装置の製造方法。
5. 請求項２に記載の半導体装置の製造方法において、
   前記保護テープは透過性を有すること、を特徴とする半導体装置の製造方法。
6. 半導体チップの表面側に入力及び出力端子を有し、前記半導体チップの裏面側を介して前記入力及び出力端子間に動作電流が流れる半導体装置であって、
   前記半導体チップの主表面に形成された外部接続領域と、
   前記外部接続領域と電気的に接続される出力又は出力電極と、
   前記半導体チップの表面上に前記入力又は出力電極の少なくとも一部が露出するようにパターニングされたジャケット膜と、
   前記入力及び出力電極上に無電解メッキ法により形成された下地電極と
   前記下地電極上に形成された前記入力又は出力端子と、
   前記半導体チップの裏面上に形成された裏面電極と、
   前記裏面電極上に永久貼り付けされた保護テープと、を含むことを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記保護テープは、エポキシ樹脂を含むテープからなり、
   前記裏面電極はＮｉ層を含んでいること、を特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、
   前記保護テープは透過性を有すること、を特徴とする半導体装置。

Images