JP3201365B2 - Ｉｃ内蔵用パワーオン回路 - Google Patents
Ｉｃ内蔵用パワーオン回路Info
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Description
【０００１】
【発明の属する技術分野】本発明は、同期式ＩＣメモリ
等に内蔵されるＩＣ内蔵用パワーオン回路（以下、単に
「パワーオン回路」という。）に関する。
等に内蔵されるＩＣ内蔵用パワーオン回路（以下、単に
「パワーオン回路」という。）に関する。
【０００２】
【従来の技術】図３は、同期式ＩＣメモリにおける従来
のパワーオン（POWER-ON）回路を示す回路図である。以
下、この図面に基づき説明する。
のパワーオン（POWER-ON）回路を示す回路図である。以
下、この図面に基づき説明する。
【０００３】従来のパワーオン回路は、パルス信号Ｐを
一個だけ発生させるワンショットパルス発生回路５０
と、ワンショットパルス発生回路５０で発生したパルス
信号Ｐを入力すると、出力端子ＤＱをハイインピーダン
スにする出力制御回路５２とを備えたものである。ま
た、このパワーオン回路には、モード判定回路５４が付
設されている。
一個だけ発生させるワンショットパルス発生回路５０
と、ワンショットパルス発生回路５０で発生したパルス
信号Ｐを入力すると、出力端子ＤＱをハイインピーダン
スにする出力制御回路５２とを備えたものである。ま
た、このパワーオン回路には、モード判定回路５４が付
設されている。
【０００４】ワンショットパルス発生回路５０は、直列
接続されたｐチャネルのＦＥＴ５０１，５０２及び抵抗
器５０３と、ＦＥＴ５０２と抵抗器５０３との接続点Ｂ
に入力端子が接続されたインバータ５０４とを備えてい
る。ＦＥＴ５０１は、電源電圧Ｖｄｄがドレインに印加
され、ソースとゲートとが接続されている。ＦＥＴ５０
２は、ＦＥＴ５０１のソースにドレインが接続され、ソ
ースが接続点Ｂに接続され、ゲートが接地されている。
インバータ５０４の出力端子から、パルス信号Ｐが出力
される。
接続されたｐチャネルのＦＥＴ５０１，５０２及び抵抗
器５０３と、ＦＥＴ５０２と抵抗器５０３との接続点Ｂ
に入力端子が接続されたインバータ５０４とを備えてい
る。ＦＥＴ５０１は、電源電圧Ｖｄｄがドレインに印加
され、ソースとゲートとが接続されている。ＦＥＴ５０
２は、ＦＥＴ５０１のソースにドレインが接続され、ソ
ースが接続点Ｂに接続され、ゲートが接地されている。
インバータ５０４の出力端子から、パルス信号Ｐが出力
される。
【０００５】出力制御回路５２は、インバータ５２１，
５２３ａ，５２３ｂ，５２４ａ，５２４ｂ、ナンドゲー
ト５２２ａ，５２２ｂ、ｎチャネルのＦＥＴ５２５ａ，
５２５ｂ等を備えている。
５２３ａ，５２３ｂ，５２４ａ，５２４ｂ、ナンドゲー
ト５２２ａ，５２２ｂ、ｎチャネルのＦＥＴ５２５ａ，
５２５ｂ等を備えている。
【０００６】図４は、ワンショットパルス発生回路５０
の動作を示す波形図である。以下、図３及び図４に基づ
き従来のパワーオン回路の動作を説明する。
の動作を示す波形図である。以下、図３及び図４に基づ
き従来のパワーオン回路の動作を説明する。
【０００７】図４において、電源電圧Ｖｄｄを実線、接
続点Ｂの電圧ＶＢを一点鎖線、パルス信号Ｐを破線でそ
れぞれ示す。まず、電源スイッチ(図示せず)をオンにす
ると、微視的に見れば、電源電圧Ｖｄｄが徐々に立ち上
がる。これに連れて、接続点Ｂの電圧ＶＢも徐々に立ち
上がる。インバータ５０４は、電圧ＶＢがしきい値Ｖｔ
ｈ以下であるときハイレベル信号（Ｈ）を出力し、電圧
ＶＢがしきい値Ｖｔｈを越えるとローレベル信号（Ｌ）
を出力する。微視的に見れば、インバータ５０４の出力
信号も徐々に立ち上がり徐々に立ち下がるため、パルス
信号Ｐは三角状の波形となる。
続点Ｂの電圧ＶＢを一点鎖線、パルス信号Ｐを破線でそ
れぞれ示す。まず、電源スイッチ(図示せず)をオンにす
ると、微視的に見れば、電源電圧Ｖｄｄが徐々に立ち上
がる。これに連れて、接続点Ｂの電圧ＶＢも徐々に立ち
上がる。インバータ５０４は、電圧ＶＢがしきい値Ｖｔ
ｈ以下であるときハイレベル信号（Ｈ）を出力し、電圧
ＶＢがしきい値Ｖｔｈを越えるとローレベル信号（Ｌ）
を出力する。微視的に見れば、インバータ５０４の出力
信号も徐々に立ち上がり徐々に立ち下がるため、パルス
信号Ｐは三角状の波形となる。
【０００８】パルス信号Ｐが‘Ｈ’になると、インバー
タ５２１の出力端子は‘Ｌ’となる。そのため、ナンド
ゲート５２２ａ，５２２ｂの出力端子は、一方の入力端
子が‘Ｌ’となるので、他方の入力端子が‘Ｈ’でも
‘Ｌ’でも、常に‘Ｈ’となる。したがって、モード判
定回路５４の出力端子Ｑａ，Ｑｂはどちらも‘Ｈ’とな
るので、ＦＥＴ５２５ａ，５２５ｂはどちらもオフとな
る。これにより、出力端子ＤＱがハイインピーダンスに
なる。
タ５２１の出力端子は‘Ｌ’となる。そのため、ナンド
ゲート５２２ａ，５２２ｂの出力端子は、一方の入力端
子が‘Ｌ’となるので、他方の入力端子が‘Ｈ’でも
‘Ｌ’でも、常に‘Ｈ’となる。したがって、モード判
定回路５４の出力端子Ｑａ，Ｑｂはどちらも‘Ｈ’とな
るので、ＦＥＴ５２５ａ，５２５ｂはどちらもオフとな
る。これにより、出力端子ＤＱがハイインピーダンスに
なる。
【０００９】続いて、パルス信号Ｐが‘Ｌ’になると、
ナンドゲート５２２ａ，５２２ｂの一方の入力端子が
‘Ｈ’となる。しかし、ナンドゲート５２２ａ，５２２
ｂの他方の入力端子が‘Ｌ’であるので、ナンドゲート
５２２ａ，５２２ｂの出力端子は‘Ｈ’のままである。
したがって、出力端子ＤＱのハイインピーダンス状態が
維持される。
ナンドゲート５２２ａ，５２２ｂの一方の入力端子が
‘Ｈ’となる。しかし、ナンドゲート５２２ａ，５２２
ｂの他方の入力端子が‘Ｌ’であるので、ナンドゲート
５２２ａ，５２２ｂの出力端子は‘Ｈ’のままである。
したがって、出力端子ＤＱのハイインピーダンス状態が
維持される。
【００１０】モード判定回路５４は、電源スイッチがオ
ンになっても、クロック信号ＣＬＫを入力するまでは動
作しない。そのため、出力端子Ｑａ，Ｑｂは、電源スイ
ッチがオンになってからクロック信号ＣＬＫを入力する
まで、‘Ｈ’又は‘Ｌ’のどちらになっているか不明で
ある（すなわち「不定」である。）。そこで、パワーオ
ン回路は、電源スイッチがオンになってからクロック信
号ＣＬＫが出力されるまで、出力端子ＤＱをハイインピ
ーダンスにしている。
ンになっても、クロック信号ＣＬＫを入力するまでは動
作しない。そのため、出力端子Ｑａ，Ｑｂは、電源スイ
ッチがオンになってからクロック信号ＣＬＫを入力する
まで、‘Ｈ’又は‘Ｌ’のどちらになっているか不明で
ある（すなわち「不定」である。）。そこで、パワーオ
ン回路は、電源スイッチがオンになってからクロック信
号ＣＬＫが出力されるまで、出力端子ＤＱをハイインピ
ーダンスにしている。
【００１１】クロック信号ＣＬＫが出力されると、モー
ド判定回路５４は、同期式ＩＣメモリ本体(図示せず)か
らのコマンド信号ＣＭＤに従って動作する。例えば、出
力端子Ｑａ，Ｑｂをどちらも‘Ｈ’とすることにより、
出力端子ＤＱをハイインピーダンスにする。出力端子Ｑ
ａを‘Ｈ’、出力端子Ｑｂを‘Ｌ’とすることにより、
出力端子ＤＱを‘Ｌ’にする。逆に、出力端子Ｑａを
‘Ｌ’、出力端子Ｑｂを‘Ｈ’とすることにより、出力
端子ＤＱを‘Ｈ’にする。
ド判定回路５４は、同期式ＩＣメモリ本体(図示せず)か
らのコマンド信号ＣＭＤに従って動作する。例えば、出
力端子Ｑａ，Ｑｂをどちらも‘Ｈ’とすることにより、
出力端子ＤＱをハイインピーダンスにする。出力端子Ｑ
ａを‘Ｈ’、出力端子Ｑｂを‘Ｌ’とすることにより、
出力端子ＤＱを‘Ｌ’にする。逆に、出力端子Ｑａを
‘Ｌ’、出力端子Ｑｂを‘Ｈ’とすることにより、出力
端子ＤＱを‘Ｈ’にする。
【００１２】このとき、インバータ５２１の出力端子は
常に‘Ｈ’となっているので、ナンドゲート５２２ａ，
５２２ｂの一方の入力端子は常に‘Ｈ’となっている。
そのため、ナンドゲート５２２ａ，５２２ｂの出力端子
は、他方の入力端子が‘Ｈ’であれば‘Ｌ’であり、逆
に他方の入力端子が‘Ｌ’であれば‘Ｈ’である。すな
わち、出力制御回路５２は、出力端子Ｑａ，Ｑｂの状態
に何の影響も及ぼさない。
常に‘Ｈ’となっているので、ナンドゲート５２２ａ，
５２２ｂの一方の入力端子は常に‘Ｈ’となっている。
そのため、ナンドゲート５２２ａ，５２２ｂの出力端子
は、他方の入力端子が‘Ｈ’であれば‘Ｌ’であり、逆
に他方の入力端子が‘Ｌ’であれば‘Ｈ’である。すな
わち、出力制御回路５２は、出力端子Ｑａ，Ｑｂの状態
に何の影響も及ぼさない。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
パワーオン回路は、電源電圧の立ち上がり状態等により
正常に動作しない場合が考えられる。具体的には、ワン
ショットパルス発生回路は、電源電圧の立ち上がりを利
用してパルス信号を一個だけ発生させるため、電源電圧
の立ち上がりが急峻だったり、逆に立ち上がりに時間が
かかったりすると、電源電圧の立ち上がりを検出できな
くなるおそれがある。
パワーオン回路は、電源電圧の立ち上がり状態等により
正常に動作しない場合が考えられる。具体的には、ワン
ショットパルス発生回路は、電源電圧の立ち上がりを利
用してパルス信号を一個だけ発生させるため、電源電圧
の立ち上がりが急峻だったり、逆に立ち上がりに時間が
かかったりすると、電源電圧の立ち上がりを検出できな
くなるおそれがある。
【００１４】このような場合、パワーオン回路は、ワン
ショットパルス発生回路がパルス信号を正常に発生でき
ないため、ＩＣの出力の初期状態であるハイインピーダ
ンスを保証できなくなる。このため、例えば、電源電圧
投入直後からＩＣの動作開始までの間に、ＩＣと同じバ
スにつながっているコントローラがデータリードの動作
を行う際に、リードデータとＩＣの出力データとがバス
上に出力されて、いわゆるバスファイトを起こす可能性
があった。
ショットパルス発生回路がパルス信号を正常に発生でき
ないため、ＩＣの出力の初期状態であるハイインピーダ
ンスを保証できなくなる。このため、例えば、電源電圧
投入直後からＩＣの動作開始までの間に、ＩＣと同じバ
スにつながっているコントローラがデータリードの動作
を行う際に、リードデータとＩＣの出力データとがバス
上に出力されて、いわゆるバスファイトを起こす可能性
があった。
【００１５】
【発明の目的】そこで、本発明の目的は、電源電圧投入
直後からＩＣの動作開始までにおける、ＩＣの端子のハ
イインピーダンス状態を確実なものとする、パワーオン
回路を提供することにある。
直後からＩＣの動作開始までにおける、ＩＣの端子のハ
イインピーダンス状態を確実なものとする、パワーオン
回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明に係るパワーオン
回路は、ＩＣに内蔵されるパワーオン回路であって、連
続パルス発生回路、出力制御回路、パルス信号遮断回路
等を備えたものである。連続パルス発生回路は、ＩＣに
電源電圧が投入されると、直ちにパルス信号を連続的に
発生させる。出力制御回路は、連続パルス発生回路で発
生したパルス信号を入力している間、ＩＣの端子をハイ
インピーダンスにする。パルス信号遮断回路は、電源電
圧が投入されてから一定時間経過後に入力されるクロッ
ク信号に応答して、出力制御回路におけるパルス信号の
入力を遮断する。
回路は、ＩＣに内蔵されるパワーオン回路であって、連
続パルス発生回路、出力制御回路、パルス信号遮断回路
等を備えたものである。連続パルス発生回路は、ＩＣに
電源電圧が投入されると、直ちにパルス信号を連続的に
発生させる。出力制御回路は、連続パルス発生回路で発
生したパルス信号を入力している間、ＩＣの端子をハイ
インピーダンスにする。パルス信号遮断回路は、電源電
圧が投入されてから一定時間経過後に入力されるクロッ
ク信号に応答して、出力制御回路におけるパルス信号の
入力を遮断する。
【００１７】電源電圧がＩＣに投入されると、連続パル
ス発生回路がパルス信号を連続的に発生し始める。パル
ス信号が正常に出力されれば、出力制御回路がＩＣの端
子をハイインピーダンスにする。このとき、電源電圧の
立ち上がり状態等に起因して始めのうちのパルス信号が
正常に出力されなくても、次々にパルス信号が出力され
るので、いずれ出力制御回路がＩＣの端子をハイインピ
ーダンスにする。一方、クロック信号が出力され出す
と、出力制御回路によるパルス信号の入力をパルス信号
遮断回路が遮断するので、ＩＣの端子のハイインピーダ
ンス状態が解除される。
ス発生回路がパルス信号を連続的に発生し始める。パル
ス信号が正常に出力されれば、出力制御回路がＩＣの端
子をハイインピーダンスにする。このとき、電源電圧の
立ち上がり状態等に起因して始めのうちのパルス信号が
正常に出力されなくても、次々にパルス信号が出力され
るので、いずれ出力制御回路がＩＣの端子をハイインピ
ーダンスにする。一方、クロック信号が出力され出す
と、出力制御回路によるパルス信号の入力をパルス信号
遮断回路が遮断するので、ＩＣの端子のハイインピーダ
ンス状態が解除される。
【００１８】
【発明の実施の形態】図１は、本発明に係るパワーオン
回路の第一実施形態を示す回路図である。以下、この図
面に基づき説明する。
回路の第一実施形態を示す回路図である。以下、この図
面に基づき説明する。
【００１９】本実施形態のパワーオン回路は、同期式Ｉ
Ｃメモリ（図示せず）に内蔵されるパワーオン回路であ
って、リングカウンタ１０、出力制御回路５２、パルス
信号遮断回路１２等を備えたものである。リングカウン
タ１０は、同期式ＩＣメモリに電源電圧Ｖｄｄが投入さ
れると、パルス信号Ｐを連続的に発生させる。出力制御
回路５２は、リングカウンタ１０で発生したパルス信号
Ｐを入力している間、同期式ＩＣメモリの出力端子ＤＱ
をハイインピーダンスにする。パルス信号遮断回路１２
は、クロック信号ＣＬＫを入力すると、出力制御回路５
２におけるパルス信号Ｐの入力を遮断する。また、この
パワーオン回路には、モード判定回路５４が付設されて
いる。
Ｃメモリ（図示せず）に内蔵されるパワーオン回路であ
って、リングカウンタ１０、出力制御回路５２、パルス
信号遮断回路１２等を備えたものである。リングカウン
タ１０は、同期式ＩＣメモリに電源電圧Ｖｄｄが投入さ
れると、パルス信号Ｐを連続的に発生させる。出力制御
回路５２は、リングカウンタ１０で発生したパルス信号
Ｐを入力している間、同期式ＩＣメモリの出力端子ＤＱ
をハイインピーダンスにする。パルス信号遮断回路１２
は、クロック信号ＣＬＫを入力すると、出力制御回路５
２におけるパルス信号Ｐの入力を遮断する。また、この
パワーオン回路には、モード判定回路５４が付設されて
いる。
【００２０】パルス信号遮断回路１２は、インバータ１
２１，１２２，１２３、ナンドゲート１２４、抵抗器１
２５、ｎチャネルのＦＥＴ１２６等を備えている。詳し
くは、パルス信号遮断回路１２は、クロック信号ＣＬＫ
を入力するインバータ１２１と、インバータ１２１の出
力端子に一方の入力端子が接続されたナンドゲート１２
４と、ナンドゲート１２４の出力端子に入力端子が接続
されナンドゲート１２４の他方の入力端子に出力端子が
接続されたインバータ１２２と、インバータ１２２の入
力端子とナンドゲート１２４の出力端子との接続点Ａに
一端が接続され他端が接地された抵抗器１２５と、接続
点Ａにゲートが接続されリングカウンタ１０のパルス信
号Ｐの出力端子にドレインが接続され出力制御回路５２
のパルス信号Ｐの入力端子にソースが接続されたＦＥＴ
１２６とを備えたものである。
２１，１２２，１２３、ナンドゲート１２４、抵抗器１
２５、ｎチャネルのＦＥＴ１２６等を備えている。詳し
くは、パルス信号遮断回路１２は、クロック信号ＣＬＫ
を入力するインバータ１２１と、インバータ１２１の出
力端子に一方の入力端子が接続されたナンドゲート１２
４と、ナンドゲート１２４の出力端子に入力端子が接続
されナンドゲート１２４の他方の入力端子に出力端子が
接続されたインバータ１２２と、インバータ１２２の入
力端子とナンドゲート１２４の出力端子との接続点Ａに
一端が接続され他端が接地された抵抗器１２５と、接続
点Ａにゲートが接続されリングカウンタ１０のパルス信
号Ｐの出力端子にドレインが接続され出力制御回路５２
のパルス信号Ｐの入力端子にソースが接続されたＦＥＴ
１２６とを備えたものである。
【００２１】出力制御回路５２は、インバータ５２１，
５２３ａ，５２３ｂ，５２４ａ，５２４ｂ、ナンドゲー
ト５２２ａ，５２２ｂ、ｎチャネルのＦＥＴ５２５ａ，
５２５ｂ等を備えている。詳しくは、出力制御回路５２
は、パルス信号Ｐを入力するインバータ５２１と、イン
バータ５２１の出力端子に一方の入力端子が接続され出
力端子Ｑａに出力端子が接続されたナンドゲート５２２
ａと、出力端子Ｑａに入力端子が接続されナンドゲート
５２２ａの他方の入力端子に出力端子が接続されたイン
バータ５２３ａと、出力端子Ｑａに入力端子が接続され
たインバータ５２４ａと、インバータ５２４ａの出力端
子にゲートが接続され出力端子ＤＱにソースが接続され
ドレインに電源電圧Ｖｄｄが印加されたＦＥＴ５２５ａ
と、インバータ５２１の出力端子に一方の入力端子が接
続され出力端子Ｑｂに出力端子が接続されたナンドゲー
ト５２２ｂと、出力端子Ｑｂに入力端子が接続されナン
ドゲート５２２ｂの他方の入力端子に出力端子が接続さ
れたインバータ５２３ｂと、出力端子Ｑｂに入力端子が
接続されたインバータ５２４ｂと、インバータ５２４ｂ
の出力端子にゲートが接続され出力端子ＤＱにドレイン
が接続されソースが接地されたＦＥＴ５２５ｂとを備え
たものである。
５２３ａ，５２３ｂ，５２４ａ，５２４ｂ、ナンドゲー
ト５２２ａ，５２２ｂ、ｎチャネルのＦＥＴ５２５ａ，
５２５ｂ等を備えている。詳しくは、出力制御回路５２
は、パルス信号Ｐを入力するインバータ５２１と、イン
バータ５２１の出力端子に一方の入力端子が接続され出
力端子Ｑａに出力端子が接続されたナンドゲート５２２
ａと、出力端子Ｑａに入力端子が接続されナンドゲート
５２２ａの他方の入力端子に出力端子が接続されたイン
バータ５２３ａと、出力端子Ｑａに入力端子が接続され
たインバータ５２４ａと、インバータ５２４ａの出力端
子にゲートが接続され出力端子ＤＱにソースが接続され
ドレインに電源電圧Ｖｄｄが印加されたＦＥＴ５２５ａ
と、インバータ５２１の出力端子に一方の入力端子が接
続され出力端子Ｑｂに出力端子が接続されたナンドゲー
ト５２２ｂと、出力端子Ｑｂに入力端子が接続されナン
ドゲート５２２ｂの他方の入力端子に出力端子が接続さ
れたインバータ５２３ｂと、出力端子Ｑｂに入力端子が
接続されたインバータ５２４ｂと、インバータ５２４ｂ
の出力端子にゲートが接続され出力端子ＤＱにドレイン
が接続されソースが接地されたＦＥＴ５２５ｂとを備え
たものである。
【００２２】次に、本実施形態のパワーオン回路の動作
を説明する。
を説明する。
【００２３】まず、電源スイッチ(図示せず)をオンにし
ても、クロック信号ＣＬＫはすぐには出力されない。こ
のとき、パルス信号遮断回路１２のインバータ１２１の
入力端子と接続点Ａとはどちらも‘Ｌ’になっているの
で、インバータ１２１，１２２の出力端子はどちらも
‘Ｈ’である。そのため、ナンドゲート１２４の出力端
子は、両方の入力端子が‘Ｈ’であるので、‘Ｌ’とな
る。これにより、インバータ１２３の出力端子が‘Ｈ’
になるので、ＦＥＴ１２６はオンとなる。
ても、クロック信号ＣＬＫはすぐには出力されない。こ
のとき、パルス信号遮断回路１２のインバータ１２１の
入力端子と接続点Ａとはどちらも‘Ｌ’になっているの
で、インバータ１２１，１２２の出力端子はどちらも
‘Ｈ’である。そのため、ナンドゲート１２４の出力端
子は、両方の入力端子が‘Ｈ’であるので、‘Ｌ’とな
る。これにより、インバータ１２３の出力端子が‘Ｈ’
になるので、ＦＥＴ１２６はオンとなる。
【００２４】一方、電源スイッチをオンにすると、リン
グカウンタ１０はパルス信号Ｐを連続的に発生させる。
このとき、パルス信号遮断回路１２のＦＥＴ１２６は前
述のとおりオンとなっているので、パルス信号Ｐはリン
グカウンタ１０から出力制御回路５２に伝わる。パルス
信号Ｐが‘Ｈ’になると、出力制御回路５２のインバー
タ５２１の出力端子は‘Ｌ’となる。そのため、ナンド
ゲート５２２ａ，５２２ｂの出力端子は、一方の入力端
子が‘Ｌ’となるので、他方の入力端子が‘Ｈ’でも
‘Ｌ’でも、常に‘Ｈ’となる。したがって、モード判
定回路５４の出力端子Ｑａ，Ｑｂはどちらも‘Ｈ’とな
るので、ＦＥＴ５２５ａ，５２５ｂはどちらもオフとな
る。これにより、出力端子ＤＱがハイインピーダンスに
なる。
グカウンタ１０はパルス信号Ｐを連続的に発生させる。
このとき、パルス信号遮断回路１２のＦＥＴ１２６は前
述のとおりオンとなっているので、パルス信号Ｐはリン
グカウンタ１０から出力制御回路５２に伝わる。パルス
信号Ｐが‘Ｈ’になると、出力制御回路５２のインバー
タ５２１の出力端子は‘Ｌ’となる。そのため、ナンド
ゲート５２２ａ，５２２ｂの出力端子は、一方の入力端
子が‘Ｌ’となるので、他方の入力端子が‘Ｈ’でも
‘Ｌ’でも、常に‘Ｈ’となる。したがって、モード判
定回路５４の出力端子Ｑａ，Ｑｂはどちらも‘Ｈ’とな
るので、ＦＥＴ５２５ａ，５２５ｂはどちらもオフとな
る。これにより、出力端子ＤＱがハイインピーダンスに
なる。
【００２５】続いて、パルス信号Ｐが‘Ｌ’になると、
ナンドゲート５２２ａ，５２２ｂの一方の入力端子が
‘Ｈ’となる。しかし、ナンドゲート５２２ａ，５２２
ｂの他方の入力端子が‘Ｌ’であるので、ナンドゲート
５２２ａ，５２２ｂの出力端子は‘Ｈ’のままである。
したがって、出力端子ＤＱのハイインピーダンス状態が
維持される。
ナンドゲート５２２ａ，５２２ｂの一方の入力端子が
‘Ｈ’となる。しかし、ナンドゲート５２２ａ，５２２
ｂの他方の入力端子が‘Ｌ’であるので、ナンドゲート
５２２ａ，５２２ｂの出力端子は‘Ｈ’のままである。
したがって、出力端子ＤＱのハイインピーダンス状態が
維持される。
【００２６】このとき、電源電圧Ｖｄｄの立ち上がり状
態等に起因して始めのうちのパルス信号Ｐが正常に出力
されなくても、リングカウンタ１０から次々にパルス信
号Ｐが出力されるので、いずれ出力制御回路５２が出力
端子ＤＱをハイインピーダンスにする。
態等に起因して始めのうちのパルス信号Ｐが正常に出力
されなくても、リングカウンタ１０から次々にパルス信
号Ｐが出力されるので、いずれ出力制御回路５２が出力
端子ＤＱをハイインピーダンスにする。
【００２７】続いて、クロック信号ＣＬＫが出力される
と、すなわちクロック信号ＣＬＫが‘Ｈ’になると、パ
ルス信号遮断回路１２におけるインバータ１２１の出力
端子は‘Ｌ’となる。そのため、ナンドゲート１２４の
出力端子は、一方の入力端子が‘Ｌ’となるので、他方
の入力端子が‘Ｈ’でも‘Ｌ’でも、常に‘Ｈ’とな
る。ナンドゲート１２４の出力端子すなわち接続点Ａが
‘Ｈ’になると、インバータ１２３の出力端子が‘Ｌ’
となるので、ＦＥＴ１２６はオフとなる。これにより、
出力制御回路５２におけるパルス信号Ｐの入力が遮断さ
れる。
と、すなわちクロック信号ＣＬＫが‘Ｈ’になると、パ
ルス信号遮断回路１２におけるインバータ１２１の出力
端子は‘Ｌ’となる。そのため、ナンドゲート１２４の
出力端子は、一方の入力端子が‘Ｌ’となるので、他方
の入力端子が‘Ｈ’でも‘Ｌ’でも、常に‘Ｈ’とな
る。ナンドゲート１２４の出力端子すなわち接続点Ａが
‘Ｈ’になると、インバータ１２３の出力端子が‘Ｌ’
となるので、ＦＥＴ１２６はオフとなる。これにより、
出力制御回路５２におけるパルス信号Ｐの入力が遮断さ
れる。
【００２８】続いて、クロック信号ＣＬＫが‘Ｌ’に戻
ると、パルス信号遮断回路１２におけるインバータ１２
１の出力端子は‘Ｈ’となる。しかし、ナンドゲート１
２４の出力端子は、他方の入力端子が‘Ｌ’であるの
で、常に‘Ｈ’となる。したがって、ＦＥＴ１２６はオ
フのまま変わらない。したがって、同期式ＩＣメモリの
動作開始以降は、出力端子ＤＱのハイインピーダンス状
態を解除することができる。
ると、パルス信号遮断回路１２におけるインバータ１２
１の出力端子は‘Ｈ’となる。しかし、ナンドゲート１
２４の出力端子は、他方の入力端子が‘Ｌ’であるの
で、常に‘Ｈ’となる。したがって、ＦＥＴ１２６はオ
フのまま変わらない。したがって、同期式ＩＣメモリの
動作開始以降は、出力端子ＤＱのハイインピーダンス状
態を解除することができる。
【００２９】図２は、本発明に係るパワーオン回路の第
ニ実施形態を示す回路図である。以下、この図面に基づ
き説明する。ただし、図１と同一部分は同一符号を付す
ことにより説明を省略する。
ニ実施形態を示す回路図である。以下、この図面に基づ
き説明する。ただし、図１と同一部分は同一符号を付す
ことにより説明を省略する。
【００３０】本実施形態のパワーオン回路では、連続パ
ルス発生回路として、ＩＣが既に内蔵している発振器１
４を用いている。一般に、同期式ＩＣメモリでは、電源
電圧Ｖｄｄ投入時から動作を開始する発振器１４が予め
内蔵されている。そのため、発振器１４を流用すること
により、わずかな回路変更によって本発明を実施するこ
とが可能である。
ルス発生回路として、ＩＣが既に内蔵している発振器１
４を用いている。一般に、同期式ＩＣメモリでは、電源
電圧Ｖｄｄ投入時から動作を開始する発振器１４が予め
内蔵されている。そのため、発振器１４を流用すること
により、わずかな回路変更によって本発明を実施するこ
とが可能である。
【００３１】
【発明の効果】本発明に係るパワーオン回路によれば、
電源電圧投入直後からＩＣの動作開始までの間、連続パ
ルス発生回路がパルス信号を発生し続けるため、出力制
御回路が始めのパルス信号をラッチできなかった場合で
も、その後に続くパルス信号をラッチできるので、ＩＣ
の端子を確実にハイインピーダンスにすることができ
る。しかも、ＩＣが動作を開始する際には、パルス信号
遮断回路がクロック信号をラッチして出力制御回路への
パルス信号の供給を断ち切るため、ＩＣの端子がハイイ
ンピーダンス状態のままに保たれることはない。これに
より、電源電圧投入後からＩＣの動作開始までの間、Ｉ
Ｃの端子の状態を確実にハイインピーダンスに保つこと
ができるので、他のＩＣとの間のいわゆるバスファイト
の発生を防ぐことができる。
電源電圧投入直後からＩＣの動作開始までの間、連続パ
ルス発生回路がパルス信号を発生し続けるため、出力制
御回路が始めのパルス信号をラッチできなかった場合で
も、その後に続くパルス信号をラッチできるので、ＩＣ
の端子を確実にハイインピーダンスにすることができ
る。しかも、ＩＣが動作を開始する際には、パルス信号
遮断回路がクロック信号をラッチして出力制御回路への
パルス信号の供給を断ち切るため、ＩＣの端子がハイイ
ンピーダンス状態のままに保たれることはない。これに
より、電源電圧投入後からＩＣの動作開始までの間、Ｉ
Ｃの端子の状態を確実にハイインピーダンスに保つこと
ができるので、他のＩＣとの間のいわゆるバスファイト
の発生を防ぐことができる。
【００３２】また、本発明に係るパワーオン回路は、従
来のワンショットパルス発生回路の代わりに、例えばリ
ングカウンタとラッチ回路（パルス信号遮断回路）とを
使うという簡単な構成であるため、従来の同期式ＩＣメ
モリに対してわずかな回路変更によって本発明を実施す
ることが可能である。
来のワンショットパルス発生回路の代わりに、例えばリ
ングカウンタとラッチ回路（パルス信号遮断回路）とを
使うという簡単な構成であるため、従来の同期式ＩＣメ
モリに対してわずかな回路変更によって本発明を実施す
ることが可能である。
【００３３】特に、ＩＣが既に内蔵している発振器を連
続パルス発生回路として用いた場合には、従来の同期式
ＩＣメモリに対して更にわずかな回路変更によって本発
明を実施することが可能である。
続パルス発生回路として用いた場合には、従来の同期式
ＩＣメモリに対して更にわずかな回路変更によって本発
明を実施することが可能である。
【図１】本発明に係るパワーオン回路の第一実施形態を
示す回路図である。
示す回路図である。
【図２】本発明に係るパワーオン回路の第ニ実施形態を
示す回路図である。
示す回路図である。
【図３】従来のパワーオン回路を示す回路図である。
【図４】従来のパワーオン回路におけるワンショットパ
ルス発生回路の動作を示す波形図である。
ルス発生回路の動作を示す波形図である。
１０ リングカウンタ（連続パルス発生回路） １２ パルス信号遮断回路 １４ 発振器（連続パルス発生回路） ５２ 出力制御回路 ＤＱ 出力端子（ＩＣの端子） Ｐ パルス信号 Ｖｄｄ 電源電圧
フロントページの続き (56)参考文献 特開 平５−184066（ＪＰ，Ａ) 特開 平３−35615（ＪＰ，Ａ) 特開 平１−117542（ＪＰ，Ａ) 特開 平４−37309（ＪＰ，Ａ) 特開 昭59−212932（ＪＰ，Ａ) 特開 平６−283989（ＪＰ，Ａ) 特開 平５−226996（ＪＰ，Ａ) 特開 昭64−41519（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (7)
- 【請求項１】 ＩＣに内蔵されるパワーオン回路であっ
て、 前記ＩＣに電源電圧が投入されると、直ちにパルス信号
を連続的に発生させる連続パルス発生回路と、 このパルス発生回路で発生したパルス信号を入力してい
る間、前記ＩＣの端子をハイインピーダンスにする出力
制御回路と、前記電源電圧が投入されてから一定時間経過後に入力さ
れる クロック信号に応答して、前記出力制御回路におけ
る前記パルス信号の入力を遮断するパルス信号遮断回路
と、 を備えたＩＣ内蔵用パワーオン回路。 - 【請求項２】 前記連続パルス発生回路がリングカウン
タである、請求項１記載のＩＣ内蔵用パワーオン回路。 - 【請求項３】 前記連続パルス発生回路は、前記ＩＣが
既に内蔵している発振器である、請求項１記載のＩＣ内
蔵用パワーオン回路。 - 【請求項４】 前記ＩＣが同期式ＩＣメモリである、請
求項１、２又は３記載のＩＣ内蔵用パワーオン回路。 - 【請求項５】 前記パルス信号遮断回路は、クロック信
号を入力する第一のインバータと、この第一のインバー
タの出力端子に一方の入力端子が接続されたナンドゲー
トと、このナンドゲートの出力端子に入力端子が接続さ
れ当該ナンドゲートの他方の入力端子に出力端子が接続
された第二のインバータと、この第二のインバータの入
力端子と前記ナンドゲートの出力端子との接続点に一端
が接続され他端が接地された抵抗器と、前記接続点にゲ
ートが接続され前記連続パルス発生回路の前記パルス信
号の出力端子にドレインが接続され前記出力制御回路の
前記パルス信号の入力端子にソースが接続されたＦＥＴ
とを備えた、 請求項１記載のＩＣ内蔵用パワーオン回路。 - 【請求項６】 前記ＩＣの端子が入力端子又は出力端子
である、請求項１、２、３、４又は５記載のＩＣ内蔵用
パワーオン回路。 - 【請求項７】 前記ＩＣの端子が入出力端子である、請
求項１、２、３、４又は５記載のＩＣ内蔵用パワーオン
回路。
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| US09/449,742 US6198319B1 (en) | 1998-11-30 | 1999-11-26 | Power-on circuit built in IC |
| KR1019990053465A KR100316421B1 (ko) | 1998-11-30 | 1999-11-29 | 집적회로에 내장하는 파워-온 회로 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34005398A JP3201365B2 (ja) | 1998-11-30 | 1998-11-30 | Ｉｃ内蔵用パワーオン回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP3201365B2 true JP3201365B2 (ja) | 2001-08-20 |
Family
ID=18333282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34005398A Expired - Fee Related JP3201365B2 (ja) | 1998-11-30 | 1998-11-30 | Ｉｃ内蔵用パワーオン回路 |
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| Country | Link |
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| JP (1) | JP3201365B2 (ja) |
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| CN102315838A (zh) * | 2010-07-02 | 2012-01-11 | 联咏科技股份有限公司 | 时脉电路及时间复位方法 |
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|---|---|---|---|---|
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1998
- 1998-11-30 JP JP34005398A patent/JP3201365B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-26 US US09/449,742 patent/US6198319B1/en not_active Expired - Lifetime
- 1999-11-29 KR KR1019990053465A patent/KR100316421B1/ko not_active IP Right Cessation
- 1999-11-30 CN CNB991252470A patent/CN1201264C/zh not_active Expired - Fee Related
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|---|---|
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| CN1201264C (zh) | 2005-05-11 |
| KR20000052390A (ko) | 2000-08-25 |
| CN1255691A (zh) | 2000-06-07 |
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| US6198319B1 (en) | 2001-03-06 |
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