JP2551871B2 - 発振制御回路 - Google Patents
発振制御回路Info
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- JP2551871B2 JP2551871B2 JP3056738A JP5673891A JP2551871B2 JP 2551871 B2 JP2551871 B2 JP 2551871B2 JP 3056738 A JP3056738 A JP 3056738A JP 5673891 A JP5673891 A JP 5673891A JP 2551871 B2 JP2551871 B2 JP 2551871B2
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- oscillation
- output
- potential
- cmos inverter
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/014—Modifications of generator to ensure starting of oscillations
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【０００１】
【産業上の利用分野】本発明は発振制御回路に関する。
【０００２】
【従来の技術】ＣＭＯＳトランジスタを用いた水晶発振
回路の発振出力を後段回路に伝える場合、発振回路を構
成する発振用ＣＭＯＳインバ―タの出力に出力用ＣＭＯ
Ｓインバータを接続し、この出力用ＣＭＯＳインバータ
の出力に後段回路を接続している。この種の回路におい
て、従来は、両ＣＭＯＳインバ―タの反転電位は同一で
あった。
回路の発振出力を後段回路に伝える場合、発振回路を構
成する発振用ＣＭＯＳインバ―タの出力に出力用ＣＭＯ
Ｓインバータを接続し、この出力用ＣＭＯＳインバータ
の出力に後段回路を接続している。この種の回路におい
て、従来は、両ＣＭＯＳインバ―タの反転電位は同一で
あった。
【０００３】
【発明が解決しようとする課題】上記従来の回路では、
発振開始時における微少振幅の発振出力が出力用ＣＭＯ
Ｓインバータで反転され、その反転出力により後段回路
が動作状態になる。そのため、後段回路で生じるノイズ
の影響で発振動作が不安定となり、微少振幅の発振動作
から通常振幅の発振動作への移行が妨げられるという問
題点があった。
発振開始時における微少振幅の発振出力が出力用ＣＭＯ
Ｓインバータで反転され、その反転出力により後段回路
が動作状態になる。そのため、後段回路で生じるノイズ
の影響で発振動作が不安定となり、微少振幅の発振動作
から通常振幅の発振動作への移行が妨げられるという問
題点があった。
【０００４】本発明の目的は、発振開始時の微少振幅時
には後段回路が動作せず、振幅が一定以上の大きさにな
ってから後段回路が動作を開始する発振制御回路を提供
することである。
には後段回路が動作せず、振幅が一定以上の大きさにな
ってから後段回路が動作を開始する発振制御回路を提供
することである。
【０００５】
【課題を解決するための手段】本発明における発振制御
回路は、第１ＣＭＯＳインバータとこの第１ＣＭＯＳイ
ンバータに並列に接続された水晶振動子とを有する発振
回路と、上記第１ＣＭＯＳインバータの第１反転電位よ
りも低い第２反転電位を有し、上記第１ＣＭＯＳインバ
ータからの発振信号を入力とする第２ＣＭＯＳインバー
タと、上記第１反転電位よりも高い第３反転電位を有
し、上記発振信号を入力とする第３ＣＭＯＳインバータ
と、上記第２ＣＭＯＳインバータの出力をゲートに入力
するＮチャネルＭＯＳトランジスタおよび上記第３ＣＭ
ＯＳインバータの出力をゲートに入力するＰチャネルＭ
ＯＳトランジスタを有し、上記発振信号の発振電位が上
記第２反転電位と上記第３反転電位との間にあるときに
は上記ＮチャネルＭＯＳトランジスタおよび上記Ｐチャ
ネルＭＯＳトランジスタをオフ状態に保持し、上記発振
電位が上記第２反転電位よりも低いときと上記発振電位
が上記第３反転電位よりも高いときとでは上記Ｎチャネ
ルＭＯＳトランジスタのドレインと上記ＰチャネルＭＯ
Ｓトランジスタのドレインとの接続点から互いに異なっ
た論理値を出力 する論理出力回路と、上記発振電位が上
記第２反転電位と上記第３反転電位との間にあるときに
上記論理出力回路の出力を短絡する出力制御回路とから
なるものである。
回路は、第１ＣＭＯＳインバータとこの第１ＣＭＯＳイ
ンバータに並列に接続された水晶振動子とを有する発振
回路と、上記第１ＣＭＯＳインバータの第１反転電位よ
りも低い第２反転電位を有し、上記第１ＣＭＯＳインバ
ータからの発振信号を入力とする第２ＣＭＯＳインバー
タと、上記第１反転電位よりも高い第３反転電位を有
し、上記発振信号を入力とする第３ＣＭＯＳインバータ
と、上記第２ＣＭＯＳインバータの出力をゲートに入力
するＮチャネルＭＯＳトランジスタおよび上記第３ＣＭ
ＯＳインバータの出力をゲートに入力するＰチャネルＭ
ＯＳトランジスタを有し、上記発振信号の発振電位が上
記第２反転電位と上記第３反転電位との間にあるときに
は上記ＮチャネルＭＯＳトランジスタおよび上記Ｐチャ
ネルＭＯＳトランジスタをオフ状態に保持し、上記発振
電位が上記第２反転電位よりも低いときと上記発振電位
が上記第３反転電位よりも高いときとでは上記Ｎチャネ
ルＭＯＳトランジスタのドレインと上記ＰチャネルＭＯ
Ｓトランジスタのドレインとの接続点から互いに異なっ
た論理値を出力 する論理出力回路と、上記発振電位が上
記第２反転電位と上記第３反転電位との間にあるときに
上記論理出力回路の出力を短絡する出力制御回路とから
なるものである。
【０００６】
【実施例】図１は、本発明に係わる発振制御回路の実施
例を示した電気回路図である。
例を示した電気回路図である。
【０００７】ＣＭＯＳインバータＩＶ０（第１ＣＭＯＳ
インバータ）は、図２（Ａ）に示すような入出力特性
（伝達特性）を有しており、その反転電位（論理しきい
電圧）は２．５ボルトである。ここでいう反転電位と
は、入出力特性における立ち下がり開始入力電圧と立ち
下がり終了入力電圧との中点の入力電圧であり、通常は
出力電圧が電源電圧（５ボルト）の半分（２．５ボル
ト）のときの入力電圧である。なお、後述のＣＭＯＳイ
ンバータＩＶ１およびＩＶ２を除いて、その他のゲート
回路等についても、実質的にインバータとして機能する
部分は図２（Ａ）に示すような入出力特性（伝達特性）
を有し、その反転電位（論理しきい電圧）は２．５ボル
トとする。ＱＺは水晶振動子、Ｒ１は帰還抵抗、Ｃ１お
よびＣ２はキャパシタである。以上の回路要素により発
振回路が構成される。
インバータ）は、図２（Ａ）に示すような入出力特性
（伝達特性）を有しており、その反転電位（論理しきい
電圧）は２．５ボルトである。ここでいう反転電位と
は、入出力特性における立ち下がり開始入力電圧と立ち
下がり終了入力電圧との中点の入力電圧であり、通常は
出力電圧が電源電圧（５ボルト）の半分（２．５ボル
ト）のときの入力電圧である。なお、後述のＣＭＯＳイ
ンバータＩＶ１およびＩＶ２を除いて、その他のゲート
回路等についても、実質的にインバータとして機能する
部分は図２（Ａ）に示すような入出力特性（伝達特性）
を有し、その反転電位（論理しきい電圧）は２．５ボル
トとする。ＱＺは水晶振動子、Ｒ１は帰還抵抗、Ｃ１お
よびＣ２はキャパシタである。以上の回路要素により発
振回路が構成される。
【０００８】ＣＭＯＳインバータＩＶ１（第２ＣＭＯＳ
インバータ）は、図２（Ｂ）に示すような入出力特性を
有しており、その反転電位は２．０ボルトである。ＣＭ
ＯＳインバータＩＶ２（第３ＣＭＯＳインバータ）は、
図２（Ｃ）に示すような入出力特性を有しており、その
反転電位は３．０ボルトである。
インバータ）は、図２（Ｂ）に示すような入出力特性を
有しており、その反転電位は２．０ボルトである。ＣＭ
ＯＳインバータＩＶ２（第３ＣＭＯＳインバータ）は、
図２（Ｃ）に示すような入出力特性を有しており、その
反転電位は３．０ボルトである。
【０００９】Ｔ１はＮチャンネルＭＯＳトランジスタ、
Ｔ２はＰチャンネルＭＯＳトランジスタであり、これら
により論理出力回路ＬＯＰが構成される。この論理出力
回路ＬＯＰの出力には後段回路ＬＡが接続されている。
Ｔ２はＰチャンネルＭＯＳトランジスタであり、これら
により論理出力回路ＬＯＰが構成される。この論理出力
回路ＬＯＰの出力には後段回路ＬＡが接続されている。
【００１０】ＩＶ３およびＩＶ４はＣＭＯＳインバー
タ、ＮＤ１はＣＭＯＳナンドゲートである。Ｎチャンネ
ルＭＯＳトランジスタＴ３は、ＣＭＯＳインバータＩＶ
４の論理出力値が“１”のときに、ＭＯＳトランジスタ
Ｔ１およびＴ２の出力を短絡するものである。これらの
ＣＭＯＳインバータＩＶ３、ＩＶ４、ＣＭＯＳナンドゲ
ートＮＤ１およびＭＯＳトランジスタＴ３により、出力
制御回路ＯＣＲが構成される。
タ、ＮＤ１はＣＭＯＳナンドゲートである。Ｎチャンネ
ルＭＯＳトランジスタＴ３は、ＣＭＯＳインバータＩＶ
４の論理出力値が“１”のときに、ＭＯＳトランジスタ
Ｔ１およびＴ２の出力を短絡するものである。これらの
ＣＭＯＳインバータＩＶ３、ＩＶ４、ＣＭＯＳナンドゲ
ートＮＤ１およびＭＯＳトランジスタＴ３により、出力
制御回路ＯＣＲが構成される。
【００１１】なお、図１に示したインバータ等のゲ−ト
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。
【００１２】つぎに、本実施例の動作を図３に示したタ
イムチャートを参照して説明する。なお、図３（Ａ）、
（Ｂ）および（Ｃ）は、図１の“ａ”、“ｂ”および
“ｃ”点にそれぞれ対応したものである。
イムチャートを参照して説明する。なお、図３（Ａ）、
（Ｂ）および（Ｃ）は、図１の“ａ”、“ｂ”および
“ｃ”点にそれぞれ対応したものである。
【００１３】図３（Ａ）に示すように、電源投入により
ＣＭＯＳインバータＩＶ０からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がＣＭＯＳインバータＩＶ１の反転電位
（２．０ボルト）とＣＭＯＳインバータＩＶ２の反転電
位（３．０ボルト）との間にあるときは、ＣＭＯＳイン
バータＩＶ１の論理出力値は“０”に、ＣＭＯＳインバ
ータＩＶ２の論理出力値は“１”に保持される。したが
って、ＭＯＳトランジスタＴ１およびＴ２はオフ状態と
なり、論理出力回路ＬＯＰの出力はハイインピ―ダンス
状態となる。一方、ナンドゲートＮＤ１の出力論理値は
“０”、ＣＭＯＳインバータＩＶ４の論理出力値は
“１”であるため、ＭＯＳトランジスタＴ３はオン状態
に保持される。したがって、論理出力回路ＬＯＰの出力
はＭＯＳトランジスタＴ３を通して短絡されている。
ＣＭＯＳインバータＩＶ０からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がＣＭＯＳインバータＩＶ１の反転電位
（２．０ボルト）とＣＭＯＳインバータＩＶ２の反転電
位（３．０ボルト）との間にあるときは、ＣＭＯＳイン
バータＩＶ１の論理出力値は“０”に、ＣＭＯＳインバ
ータＩＶ２の論理出力値は“１”に保持される。したが
って、ＭＯＳトランジスタＴ１およびＴ２はオフ状態と
なり、論理出力回路ＬＯＰの出力はハイインピ―ダンス
状態となる。一方、ナンドゲートＮＤ１の出力論理値は
“０”、ＣＭＯＳインバータＩＶ４の論理出力値は
“１”であるため、ＭＯＳトランジスタＴ３はオン状態
に保持される。したがって、論理出力回路ＬＯＰの出力
はＭＯＳトランジスタＴ３を通して短絡されている。
【００１４】発振信号の発振電位が、ＣＭＯＳインバー
タＩＶ１の反転電位（２．０ボルト）またはＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）を越える
と、ＭＯＳトランジスタＴ１またはＴ２はオン状態とな
る。一方、ナンドゲートＮＤ１の出力論理値は“１”、
ＣＭＯＳインバータＩＶ４の論理出力値は“０”となる
ため、ＭＯＳトランジスタＴ３はオフ状態となる。した
がって、図３（Ｃ）に示すように、ＣＭＯＳインバータ
ＩＶ０から生じる発振信号にしたがって、論理出力回路
ＬＯＰからは論理値“０”と“１”とが交互に出力され
る。この出力（クロック信号）により後段回路ＬＡが動
作状態になる。後段回路ＬＡが動作することによりノイ
ズが発生するが、このときには発振信号の振幅が十分大
きくなっているので、発振動作が妨げられることはな
い。
タＩＶ１の反転電位（２．０ボルト）またはＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）を越える
と、ＭＯＳトランジスタＴ１またはＴ２はオン状態とな
る。一方、ナンドゲートＮＤ１の出力論理値は“１”、
ＣＭＯＳインバータＩＶ４の論理出力値は“０”となる
ため、ＭＯＳトランジスタＴ３はオフ状態となる。した
がって、図３（Ｃ）に示すように、ＣＭＯＳインバータ
ＩＶ０から生じる発振信号にしたがって、論理出力回路
ＬＯＰからは論理値“０”と“１”とが交互に出力され
る。この出力（クロック信号）により後段回路ＬＡが動
作状態になる。後段回路ＬＡが動作することによりノイ
ズが発生するが、このときには発振信号の振幅が十分大
きくなっているので、発振動作が妨げられることはな
い。
【００１５】なお、本実施例ではＭＯＳトランジスタＴ
３をＮチャンネルのもので構成したが、ＣＭＯＳインバ
ータＩＶ４の論理出力値と反対の論理値を用いることに
より、Ｐチャンネルのもので構成してもよい。
３をＮチャンネルのもので構成したが、ＣＭＯＳインバ
ータＩＶ４の論理出力値と反対の論理値を用いることに
より、Ｐチャンネルのもので構成してもよい。
【００１６】
【発明の効果】本発明における発振制御回路では、発振
信号の振幅が一定以上の大きさになってから後段回路が
動作を開始する。したがって、後段回路で生じるノイズ
の影響で発振動作が妨げられることがない。
信号の振幅が一定以上の大きさになってから後段回路が
動作を開始する。したがって、後段回路で生じるノイズ
の影響で発振動作が妨げられることがない。
【図１】本発明の実施例を示した電気回路図である。
【図２】図１に示した実施例における各ＣＭＯＳインバ
ータの入出力特性（伝達特性）を示した特性図である。
ータの入出力特性（伝達特性）を示した特性図である。
【図３】図１に示した実施例の動作を説明したタイムチ
ャートである。
ャートである。
ＩＶ０……第１ＣＭＯＳインバータ ＱＺ……水晶振動子 ＩＶ１……第２ＣＭＯＳインバータ ＩＶ２……第３ＣＭＯＳインバータＴ１……ＮチャネルＭＯＳトランジスタ Ｔ２……ＰチャネルＭＯＳトランジスタ ＬＯＰ……論理出力回路 ＯＣＲ……出力制御回路
Claims (1)
- 【請求項１】 第１ＣＭＯＳインバータとこの第１ＣＭ
ＯＳインバータに並列に接続された水晶振動子とを有す
る発振回路と、 上記第１ＣＭＯＳインバータの第１反転電位よりも低い
第２反転電位を有し、上記第１ＣＭＯＳインバータから
の発振信号を入力とする第２ＣＭＯＳインバータと、 上記第１反転電位よりも高い第３反転電位を有し、上記
発振信号を入力とする第３ＣＭＯＳインバータと、 上記第２ＣＭＯＳインバータの出力をゲートに入力する
ＮチャネルＭＯＳトランジスタおよび上記第３ＣＭＯＳ
インバータの出力をゲートに入力するＰチャネルＭＯＳ
トランジスタを有し、上記発振信号の発振電位が上記第
２反転電位と上記第３反転電位との間にあるときには上
記ＮチャネルＭＯＳトランジスタおよび上記Ｐチャネル
ＭＯＳトランジスタをオフ状態に保持し、上記発振電位
が上記第２反転電位よりも低いときと上記発振電位が上
記第３反転電位よりも高いときとでは上記ＮチャネルＭ
ＯＳトランジスタのドレインと上記ＰチャネルＭＯＳト
ランジスタのドレインとの接続点から互いに異なった論
理値を出力する論理出力回路と、 上記発振電位が上記第２反転電位と上記第３反転電位と
の間にあるときに上記論理出力回路の出力を短絡する出
力制御回路とからなる発振制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056738A JP2551871B2 (ja) | 1991-03-20 | 1991-03-20 | 発振制御回路 |
| US07/843,795 US5187453A (en) | 1991-03-20 | 1992-02-26 | Oscillation control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056738A JP2551871B2 (ja) | 1991-03-20 | 1991-03-20 | 発振制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291809A JPH04291809A (ja) | 1992-10-15 |
| JP2551871B2 true JP2551871B2 (ja) | 1996-11-06 |
Family
ID=13035868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056738A Expired - Lifetime JP2551871B2 (ja) | 1991-03-20 | 1991-03-20 | 発振制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5187453A (ja) |
| JP (1) | JP2551871B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399996A (en) * | 1993-08-16 | 1995-03-21 | At&T Global Information Solutions Company | Circuit and method for minimizing electromagnetic emissions |
| JP3176296B2 (ja) * | 1996-09-27 | 2001-06-11 | 山形日本電気株式会社 | クロック信号発生回路 |
| KR100400395B1 (ko) | 2001-05-25 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 오동작 방지회로 |
| JP3965034B2 (ja) * | 2001-08-01 | 2007-08-22 | 日本電波工業株式会社 | 水晶発振器 |
| JP3638564B2 (ja) * | 2002-03-27 | 2005-04-13 | Ｎｅｃマイクロシステム株式会社 | 半導体集積回路 |
| JP2005064879A (ja) * | 2003-08-13 | 2005-03-10 | Matsushita Electric Ind Co Ltd | 発振回路および発振安定化方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367822A (ja) * | 1986-09-09 | 1988-03-26 | Nec Corp | 発振器 |
| JPH02228106A (ja) * | 1989-02-28 | 1990-09-11 | Nec Corp | 発振器内蔵半導体集積回路 |
-
1991
- 1991-03-20 JP JP3056738A patent/JP2551871B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-26 US US07/843,795 patent/US5187453A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04291809A (ja) | 1992-10-15 |
| US5187453A (en) | 1993-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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