JP2551871B2 - 発振制御回路 - Google Patents
発振制御回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/014—Modifications of generator to ensure starting of oscillations
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
回路の発振出力を後段回路に伝える場合、発振回路を構
成する発振用CMOSインバ―タの出力に出力用CMO
Sインバータを接続し、この出力用CMOSインバータ
の出力に後段回路を接続している。この種の回路におい
て、従来は、両CMOSインバ―タの反転電位は同一で
あった。
発振開始時における微少振幅の発振出力が出力用CMO
Sインバータで反転され、その反転出力により後段回路
が動作状態になる。そのため、後段回路で生じるノイズ
の影響で発振動作が不安定となり、微少振幅の発振動作
から通常振幅の発振動作への移行が妨げられるという問
題点があった。
には後段回路が動作せず、振幅が一定以上の大きさにな
ってから後段回路が動作を開始する発振制御回路を提供
することである。
回路は、第1CMOSインバータとこの第1CMOSイ
ンバータに並列に接続された水晶振動子とを有する発振
回路と、上記第1CMOSインバータの第1反転電位よ
りも低い第2反転電位を有し、上記第1CMOSインバ
ータからの発振信号を入力とする第2CMOSインバー
タと、上記第1反転電位よりも高い第3反転電位を有
し、上記発振信号を入力とする第3CMOSインバータ
と、上記第2CMOSインバータの出力をゲートに入力
するNチャネルMOSトランジスタおよび上記第3CM
OSインバータの出力をゲートに入力するPチャネルM
OSトランジスタを有し、上記発振信号の発振電位が上
記第2反転電位と上記第3反転電位との間にあるときに
は上記NチャネルMOSトランジスタおよび上記Pチャ
ネルMOSトランジスタをオフ状態に保持し、上記発振
電位が上記第2反転電位よりも低いときと上記発振電位
が上記第3反転電位よりも高いときとでは上記Nチャネ
ルMOSトランジスタのドレインと上記PチャネルMO
Sトランジスタのドレインとの接続点から互いに異なっ
た論理値を出力 する論理出力回路と、上記発振電位が上
記第2反転電位と上記第3反転電位との間にあるときに
上記論理出力回路の出力を短絡する出力制御回路とから
なるものである。
例を示した電気回路図である。
インバータ)は、図2(A)に示すような入出力特性
(伝達特性)を有しており、その反転電位(論理しきい
電圧)は2.5ボルトである。ここでいう反転電位と
は、入出力特性における立ち下がり開始入力電圧と立ち
下がり終了入力電圧との中点の入力電圧であり、通常は
出力電圧が電源電圧(5ボルト)の半分(2.5ボル
ト)のときの入力電圧である。なお、後述のCMOSイ
ンバータIV1およびIV2を除いて、その他のゲート
回路等についても、実質的にインバータとして機能する
部分は図2(A)に示すような入出力特性(伝達特性)
を有し、その反転電位(論理しきい電圧)は2.5ボル
トとする。QZは水晶振動子、R1は帰還抵抗、C1お
よびC2はキャパシタである。以上の回路要素により発
振回路が構成される。
インバータ)は、図2(B)に示すような入出力特性を
有しており、その反転電位は2.0ボルトである。CM
OSインバータIV2(第3CMOSインバータ)は、
図2(C)に示すような入出力特性を有しており、その
反転電位は3.0ボルトである。
T2はPチャンネルMOSトランジスタであり、これら
により論理出力回路LOPが構成される。この論理出力
回路LOPの出力には後段回路LAが接続されている。
タ、ND1はCMOSナンドゲートである。Nチャンネ
ルMOSトランジスタT3は、CMOSインバータIV
4の論理出力値が“1”のときに、MOSトランジスタ
T1およびT2の出力を短絡するものである。これらの
CMOSインバータIV3、IV4、CMOSナンドゲ
ートND1およびMOSトランジスタT3により、出力
制御回路OCRが構成される。
回路、MOSトランジスタ、後段回路LAは、同一のI
Cチップ内に収められている。
イムチャートを参照して説明する。なお、図3(A)、
(B)および(C)は、図1の“a”、“b”および
“c”点にそれぞれ対応したものである。
CMOSインバータIV0からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がCMOSインバータIV1の反転電位
(2.0ボルト)とCMOSインバータIV2の反転電
位(3.0ボルト)との間にあるときは、CMOSイン
バータIV1の論理出力値は“0”に、CMOSインバ
ータIV2の論理出力値は“1”に保持される。したが
って、MOSトランジスタT1およびT2はオフ状態と
なり、論理出力回路LOPの出力はハイインピ―ダンス
状態となる。一方、ナンドゲートND1の出力論理値は
“0”、CMOSインバータIV4の論理出力値は
“1”であるため、MOSトランジスタT3はオン状態
に保持される。したがって、論理出力回路LOPの出力
はMOSトランジスタT3を通して短絡されている。
タIV1の反転電位(2.0ボルト)またはCMOSイ
ンバータIV2の反転電位(3.0ボルト)を越える
と、MOSトランジスタT1またはT2はオン状態とな
る。一方、ナンドゲートND1の出力論理値は“1”、
CMOSインバータIV4の論理出力値は“0”となる
ため、MOSトランジスタT3はオフ状態となる。した
がって、図3(C)に示すように、CMOSインバータ
IV0から生じる発振信号にしたがって、論理出力回路
LOPからは論理値“0”と“1”とが交互に出力され
る。この出力(クロック信号)により後段回路LAが動
作状態になる。後段回路LAが動作することによりノイ
ズが発生するが、このときには発振信号の振幅が十分大
きくなっているので、発振動作が妨げられることはな
い。
3をNチャンネルのもので構成したが、CMOSインバ
ータIV4の論理出力値と反対の論理値を用いることに
より、Pチャンネルのもので構成してもよい。
信号の振幅が一定以上の大きさになってから後段回路が
動作を開始する。したがって、後段回路で生じるノイズ
の影響で発振動作が妨げられることがない。
ータの入出力特性(伝達特性)を示した特性図である。
ャートである。
Claims (1)
- 【請求項1】 第1CMOSインバータとこの第1CM
OSインバータに並列に接続された水晶振動子とを有す
る発振回路と、 上記第1CMOSインバータの第1反転電位よりも低い
第2反転電位を有し、上記第1CMOSインバータから
の発振信号を入力とする第2CMOSインバータと、 上記第1反転電位よりも高い第3反転電位を有し、上記
発振信号を入力とする第3CMOSインバータと、 上記第2CMOSインバータの出力をゲートに入力する
NチャネルMOSトランジスタおよび上記第3CMOS
インバータの出力をゲートに入力するPチャネルMOS
トランジスタを有し、上記発振信号の発振電位が上記第
2反転電位と上記第3反転電位との間にあるときには上
記NチャネルMOSトランジスタおよび上記Pチャネル
MOSトランジスタをオフ状態に保持し、上記発振電位
が上記第2反転電位よりも低いときと上記発振電位が上
記第3反転電位よりも高いときとでは上記NチャネルM
OSトランジスタのドレインと上記PチャネルMOSト
ランジスタのドレインとの接続点から互いに異なった論
理値を出力する論理出力回路と、 上記発振電位が上記第2反転電位と上記第3反転電位と
の間にあるときに上記論理出力回路の出力を短絡する出
力制御回路とからなる発振制御回路。
Priority Applications (2)
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Publications (2)
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Family
ID=13035868
Family Applications (1)
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