KR100316421B1 - 집적회로에 내장하는 파워-온 회로 - Google Patents

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Abstract

본 발명은 전원 전압이 집적회로에 인가된 직후, 일정 시간 후에 집적회로가 그 동작을 개시할 때까지, 집적회로 단자의 고저항 상태를 보장하는 파워-온 회로를 제공한다. 파워-온 회로는 동기식 집적회로 메모리에 내장되며 링 계수기, 출력 제어회로 및 펄스 신호 차단회로를 포함한다. 링 계수기는 전원 전압이 동기식 집적회로 메모리에 인가되기 시작한 후, 펄스 신호를 연속해서 발생시킨다. 링 계수기에 의해서 발생된 펄스 신호가 출력 제어회로에 입력되는 동안, 출력 제어회로는 동기식 집적회로 메모리의 출력 단자를 고저항 상태로 제어한다. 펄스 신호 차단회로는 클록 신호가 펄스 신호 차단회로에 입력된 후, 펄스 신호가 출력 제어회로에 입력되지 않도록 차단한다.

Description

집적회로에 내장하는 파워-온 회로{POWER-ON CIRCUIT BUILT IN IC}
본 발명은 동기식 집적회로 메모리와 같은 집적회로 장치에 내장하는 파워-온 회로에 관한 것이다.
종래 파워-온 회로는 다양한 집적회로 장치에 내장되며, 동기식 집적회로메모리에 내장되는 파워-온 회로가 도 3 에 도시되어 있다.
도 3 을 참조하면, 도시된 종래의 파워-온 회로는 1개의 펄스 신호 (P) 를 발생시키는 원-샷 펄스 발생회로 (50) 및 그 원-샷 펄스 발생회로 (50) 에 의해서 발생된 펄스 신호 (P) 에 응답하여 출력 단자 (DQ) 를 고저항 상태로 제어하는 출력 제어회로 (52) 를 포함한다. 또, 파워-온 회로는 모드 판정회로 (54) 를 포함한다.
원-샷 펄스 발생회로 (50) 는 1쌍의 p채널 FET (501 및 502), 직렬로 접속된 저항 (503), 및 FET (502) 와 저항 (503) 사이의 접점 (B) 에 접속된 입력단자를 가지는 인버터 (504) 를 포함한다. 전원 전압 (Vdd) 은 FET (501) 의 드레인에 인가되며, FET (501) 의 소스와 게이트는 함께 접속되어 있다. FET (502) 의 드레인이 FET (501) 의 소스에 접속되며 FET (502) 의 소스는 접점 (B) 과 접속되며, FET (502) 의 게이트는 접지된다. 펄스 신호 (P) 는 인버터 (504) 의 출력 단자로부터 출력된다.
출력 제어회로 (52) 는 5개의 인버터 (521, 523a, 523b, 524a 및 524b), 1쌍의 NAND 게이트 (522a 및 522b) 및 1쌍의 FET (525a 및 525b) 를 포함한다.
도 4 는 원-샷 펄스 발생회로 (50) 의 동작을 설명하는 파형도이다. 다음으로, 도 3 및 도 4 를 참조하여 종래의 파워-온 회로의 동작에 관하여 설명한다.
도 4 에서, 전원 전압 (Vdd) 은 실선으로 되어 있다; 접점 (B) 의 전압 (VB) 은 일점쇄선으로 되어 있다; 그리고, 펄스 신호 (P) 는 파선으로 되어 있다.동기식 집적회로 메모리에 도시되지 않은 전원 스위치가 턴온될 때, 미시적으로 전원 전압 (Vdd) 은 점차 증가한다. 전원 전압 (Vdd) 이 증가함에 따라, 또한, 접점 (B) 의 전압 (VB) 도 점차 증가한다. 인버터 (504) 는 전압 (VB) 이 한계전압 (Vth) 보다 같거나 작을 경우에는 고레벨 신호 (H) 를 출력하나, 전압 (VB) 이 한계전압 (Vth) 보다 클 경우에는 저레벨 신호 (L) 를 출력한다. 인버터 (504) 의 출력신호 또한 미시적으로 점차 증가하다가 점차 감소하므로, 펄스 신호 (P) 는 삼각파형을 나타내게 된다.
펄스 신호 (P) 가 고레벨 (H) 로 변하면, 인버터 (521) 의 출력 단자의 출력레벨은 저레벨 (L) 로 변하게 된다. 따라서, 각각의 NAND 게이트 (522a 및 522b) 의 1쌍의 입력단자중 1개의 입력단자에 저레벨 (L) 이 입력되므로, NAND 게이트 (522a 및 522b) 의 출력 단자는 NAND 게이트 (522a 및 522b) 의 다른 입력단자의 입력이 고레벨 (H) 인지 저레벨 (L) 인지에 관계없이, 고레벨 (H) 을 출력하게 된다.
따라서, 모드 판정회로 (54) 의 출력 단자 (Qa및 Qb) 가 고레벨 (H) 이 되므로, FET (525a 및 525b) 는 둘 다 오프 상태로 제어된다. 따라서, 출력 단자 (DQ) 는 고저항 상태를 나타내게 된다.
그 후, 펄스 신호 (P) 가 저레벨 (L) 로 하강하면, NAND 게이트 (522a 및 522b) 의 입력단자중 1개의 입력단자에 입력되는 입력 신호레벨이 고레벨 (H) 로 변하게 된다. 그러나, NAND 게이트 (522a 및 522b) 의 다른 입력 단자에는 저레벨 (L) 이 계속 유지되기 때문에, NAND 게이트 (522a 및 522b) 의 출력 단자는 고레벨 (H) 을 계속 출력하게 된다. 따라서, 출력 단자 (DQ) 의 고저항 상태는 유지된다.
위에서 설명한 바와 같이, 전원 스위치가 턴온된 후에도, 모드 판정회로 (54) 에 클록 신호 (CLK) 가 입력될 때까지, 모드 판정회로 (54) 는 동작하지 않게 된다. 따라서, 전원 스위치가 턴온된 후, 클록 신호 (CLK) 가 모드 판정회로 (54) 에 입력될 때까지, 출력 단자 (Qa및 Qb) 가 고레벨 (H) 을 나타내는지, 저레벨 (L) 을 나타내는지를 알 수 없는 즉, 미확정 상태에 있게 된다. 따라서, 파워-온 회로는, 전원 스위치가 턴온된 후, 클록 신호 (CLK) 가 입력될 때까지, 출력 단자 (DQ) 를 고저항 상태로 유지시킨다.
클록 신호 (CLK) 가 출력되면, 모드 판정회로 (54) 는 파워-온 회로를 내장한 동기식 집적회로 메모리의 본체로부터 모드 판정회로 (54) 에 입력되는 명령 신호 (CMD) 에 따라서 동작한다. 좀더 자세히 설명하면, 모드 판정회로 (54) 는 모드 판정회로 (54) 의 출력 단자 (Qa및 Qb) 를 고레벨 (H) 로 제어함으로써 출력 단자 (DQ) 를 고저항 상태로 제어한다. 또는, 모드 판정회로 (54) 는 출력 단자 (Qa) 를 고레벨 (H) 로 제어하고 출력 단자 (Qb) 를 저레벨 (L) 로 제어함으로써 출력 단자 (DQ) 를 저레벨 (L) 로 제어하게 된다. 또는, 이와는 반대로, 모드 판정회로 (54) 는 출력 단자 (Qa) 를 저레벨 (L) 로 제어하고 출력 단자 (Qb) 를 고레벨 (H) 로 제어함으로써 출력 단자 (DQ) 를 고레벨 (H) 로 제어한다.
이 때, 인버터 (521) 의 출력단자는 고레벨 (H) 을 정상적으로 나타내기 때문에, 각각의 NAND 게이트 (522a 및 522b) 의 2개의 입력단자중 1개는 항상 고레벨 (H) 을 갖게된다. 따라서, 다른 입력 단자의 입력 레벨이 고레벨 (H) 이면, 각각의 NAND 게이트 (522a 및 522b) 의 출력은 저레벨 (L) 을 나타내며, 다른 입력 단자의 입력 레벨이 저레벨 (L) 이면, 각각의 NAND 게이트 (522a 및 522b) 의 출력은 고레벨 (H) 을 나타내게 된다. 따라서, 출력 제어회로 (52) 는, 출력 제어회로 (52) 의 출력 단자 (Qa및 Qb) 의 상태에 아무런 영향을 미치지 않게 된다.
그러나, 종래의 파워-온 회로는 전원 전압의 상승 조건에 따라 정상적으로 동작하기도 하나, 정상적으로 동작하지 않는 경우가 있다. 구체적으로 설명하면, 원-샷 펄스 발생회로는 전원 전압의 상승단을 이용하여 단지 1개의 펄스 신호 만을 발생시키기 때문에, 전원 전압 상승단의 기울기가 급하거나 또는 반대로 전원전압의 그러한 상승에 많은 시간이 소요된다면, 전원 전압의 상승단이 검출되지 않을 수도 있다.
전원 전압의 상승단이 검출되지 않을 경우에는, 원-샷 펄스 발생회로가 펄스 신호를 정상적으로 발생시키지 못하기 때문에, 집적회로 출력의 초기상태인 고저항상태를 보장할 수 없게 된다. 따라서, 전원 전압이 인가된 직후, 일정시간후에, 집적회로가 동작을 개시하기 전에, 집적회로의 동일한 버스에 접속된 컨트롤러가 데이타의 독출을 수행하는 경우에는, 집적회로의 독출데이타와 출력데이타가 동시에 버스로 출력되므로, 소위 버스 파이트 (bus fight) 라 불리는 문제를일으킬 수 있다.
따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위하여, 전원 전압이 집적회로에 인가된 직후, 일정 시간후에 집적회로가 그 동작을 개시할 때까지, 집적회로 단자의 고저항 상태를 보장하는 파워-온 회로를 제공하는데 본 발명의 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따르면, 전원 전압이 집적회로에 인가되기 시작한 후, 펄스 신호를 연속해서 발생시키기 위한 연속 펄스 발생회로; 연속 펄스 발생회로에 의해서 발생한 펄스 신호가 출력 제어회로에 인가되는 동안, 집적회로의 단자를 고저항 상태로 제어하기 위한 출력 제어회로; 및 펄스 신호 차단회로에 클록 신호가 입력된 후, 펄스 신호가 출력 제어회로에 입력되는 것을 차단하기 위한 펄스 신호 차단회로를 포함하는, 집적회로에 내장하는 파워-온 회로를 제공한다.
전원 전압이 집적회로에 인가되기 시작하면, 연속 펄스 발생회로는 펄스 신호를 연속해서 발생하기 시작한다. 펄스 신호가 정상적으로 출력되면, 출력 제어회로는 집적회로의 단자를 고저항 상태로 제어하게 된다. 이 경우, 전원 전압의 상승 조건 또는 이와 동일한 것등에 따라 초기에 펄스 신호가 정상적으로 출력되지 않는 경우에도, 펄스 신호가 연속해서 출력되기 때문에, 출력 제어회로는 신속히 집적회로의 단자를 고저항 상태로 제어한다. 그 후, 클록 신호가 집적회로로부터 출력되기 시작하면, 펄스 신호 차단회로는 펄스 신호가 출력 제어회로에 입력되는 것을 차단한다. 따라서, 집적회로 단자의 고저항 상태가 해제되게 된다.
본 발명의 파워-온 회로에 의하면, 전원 전압이 집적회로에 인가되기 시작한 직후, 일정 시간 후, 집적회로가 동작을 개시할 때까지의 일정시간 동안 연속 펄스 발생회로가 펄스 신호를 연속해서 발생하기 때문에, 출력 제어회로가 초기에 펄스 신호를 래치 (latch) 하는 것을 실패할 경우에도, 출력 제어회로는 나중에 발생한 펄스 신호를 래치할 수 있기 때문에, 출력 제어회로는 집적회로의 단자가 고저항 상태가 되도록 확실히 제어할 수 있다. 또, 집적회로가 그 동작을 개시하면, 펄스 신호 차단회로는 클록 신호를 래치하며 펄스 신호가 출력 제어회로에 공급되는 것을 차단하기 때문에, 집적회로의 단자는 고저항 상태를 유지하지 않게 된다. 그 결과, 전원 전압이 집적회로에 인가된 후, 집적회로가 그 동작을 개시할 때까지의, 일정시간 동안만, 집적회로의 단자는 확실하게 고저항 상태를 유지할 수 있기 때문에, 다른 집적회로와 버스 파이트가 발생하는 문제를 방지할 수 있다.
본 발명의 연속 펄스 발생회로는 링 계수기를 사용할 수 있다. 파워-온 회로가, 연속 펄스 발생회로로 기능하는 링 계수기, 및 도 3 을 참조하여 위에서 설명한 종래의 파워-온 회로에서 사용한 원-샷 펄스 발생회로를 대신한 펄스 신호 차단회로로 기능하는 래치 회로를 포함하는 경우, 그 구성이 간단하고, 종래의 동기식 집적회로 메모리에 약간의 변형을 가하여 파워-온 회로를 실시할 수 있다.
다른 방법으로는, 본 발명의 연속 펄스 발생회로는 집적회로에 내장하는 발진기를 사용할 수 있다. 발진기를 연속 펄스 발생회로로 사용하는 경우에도, 종래의 집적회로 메모리를 더 약간의 변형을 가하여 파워-온 회로를 실시할 수 있다.
본 발명의 상기 및 다른 목적들, 특징들 및 이점들은, 동일 부품들과 동일 구성요소들을 동일 참조부호로 도시된 첨부 도면을 참조하여, 다음의 상세한 설명과 첨부된 청구범위로부터 명확히 알 수 있을 것이다.
도 1 은 본 발명이 적용된 파워-온 회로의 회로도.
도 2 는 도 1 에 도시된 파워-온 회로의 변형회로도.
도 3 은 종래의 파워-온 회로를 도시한 회로도.
도 4 는 도 3 에 도시된 파워-온 회로의 원-샷 펄스 발생회로의 동작을 설명하는 파형도.
※ 도면의 주요 부분에 대한 부호의 설명
121, 122, 123, 504, 521, 523a, 523b, 524a, 524b : 인버터
124, 522a, 522b : NAND 게이트
126, 501, 502, 525a, 525b : FET
125, 503 : 저항
이하, 본 발명의 구성을, 첨부 도면을 참조하여, 좀 더 자세하게 설명한다.
도 1 을 참조하면, 본 발명을 적용한 파워-온 회로가 도시되어 있다. 파워-온 회로는, 동기식 집적회로 메모리(미도시)에 내장되며, 링 계수기 (10) , 출력 제어회로 (52) 및 펄스 신호 차단회로 (12) 를 포함한다. 링 계수기 (10) 는 전원 전압 (Vdd) 이 동기식 집적회로 메모리에 인가되기 시작한 후, 펄스 신호 (P) 를 연속해서 발생시킨다. 출력 제어회로 (52) 는 링 계수기 (10) 에 의해서 발생한 펄스 신호 (P) 가 출력 제어회로 (52) 에 입력되는 동안, 동기식 집적회로 메모리의 단자 (DQ) 를 고저항 상태로 제어한다. 클록 신호 (CLK) 가 펄스 신호 차단회로 (12) 에 입력되면, 펄스 신호 차단회로 (12) 는 펄스 신호 (P) 가 출력 제어회로에 입력되는 것을 차단한다.
또, 파워-온 회로는 모드 판정회로 (54) 를 포함한다.
펄스 신호 차단회로 (12) 는 인버터 (121, 122 및 123), NAND 게이트(124), 저항 (125) 및 FET (126) 를 포함한다. 클록 신호 (CLK) 는 인버터 (121) 에 입력되며, NAND 게이트 (124) 의 1쌍의 입력단자중 1개의 입력단자는 인버터 (121) 의 출력단자에 접속된다. 인버터 (122) 의 입력단자는 NAND 게이트 (124) 의 출력단자에 접속되며, 인버터 (122) 의 출력단자는 NAND 게이트 (124) 의 다른 입력단자에 접속된다. 저항 (125) 의 한 단자는 인버터 (122) 의 입력단자와 NAND 게이트 (124) 의 출력단자 사이의 접점 (A) 에 접속되며, 저항 (125) 의 다른 단자는 접지된다. FET (126) 의 게이트는 접점 (A) 에 접속되며 FET (126) 의 드레인은 펄스 신호 (P) 가 출력되는 링 계수기 (10) 의 출력단자에 접속된다. 또, FET (126) 의 소스는 펄스 신호 (P) 가 입력되는 출력 제어회로 (52) 의 입력단자에 접속된다.
출력 제어회로 (52) 는 5개의 인버터 (521, 523a, 523b, 524a 및 524b), 1쌍의 NAND 게이트 (522a 및 522b) 및 1쌍의 n채널 FET (525a 및 525b) 를 포함한다. 펄스 신호 (P) 는 인버터 (521) 로 입력되며, NAND 게이트 (522a) 의 1쌍의 입력단자중 1개의 입력단자는 인버터 (521) 의 출력단자에 접속되며 NAND 게이트 (522a) 의 출력단자는 모드 판정회로 (54) 의 출력단자 (Qa) 에 접속된다. 인버터 (523a) 의 입력단자는 모드 판정회로 (54) 의 출력단자 (Qa) 에 접속되며 인버터 (523a) 의 출력단자는 NAND 게이트 (522a) 의 다른 입력단자에 접속된다. 인버터 (524a) 의 입력단자는 모드 판정회로 (54) 의 출력단자 (Qa)에 접속된다. FET (525a) 의 게이트는 인버터 (524a) 의 출력단자에 접속되며 FET (525a) 의소스는 출력단자 (DQ)에 접속되며, 전원 전압 (Vdd) 은 FET (525a) 의 드레인에 인가된다.
NAND 게이트 (522b) 의 1쌍의 입력단자중 1개의 입력단자는 인버터 (521) 의 출력단자에 접속되며 NAND 게이트 (522b) 의 출력단자는 모드 판정회로 (54) 의 다른 출력단자 (Qb)에 접속된다. 인버터 (523b) 의 입력단자는 모드 판정회로 (54) 의 출력단자 (Qb)에 접속되며 인버터 (523b) 의 출력단자는 NAND 게이트 (522b) 의 다른 입력단자에 접속된다. 인버터 (524b) 의 입력단자는 모드 판정회로 (54) 의 출력단자 (Qb) 에 접속된다. FET (525b) 의 게이트는 인버터 (524b) 의 출력단자에 접속되고 FET (525b) 의 드레인은 출력단자 (DQ) 에 접속되며 FET (525b) 의 소스는 접지된다.
이 실시예의 파워-온 회로의 동작을 설명한다.
동기식 집적회로 메모리에 도시되지 않은 파워-온 스위치가 처음으로 턴온되더라도, 클록신호 (CLK) 는 즉시 출력되지 않는다. 이 경우, 펄스 신호 차단회로 (12) 에 있는 인버터 (121) 의 입력단자 및 접점 (A) 은 모두 저레벨 (L) 을 나타내기 때문에, 인버터 (121 및 122) 의 출력단자는 모두 고레벨 (H) 을 출력하게 된다. 따라서, NAND 게이트 (124) 의 2개의 입력단자의 입력이 고레벨 (H) 이므로, NAND 게이트 (124) 의 출력단자는 저레벨 (L) 을 나타내게 된다. 따라서, 인버터 (123) 의 출력단자는 고레벨 (H) 을 나타내며, FET (126) 는 온 상태로 된다.
한편, 전원 스위치가 턴온된 후, 링 계수기 (10) 는 펄스 신호 (P) 를 연속해서 발생시킨다. 이 경우, 위에서 설명한 바와 같이, 펄스 신호 차단회로 (12) 에 있는 FET (126) 가 온 상태가 되기 때문에, 펄스 신호 (P) 가 링 계수기 (10) 로부터 출력 제어회로 (52) 에 전달되게 된다. 펄스 신호 (P) 가 고레벨 (H) 로 변하면, 출력 제어회로 (52) 에 있는 인버터 (521) 의 출력단자는 저레벨 (L) 로 변하게 된다. 따라서, 각 NAND 게이트 (522a 및 522b) 의 입력단자중 1개의 입력신호가 저레벨 (L) 을 나타내기 때문에, NAND 게이트 (522a 및 522b) 의 다른 입력단자에 입력되는 입력신호가 고레벨 (H) 을 나타내든지 저레벨 (L) 을 나타내든지에 관계없이, NAND 게이트 (522a 및 522b) 의 출력단자는 모두 고레벨 (H) 을 나타내게 된다. 따라서, 모드 판정회로 (54) 의 출력단자 (Qa및 Qb) 는 모두 고레벨 (H) 을 나타내므로, FET (525a 및 525b) 는 모두 오프 상태를 나타내게 된다. 따라서, 출력단자 (DQ) 는 고저항 상태를 나타내게 된다.
그 후, 펄스 신호 (P) 가 저레벨 (L) 로 변하면, 각 NAND 게이트 (522a 및 522b) 의 입력단자중 1개의 입력신호가 고레벨 (H) 로 변하게 된다. 그러나, NAND 게이트 (522a 및 522b) 의 다른 입력단자에 입력되는 입력레벨이 저레벨 (L) 상태이기 때문에, NAND 게이트 (522a 및 522b) 의 출력단자는 고레벨 (H) 을 계속해서 출력하게 된다. 따라서, 출력단자 (DQ) 의 고저항 상태는 유지된다.
이 경우, 초기에 펄스 신호 (P) 가 전원 전압 (Vdd) 의 상승 조건에 따라서 정상적으로 출력되지 않는 경우에도, 링 계수기 (10) 로부터 펄스 신호 (P) 가 연속해서 출력되기 때문에, 출력 제어회로 (52) 는 출력단자 (DQ) 를 신속히 고저항 상태로 제어한다.
그 후, 동기식 집적회로 메모리로부터 클록 신호 (CLK) 가 출력될 때, 즉, 클록 신호 (CLK) 가 고레벨 (H) 로 변하면, 펄스 신호 차단회로 (12) 에 있는 인버터 (121) 의 출력단자는 저레벨 (L) 로 변한다. 따라서, NAND 게이트 (124) 의 입력단자들중 1개의 입력신호가 저레벨 (L) 을 나타내기 때문에, NAND 게이트 (124) 의 다른 입력단자에 입력되는 입력신호가 고레벨 (H) 을 나타내든가 저레벨 (L) 을 나타내든가의 여부에 관계없이, NAND 게이트 (124) 의 출력단자는 고레벨 (H) 을 출력하게 된다. NAND 게이트 (124) 의 출력단자, 즉 접점 (A) 이 고레벨 (H) 로 변하면, 인버터 (123) 의 출력단자는 저레벨 (L) 로 변하므로, FET (126) 는 오프 상태가 된다. 따라서, 펄스 신호 (P) 는 출력 제어회로 (52) 에 입력되는 것이 차단된다.
그 후, 클록 신호 (CLK) 가 다시 저레벨 (L) 로 변하면, 펄스 신호 차단회로 (12) 에 있는 인버터 (121) 의 출력단자는 고레벨 (H) 로 변하게 된다. 그러나, NAND 게이트 (124) 의 다른 입력단자로 입력되는 입력이 저레벨 (L) 이므로, NAND 게이트 (124) 의 출력단자는 계속해서 고레벨 (H) 을 출력하게 된다. 따라서, FET (126) 는 오프 상태로 유지된다. 따라서, 동기식 집적회로의 메모리가 동작을 개시한 후에는, 출력단자 (DQ) 의 고저항 상태가 해제될 수 있게 된다.
도 1 을 참조하여 위에서 설명한 파워-온 회로에 대한 변형예가 도 2 에 도시되 어 있다. 도 2 를 참조하면, 도시되어 있는 변형된 파워-온 회로는, 링계수기 (10) 대신에 발진기 (14) 를 구비하므로, 도 1 의 파워-온 회로와는 다르고 클록 신호 (CLK) 는 모드 판정회로 (54) 에 입력된다. 일반적으로, 동기식 집적회로 메모리는, 전원 전압이 동기식 집적회로 메모리에 인가되기 시작할 때 그 동작을 개시하는 발진기를 포함한다. 따라서, 이 변형된 파워-온 회로를 내장하는 동기식 집적회로의 메모리에 내장되어 있는 발진기와 같은 종류의 발진기를 발진기 (14) 로서 사용할 수도 있다. 동기식 집적회로 메모리에 있는 발진기 (14) 를 이용할 경우, 도 3 의 종래의 파워-온 회로를 약간 변형하여, 변형된 파워-온 회로를 실시할 수 있다.
이상, 본 발명의 바람직한 실시예를 한정된 용어를 사용하여 설명하였지만, 그러한 설명은 단지 설명하려는 것으로, 다음의 청구범위의 정신 및 범주로부터 일탈함이 없이 변화 및 변경할 수 있는 것으로 이해하여야 한다.
본 발명에 관한 파워-온 회로에 의하면, 전원 전압 (Vdd) 이 인가된 후, 동작 개시까지의 기간동안, 연속 펄스 발생회로가 펄스 신호 (P) 를 연속적으로 발생시키므로, 출력 제어회로 (52) 가 초기에 펄스 신호 (P) 를 래치할 수 없는 경우에도, 그 후에 연속 발생하는 펄스 신호 (P) 를 래치할 수 있기 때문에, 집적회로의 단자를 확실하게 고저항 상태로 제어할 수 있다. 또, 집적회로가 동작을 개시한 후, 펄스 신호 차단회로 (12) 가 클록 신호 (CLK) 를 래치하여 출력 제어회로 (52) 에 입력되는 펄스 신호 (P) 의 공급을 차단하기 때문에, 집적회로의 단자는 계속해서 고저항 상태로 유지되지 않게 된다. 이로 인하여, 전원 전압(Vdd) 인가 후부터 집적회로의 동작개시 까지의 기간동안만, 집적회로의 단자를 확실하게 고저항 상태로 유지할 수 있기 때문에, 다른 집적회로와 버스 파이트가 발생하는 것을 방지할 수 있다.

Claims (7)

  1. 집적회로에 내장하는 파워-온 회로로서,
    전원 전압이 상기 집적회로에 인가된 후에, 연속적으로 펄스 신호를 발생시키는 연속 펄스 발생회로;
    연속 펄스 발생회로에 의해서 발생한 펄스 신호가 출력 제어회로에 입력되는 동안, 상기 집적회로의 단자를 고저항 상태로 제어하는 출력 제어회로; 및
    클록 신호가 펄스 신호 차단회로에 입력된 후, 펄스 신호가 상기 출력 제어회로에 입력되는 것을 차단하는 펄스 신호 차단회로를 포함하는 것을 특징으로 하는 파워-온 회로.
  2. 제 1항에 있어서,
    상기 연속 펄스 발생회로는 링 계수기인 것을 특징으로 하는 파워-온 회로.
  3. 제 1항에 있어서,
    상기 연속 펄스 발생회로는 상기 집적회로에 내장하는 발진기인 것을 특징으로 하는 파워-온 회로.
  4. 제 1항에 있어서,
    상기 집적회로는 동기식 집적회로 메모리인 것을 특징으로 하는 파워-온 회로.
  5. 제 1항에 있어서,
    상기 펄스 신호 차단회로는
    클록 신호를 수신하는 제 1 인버터;
    상기 제 1 인버터의 출력 단자가 NAND 게이트의 입력단자중 1개의 입력단자에 접속된 1쌍의 입력단자를 가지는 NAND 게이트;
    상기 NAND 회로의 출력단자에 접속된 입력단자 및 상기 NAND 게이트의 다른 입력단자에 접속된 출력단자를 가지는 제 2 인버터;
    상기 제 2 인버터의 입력단자와 상기 NAND 회로의 출력단자사이의 접점에 접속된 한 단자 및 접지된 다른 단자를 가지는 저항; 및
    접점에 접속된 게이트, 펄스 신호가 출력되는 상기 연속 펄스 발생회로의 출력단자에 접속된 드레인 및 펄스 신호가 입력되는 상기 펄스 신호 차단회로의 입력단자에 접속된 소스를 가지는 FET를 포함하는 것을 특징으로 하는 파워-온 회로.
  6. 제 1항에 있어서,
    상기 집적회로의 단자는 입력단자 또는 출력단자인 것을 특징으로 하는 파워-온 회로.
  7. 제 1항에 있어서,
    상기 집적회로의 단자는 입력 및 출력 단자인 것을 특징으로 하는 파워-온 회로.
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