JP3201043B2 - 位相周波数比較回路 - Google Patents
位相周波数比較回路Info
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- JP3201043B2 JP3201043B2 JP02067993A JP2067993A JP3201043B2 JP 3201043 B2 JP3201043 B2 JP 3201043B2 JP 02067993 A JP02067993 A JP 02067993A JP 2067993 A JP2067993 A JP 2067993A JP 3201043 B2 JP3201043 B2 JP 3201043B2
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Description
【0001】
【産業上の利用分野】本発明は位相周波数比較回路に関
する。より詳細には、本発明は、GaAsMESFET集積
回路として形成することができる新規な位相周波数比較
回路の構成に関する。
する。より詳細には、本発明は、GaAsMESFET集積
回路として形成することができる新規な位相周波数比較
回路の構成に関する。
【0002】
【従来の技術】図9は、従来の位相周波数比較回路の典
型的な構成を示す図である。
型的な構成を示す図である。
【0003】同図に示すように、この位相周波数比較回
路は、3つのJ−Kフリップフロップ91、92、93により
構成されており、J端子入力の "OR" をとったパルス
の立ち上がりでQ2端子、Q3端子を "1" にし、K端子
入力のORでQ1 *端子、Q2 *端子を "0" にする構成と
なっている。
路は、3つのJ−Kフリップフロップ91、92、93により
構成されており、J端子入力の "OR" をとったパルス
の立ち上がりでQ2端子、Q3端子を "1" にし、K端子
入力のORでQ1 *端子、Q2 *端子を "0" にする構成と
なっている。
【0004】
【発明が解決しようとする課題】上述のような従来の位
相周波数比較回路を使用した場合、例えばクロックデー
タ再生回路を構成するためには、NRZデータ列からク
ロック成分を抽出する回路が必要になる。また、位相周
波数比較出力をチャージポンプ回路を介してループフィ
ルタに入力する必要がある。しかしながら、近年利用の
拡大しているGaAsMESFETによる集積回路ではチャ
ージポンプ回路を構成することが困難であることが知ら
れている。
相周波数比較回路を使用した場合、例えばクロックデー
タ再生回路を構成するためには、NRZデータ列からク
ロック成分を抽出する回路が必要になる。また、位相周
波数比較出力をチャージポンプ回路を介してループフィ
ルタに入力する必要がある。しかしながら、近年利用の
拡大しているGaAsMESFETによる集積回路ではチャ
ージポンプ回路を構成することが困難であることが知ら
れている。
【0005】そこで、本発明は、上記従来技術の問題点
を解決し、GaAsMESFETによる集積回路においても
有効に使用することができる新規な位相周波数比較回路
を提供することをその目的としている。
を解決し、GaAsMESFETによる集積回路においても
有効に使用することができる新規な位相周波数比較回路
を提供することをその目的としている。
【0006】
【課題を解決するための手段】本発明に従うと、電圧制
御発振器の発生する所定の周波数の参照信号および所定
のクロック信号を基準とするデータ信号を受ける第1の
位相比較部と、該参照信号の位相を90度シフトする移相
器と、該移相器の出力および該データ信号を受ける第2
の位相比較部と、該第1および第2の位相比較部の位相
比較出力を周波数比較出力に変換する正相および逆相の
1対の変換部と、該位相比較部の位相比較出力と該1対
の変換部の周波数比較出力とを受けてそれらの和を出力
する重ね合わせ部とを備えることを特徴とする位相周波
数比較回路が提供される。
御発振器の発生する所定の周波数の参照信号および所定
のクロック信号を基準とするデータ信号を受ける第1の
位相比較部と、該参照信号の位相を90度シフトする移相
器と、該移相器の出力および該データ信号を受ける第2
の位相比較部と、該第1および第2の位相比較部の位相
比較出力を周波数比較出力に変換する正相および逆相の
1対の変換部と、該位相比較部の位相比較出力と該1対
の変換部の周波数比較出力とを受けてそれらの和を出力
する重ね合わせ部とを備えることを特徴とする位相周波
数比較回路が提供される。
【0007】
【作用】本発明に係る位相周波数比較回路は、特に、Ga
AsMESFET集積回路において利用し易く構成されて
いることと、その出力に含まれる高周波成分が少ないこ
とに主要な特徴がある。
AsMESFET集積回路において利用し易く構成されて
いることと、その出力に含まれる高周波成分が少ないこ
とに主要な特徴がある。
【0008】図1は、本発明に係る位相周波数比較回路
の基本的な構成を示す図である。
の基本的な構成を示す図である。
【0009】同図に示すように、この回路は、第1の位
相比較部10、重ね合わせ部20、1対の変換部30、60、第
2の位相比較部40および90度移相器50から主に構成され
ている。尚、図中でこの回路に入力されるVCO、VC
O* は電圧制御発振器の相補的な出力を表し、D、D*
は相補的な入力データ信号を表している。また、位相同
期しているときは、VCOおよびVCO* の周波数f
VCO とデータ信号の基準クロック周波数fD とは一致し
ている。
相比較部10、重ね合わせ部20、1対の変換部30、60、第
2の位相比較部40および90度移相器50から主に構成され
ている。尚、図中でこの回路に入力されるVCO、VC
O* は電圧制御発振器の相補的な出力を表し、D、D*
は相補的な入力データ信号を表している。また、位相同
期しているときは、VCOおよびVCO* の周波数f
VCO とデータ信号の基準クロック周波数fD とは一致し
ている。
【0010】位相比較部10は、電圧制御発振器出力VC
O、VCO* (周波数fVCO )およびデータ信号D、D
* (データレートfD )をそのまま受ける。また、位相
比較部40は、データ信号D、D* と共に移相器50により
移相が90度シフトされたVCO、VCO* を受ける。こ
こで、周波数fVCO と周波数fD とが一致していないと
き、位相比較部10、40は周波数|fVCO −fD |のビー
ト信号を発生する。また、両者が一致したときには位相
のずれに対応した出力が発生する。
O、VCO* (周波数fVCO )およびデータ信号D、D
* (データレートfD )をそのまま受ける。また、位相
比較部40は、データ信号D、D* と共に移相器50により
移相が90度シフトされたVCO、VCO* を受ける。こ
こで、周波数fVCO と周波数fD とが一致していないと
き、位相比較部10、40は周波数|fVCO −fD |のビー
ト信号を発生する。また、両者が一致したときには位相
のずれに対応した出力が発生する。
【0011】図2は、図1に示した回路において位相比
較部10または40として使用できる回路の構成例および動
作を説明するための図である。尚、以下の説明におい
て、括弧で囲まれた符号は位相比較部40における信号
を、囲まれていない符号は位相比較部10における信号を
それぞれ意味している。
較部10または40として使用できる回路の構成例および動
作を説明するための図である。尚、以下の説明におい
て、括弧で囲まれた符号は位相比較部40における信号
を、囲まれていない符号は位相比較部10における信号を
それぞれ意味している。
【0012】図2(a) に示すように、この位相比較部は
1対のラッチ11、12およびマルチプレクサ13により構成
できる。電圧制御発振器出力VCO、VCO* (VCO
90、VCO90 * )はラッチ11、12の入力に接続されてお
り、データ信号D、D* はラッチ11、12の制御端子に入
力されている。また、ここでは、マルチプレクサ13の制
御端子にもデータ信号Dが入力されている。各ラッチ1
1、12の出力は共にマルチプレクサ13の入力に接続され
ており、このマルチプレクサ13の出力が位相比較出力P
D、PD* (QPD、QPD* )となる。
1対のラッチ11、12およびマルチプレクサ13により構成
できる。電圧制御発振器出力VCO、VCO* (VCO
90、VCO90 * )はラッチ11、12の入力に接続されてお
り、データ信号D、D* はラッチ11、12の制御端子に入
力されている。また、ここでは、マルチプレクサ13の制
御端子にもデータ信号Dが入力されている。各ラッチ1
1、12の出力は共にマルチプレクサ13の入力に接続され
ており、このマルチプレクサ13の出力が位相比較出力P
D、PD* (QPD、QPD* )となる。
【0013】以上のように構成された位相比較部に入力
されるVCO(VCO* )およびD(D* )は図2(b)
に示すような関係にある。従って、位相比較部の出力
は、VCO周波数fVCO とDの周波数fD との関係に応
じて下記のように変化する。
されるVCO(VCO* )およびD(D* )は図2(b)
に示すような関係にある。従って、位相比較部の出力
は、VCO周波数fVCO とDの周波数fD との関係に応
じて下記のように変化する。
【0014】(1) fVCO がfD よりも小さいとき;PD
は周波数(fD −fVCO )のパルスである。また、QP
Dは、PDよりも位相が90度進んだ、周波数(fD −f
VCO )のパルスである。 (2) fVCO がfD よりも大きいとき;PDは周波数(f
VCO −fD )のパルスである。また、QPDは、PDよ
りも位相が90度遅れた、周波数(fVCO −fD )のパル
スである。 (3) fVCO とfD とが等しく、VCOの方がDよりも位
相が遅れているとき;PDは "H" レベルに、QPDは
"H" レベルになる。 (4) fVCO とfD とが等しく、Dの方がVCOよりも位
相が遅れているとき;PDは "L" レベルに、QPDは
"H" レベルになる。
は周波数(fD −fVCO )のパルスである。また、QP
Dは、PDよりも位相が90度進んだ、周波数(fD −f
VCO )のパルスである。 (2) fVCO がfD よりも大きいとき;PDは周波数(f
VCO −fD )のパルスである。また、QPDは、PDよ
りも位相が90度遅れた、周波数(fVCO −fD )のパル
スである。 (3) fVCO とfD とが等しく、VCOの方がDよりも位
相が遅れているとき;PDは "H" レベルに、QPDは
"H" レベルになる。 (4) fVCO とfD とが等しく、Dの方がVCOよりも位
相が遅れているとき;PDは "L" レベルに、QPDは
"H" レベルになる。
【0015】図3は、図1に示した回路において変換部
30または60として使用できる回路の構成および動作を説
明するための図である。
30または60として使用できる回路の構成および動作を説
明するための図である。
【0016】同図に示すように、変換部は、1対のラッ
チ31、32と1対のNAND33、34とにより構成すること
ができる。ここで、各ラッチ31、32の入力には、位相比
較部40の出力であるQPD、QPD * が入力されてい
る。また、各ラッチ31、32の制御端子には、位相比較部
10の出力であるPDまたはPD*が入力されている。更
に、ラッチ31の出力は、PD* (PD)と共にNAND3
3に入力される。また、ラッチ32の出力はPD(PD * )
と共にNAND34に入力される。NAND33、34の出力
がこの変換部の出力TR+ (TR - )、TR+ * (T
R - * ) となる。
チ31、32と1対のNAND33、34とにより構成すること
ができる。ここで、各ラッチ31、32の入力には、位相比
較部40の出力であるQPD、QPD * が入力されてい
る。また、各ラッチ31、32の制御端子には、位相比較部
10の出力であるPDまたはPD*が入力されている。更
に、ラッチ31の出力は、PD* (PD)と共にNAND3
3に入力される。また、ラッチ32の出力はPD(PD * )
と共にNAND34に入力される。NAND33、34の出力
がこの変換部の出力TR+ (TR - )、TR+ * (T
R - * ) となる。
【0017】
【0018】以上のように構成された変換部30、60の出
力は、電圧制御発振器出力VCOの周波数fVCO とデー
タ信号Dの周波数fD との関係に応じて下記のように変
化する。
力は、電圧制御発振器出力VCOの周波数fVCO とデー
タ信号Dの周波数fD との関係に応じて下記のように変
化する。
【0019】(1) fVCO がfD よりも小さいとき;TR
+ はPDと、TR- はPD* とそれぞれ同期したパルス
であり、TR+ *およびTR- * は、 "H" レベルにな
る。 (2) fVCO がfD よりも大きいとき;TR+ * はPD*
は、TR- * はPDとそれぞれ同期したパルスであり、
TR+ 、TR- は "H" レベルになる。 (3) fVCO とfD とが等しく、VCOの方がDよりも位
相が遅れているとき;(fVCO <fD の状態からfVCO
=fD に近づいたとき)TR+ 、TR+ * およびTR-
* は共に "H" レベルになり、TR- は "L"レベルに
なる。 (4) fVCO とfD とが等しく、Dの方がVCOよりも位
相が遅れているとき;(fVCO >fD の状態からfVCO
=fD に近づいたとき)TR+ 、TR+ * およびTR-
は共に "H" レベルになり、TR- * は "L"レベルに
なる。
+ はPDと、TR- はPD* とそれぞれ同期したパルス
であり、TR+ *およびTR- * は、 "H" レベルにな
る。 (2) fVCO がfD よりも大きいとき;TR+ * はPD*
は、TR- * はPDとそれぞれ同期したパルスであり、
TR+ 、TR- は "H" レベルになる。 (3) fVCO とfD とが等しく、VCOの方がDよりも位
相が遅れているとき;(fVCO <fD の状態からfVCO
=fD に近づいたとき)TR+ 、TR+ * およびTR-
* は共に "H" レベルになり、TR- は "L"レベルに
なる。 (4) fVCO とfD とが等しく、Dの方がVCOよりも位
相が遅れているとき;(fVCO >fD の状態からfVCO
=fD に近づいたとき)TR+ 、TR+ * およびTR-
は共に "H" レベルになり、TR- * は "L"レベルに
なる。
【0020】図4は、図1に示した回路において重ね合
わせ部20として使用できる回路の構成および動作を説明
するための図である。
わせ部20として使用できる回路の構成および動作を説明
するための図である。
【0021】同図に示すように、この回路は、各々1対
の相補的な入力および出力を有する3つの差動増幅器2
1、22、23により構成された1対の単位重ね合わせ部
X、Yを組み合わせて構成されている。即ち、各単位重
ね合わせ部X、Yでは、差動増幅器21、23の反転入力は
所定の参照電圧Vref を共通に受けている。また、差動
増幅器21および23の非反転入力は、変換部30の出力TR
+ 、TR+ * または変換部60の出力TR- 、TR- * を
受けている。更に、差動増幅器22の入力は、位相比較部
10の相補的な出力PD* 、PDを受けている。一方、差
動増幅器22の反転出力は、差動増幅器21の反転出力と加
算された後、更に差動増幅器23の非反転出力と加算され
る。また、差動増幅器22の非反転出力は、差動増幅器23
の反転出力と加算された後、更に差動増幅器21の非反転
出力と加算される。このような単位重ね合わせ部X、Y
の出力は、更に互いに加算されて、この重ね合わせ部の
出力Q、Q* として出力される。尚、実際には、各出力
Q、Q* には、直流バイアス電圧V0 が更に加算されて
出力される。
の相補的な入力および出力を有する3つの差動増幅器2
1、22、23により構成された1対の単位重ね合わせ部
X、Yを組み合わせて構成されている。即ち、各単位重
ね合わせ部X、Yでは、差動増幅器21、23の反転入力は
所定の参照電圧Vref を共通に受けている。また、差動
増幅器21および23の非反転入力は、変換部30の出力TR
+ 、TR+ * または変換部60の出力TR- 、TR- * を
受けている。更に、差動増幅器22の入力は、位相比較部
10の相補的な出力PD* 、PDを受けている。一方、差
動増幅器22の反転出力は、差動増幅器21の反転出力と加
算された後、更に差動増幅器23の非反転出力と加算され
る。また、差動増幅器22の非反転出力は、差動増幅器23
の反転出力と加算された後、更に差動増幅器21の非反転
出力と加算される。このような単位重ね合わせ部X、Y
の出力は、更に互いに加算されて、この重ね合わせ部の
出力Q、Q* として出力される。尚、実際には、各出力
Q、Q* には、直流バイアス電圧V0 が更に加算されて
出力される。
【0022】以上のように構成された重ね合わせ部の出
力Q、Q* は、周波数fVCO と周波数fD との関係によ
り変化する。図5は、周波数fVCO と周波数fD との関
係により変化するこの回路の出力Q、Q* を示す図であ
る。
力Q、Q* は、周波数fVCO と周波数fD との関係によ
り変化する。図5は、周波数fVCO と周波数fD との関
係により変化するこの回路の出力Q、Q* を示す図であ
る。
【0023】表1に、各状態における各増幅器21、22、
23の出力レベルを示す。
23の出力レベルを示す。
【0024】
【表1】
【0025】(1) fVCOがfDよりも小さいとき(図5
(a) に示す); Q=V0 −Vof、 Q* =V0 +Vof (2) fVCOがfDよりも大きいとき(図5(b)に示す); Q=V0 +Vof、 Q* =V0 −Vof (3) fVCOとfDとが等しく、VCOの方がDよりも位相
が遅れているとき; (fVCO <fD の状態からfVCO =fD に近づいたと
き、図5(a)および(c)に示す) Q=V0 −Vof、 Q* =V0 +Vof (4) fVCOとfDとが等しく、Dの方がVCOよりも位相
が遅れているとき; (fVCO >fD の状態からfVCO =fD に近づいたと
き、図5(b)および(c)に示す) Q=V0 +Vof、 Q* =V0 −Vof
(a) に示す); Q=V0 −Vof、 Q* =V0 +Vof (2) fVCOがfDよりも大きいとき(図5(b)に示す); Q=V0 +Vof、 Q* =V0 −Vof (3) fVCOとfDとが等しく、VCOの方がDよりも位相
が遅れているとき; (fVCO <fD の状態からfVCO =fD に近づいたと
き、図5(a)および(c)に示す) Q=V0 −Vof、 Q* =V0 +Vof (4) fVCOとfDとが等しく、Dの方がVCOよりも位相
が遅れているとき; (fVCO >fD の状態からfVCO =fD に近づいたと
き、図5(b)および(c)に示す) Q=V0 +Vof、 Q* =V0 −Vof
【0026】以上のように構成された本発明に係る位相
周波数比較回路は、その直後にループフィルタを追加す
ることにより、電圧制御発振器の位相および周波数が一
致するような位相同期制御を行うための制御信号を発生
することができる。
周波数比較回路は、その直後にループフィルタを追加す
ることにより、電圧制御発振器の位相および周波数が一
致するような位相同期制御を行うための制御信号を発生
することができる。
【0027】また、この方式では、データ信号からクロ
ック成分を抽出するための回路や、チャージポンプ回路
等を付加することなく所期の機能を実現することができ
る。従って、チャージポンプ回路を構成することが困難
なGaAsMESFET集積回路においても使用することが
できる。
ック成分を抽出するための回路や、チャージポンプ回路
等を付加することなく所期の機能を実現することができ
る。従って、チャージポンプ回路を構成することが困難
なGaAsMESFET集積回路においても使用することが
できる。
【0028】更に、図5からも判るように、この位相周
波数比較器の構成においては、非同期時からの周波数引
込み過程においてビート信号等に起因する高周波成分が
一切出力されない。従って、出力信号の高周波成分に起
因する移相同期ループの誤動作が生じる恐れがない。ま
た、図5(c) に示すようにこの位相周波数比較回路は理
想的な出力波形を有しており、これに接続する位相同期
ループの設計は容易である。
波数比較器の構成においては、非同期時からの周波数引
込み過程においてビート信号等に起因する高周波成分が
一切出力されない。従って、出力信号の高周波成分に起
因する移相同期ループの誤動作が生じる恐れがない。ま
た、図5(c) に示すようにこの位相周波数比較回路は理
想的な出力波形を有しており、これに接続する位相同期
ループの設計は容易である。
【0029】尚、本発明の一態様に従うと、図1に示し
た位相周波数比較回路において、位相比較部10、40をD
型フリップフロップにより構成することもできる。図10
は、D型フリップフロップを使用して構成する位相比較
部の機能を説明するための図である。
た位相周波数比較回路において、位相比較部10、40をD
型フリップフロップにより構成することもできる。図10
は、D型フリップフロップを使用して構成する位相比較
部の機能を説明するための図である。
【0030】図10(a) に示すように、D型フリップフロ
ップに対して、電圧制御発振器の出力VCO、VCO*
をデータ入力に入力し、データの基準クロック信号をD
型フリップフロップの制御入力に入力する。ここで、D
型フリップフロップに入力されるVCO(VCO* )お
よびクロック信号CK(CK* )は、図10(b) に示すよ
うな関係にある。従って、位相比較部の出力DFFは、
VCOの周波数fVCOおよびクロック信号CKの周波数
fCKにより以下のように変化する。
ップに対して、電圧制御発振器の出力VCO、VCO*
をデータ入力に入力し、データの基準クロック信号をD
型フリップフロップの制御入力に入力する。ここで、D
型フリップフロップに入力されるVCO(VCO* )お
よびクロック信号CK(CK* )は、図10(b) に示すよ
うな関係にある。従って、位相比較部の出力DFFは、
VCOの周波数fVCOおよびクロック信号CKの周波数
fCKにより以下のように変化する。
【0031】(1) fVCO がfCKよりも小さいとき;DF
Fは周波数(fCK−fVCO )のパルスである。また、Q
DFFは、DFFよりも位相が90度進んだ、周波数(f
CK−fVCO )のパルスである。 (2) fVCO がfCKよりも大きいとき;DFFは周波数
(fVCO −fCK)のパルスである。また、QDFFは、
DFFよりも位相が90度遅れた、周波数(fVCO −
fCK)のパルスである。 (3) fVCO とfCKとが等しく、VCOの方がCKよりも
位相が遅れているとき;DFFは”H”レベルに、QD
FFは”L”レベルになる。 (4) fVCO とfCKとが等しく、CKの方がVCOよりも
位相が遅れているとき;DFFは”L”レベルに、QD
FFは”L”レベルになる。
Fは周波数(fCK−fVCO )のパルスである。また、Q
DFFは、DFFよりも位相が90度進んだ、周波数(f
CK−fVCO )のパルスである。 (2) fVCO がfCKよりも大きいとき;DFFは周波数
(fVCO −fCK)のパルスである。また、QDFFは、
DFFよりも位相が90度遅れた、周波数(fVCO −
fCK)のパルスである。 (3) fVCO とfCKとが等しく、VCOの方がCKよりも
位相が遅れているとき;DFFは”H”レベルに、QD
FFは”L”レベルになる。 (4) fVCO とfCKとが等しく、CKの方がVCOよりも
位相が遅れているとき;DFFは”L”レベルに、QD
FFは”L”レベルになる。
【0032】従って、図1に示した位相周波数比較回路
の位相比較部10、40としてD型フリップフロップを用
い、位相比較部10、40の出力PD、PD* 、QPD、Q
PD*に代わって、D型フリップフロップの出力DF
F、DFF* 、QDFF、QDFF* を用いることによ
り、この位相周波数比較部は図1に示した構成について
既に説明した場合と同様に動作する。但し、この構成で
は、D型フリップフロップに供給するためのクロック信
号CKが必要になる。
の位相比較部10、40としてD型フリップフロップを用
い、位相比較部10、40の出力PD、PD* 、QPD、Q
PD*に代わって、D型フリップフロップの出力DF
F、DFF* 、QDFF、QDFF* を用いることによ
り、この位相周波数比較部は図1に示した構成について
既に説明した場合と同様に動作する。但し、この構成で
は、D型フリップフロップに供給するためのクロック信
号CKが必要になる。
【0033】以下、実施例を参照して本発明を具体的に
説明するが、以下の開示は本発明の一実施例に過ぎず、
本発明の技術的範囲を何ら限定するものではない。
説明するが、以下の開示は本発明の一実施例に過ぎず、
本発明の技術的範囲を何ら限定するものではない。
【0034】
【実施例】図6は図2に示した位相比較部の、より具体
的な構成例を示す図である。
的な構成例を示す図である。
【0035】同図に示すように、この回路の各入力端
は、電圧制御発振器の相補な出力VCO、VCO* をそ
れぞれゲートに受ける各1対のFETQ11−Q12、Q21
−Q22と、データ信号D、D* をゲートに受ける1対の
FETQ31−Q32とを備えている。
は、電圧制御発振器の相補な出力VCO、VCO* をそ
れぞれゲートに受ける各1対のFETQ11−Q12、Q21
−Q22と、データ信号D、D* をゲートに受ける1対の
FETQ31−Q32とを備えている。
【0036】また、FET対Q11−Q12、Q21−Q22に
は、FETQ15、Q25を含む電流路をゲートに接続され
たFETQ14、Q24がFETQ11、Q21側に、FETQ
16、Q26を含む電流路をゲートに接続されたFET
Q13、Q23がFETQ12、Q22側にそれぞれ接続されて
いる。
は、FETQ15、Q25を含む電流路をゲートに接続され
たFETQ14、Q24がFETQ11、Q21側に、FETQ
16、Q26を含む電流路をゲートに接続されたFET
Q13、Q23がFETQ12、Q22側にそれぞれ接続されて
いる。
【0037】更に、FETQ15、Q25を含む電流路には
FETQ17、Q27のゲートが、FETQ16、Q26を含む
電流路にはFETQ18、Q28のゲートがそれぞれ接続さ
れている。FETQ17およびQ27の一端はFETQ33の
ゲートに、FETQ18およびQ18の一端はFETQ34の
ゲートにそれぞれ接続されており、この回路の出力端
は、FETQ33、Q34とレベルシフトダイオード群とに
より構成されている。
FETQ17、Q27のゲートが、FETQ16、Q26を含む
電流路にはFETQ18、Q28のゲートがそれぞれ接続さ
れている。FETQ17およびQ27の一端はFETQ33の
ゲートに、FETQ18およびQ18の一端はFETQ34の
ゲートにそれぞれ接続されており、この回路の出力端
は、FETQ33、Q34とレベルシフトダイオード群とに
より構成されている。
【0038】尚、データ信号D * はマルチプレクサの制
御信号としてFETQ 19 、Q 29 のゲートに、また、デー
タ信号Dはマルチプレクサの制御信号としてFET
Q20、Q30のゲートにも印加されている。また、FET
対Q19−Q20、Q31−Q32、Q29−Q30およびFETQ
15、Q16、Q25、Q26、Q33、Q34は、それぞれFET
Q35〜Q43により構成された電流源を個別に備えてい
る。
御信号としてFETQ 19 、Q 29 のゲートに、また、デー
タ信号Dはマルチプレクサの制御信号としてFET
Q20、Q30のゲートにも印加されている。また、FET
対Q19−Q20、Q31−Q32、Q29−Q30およびFETQ
15、Q16、Q25、Q26、Q33、Q34は、それぞれFET
Q35〜Q43により構成された電流源を個別に備えてい
る。
【0039】以上のように構成された回路において、電
圧制御発振器出力VCO、VCO*によりFETQ11−
Q21、Q12−Q22の何れか一方が導通すると、それに応
じてFETQ16−Q26、Q15−Q25の何れか一方が導通
する。更に、FETQ16−Q26、Q15−Q25の何れか一
方が導通すると、FETQ13−Q18−Q23−Q28、Q14
−Q17−Q24−Q27の何れか一方が導通する。ここで、
各FET対Q13−Q14、Q17−Q18、Q21−Q22とFE
T対Q11−Q12、Q23−Q24、Q27−Q28とはデータ信
号D、D* に応じて択一的に有効になるので、FETQ
33、Q34は択一的に導通する。即ち、電圧制御発振器出
力VCO、VCO* は、データ信号D、D* によりラッ
チされ、更に、データ信号D、D* に応じて出力され
る。従って出力PD、PD* には相補的な位相比較出力
が得られる。
圧制御発振器出力VCO、VCO*によりFETQ11−
Q21、Q12−Q22の何れか一方が導通すると、それに応
じてFETQ16−Q26、Q15−Q25の何れか一方が導通
する。更に、FETQ16−Q26、Q15−Q25の何れか一
方が導通すると、FETQ13−Q18−Q23−Q28、Q14
−Q17−Q24−Q27の何れか一方が導通する。ここで、
各FET対Q13−Q14、Q17−Q18、Q21−Q22とFE
T対Q11−Q12、Q23−Q24、Q27−Q28とはデータ信
号D、D* に応じて択一的に有効になるので、FETQ
33、Q34は択一的に導通する。即ち、電圧制御発振器出
力VCO、VCO* は、データ信号D、D* によりラッ
チされ、更に、データ信号D、D* に応じて出力され
る。従って出力PD、PD* には相補的な位相比較出力
が得られる。
【0040】図11は、図10に示したD型フリップフロッ
プを用いた場合の位相比較部の具体的な構成例を示す図
である。
プを用いた場合の位相比較部の具体的な構成例を示す図
である。
【0041】同図に示すように、この回路は、互いに同
じ構成の回路Aおよび回路Bの2段構成となっており、
回路Aの入力は電圧制御発振器出力VCO、VCO
* を、回路Bの入力は回路Aの出力をそれぞれ受けてい
る。回路A(B)の入力端は、入力信号をゲートに受け
る1対のFETQ11−Q12(Q21−Q22)と、クロック
信号CK、CK* をゲートに受ける各1対のFETQ19
−Q20(Q29−Q30)とにより構成されている。尚、F
ET対Q19−Q20(Q29−Q30)およびFETQ15、Q
16(Q25、Q26)はそれぞれFETQ35〜Q37(Q39〜
Q41)により構成された電流源を備えている。
じ構成の回路Aおよび回路Bの2段構成となっており、
回路Aの入力は電圧制御発振器出力VCO、VCO
* を、回路Bの入力は回路Aの出力をそれぞれ受けてい
る。回路A(B)の入力端は、入力信号をゲートに受け
る1対のFETQ11−Q12(Q21−Q22)と、クロック
信号CK、CK* をゲートに受ける各1対のFETQ19
−Q20(Q29−Q30)とにより構成されている。尚、F
ET対Q19−Q20(Q29−Q30)およびFETQ15、Q
16(Q25、Q26)はそれぞれFETQ35〜Q37(Q39〜
Q41)により構成された電流源を備えている。
【0042】更に、FETQ15(Q25)を含む電流路に
はFETQ14(Q24)のゲートが、FETQ16(Q26)
を含む電流路にはFETQ13(Q23)のゲートがそれぞ
れ接続されている。また、FETQ14(Q24)の一端は
FETQ11(Q21)の一端に、FETQ13 (Q 23 )の一
端はFETQ12(Q22)の一端にそれぞれ接続されてい
る。従って、例えばFETQ11(Q21)が導通するとF
ETQ 12 (Q 22 )およびFETQ16(Q26)が非導通に
なり、このときFETQ13 (Q 23 )も非導通になるの
で、回路A(B)の出力端には相補的な出力が発生す
る。尚、この回路A(B)の出力端は、ダイオード群を
介してFETQ15(Q25)、Q16(Q26)の一端に接続
されている。
はFETQ14(Q24)のゲートが、FETQ16(Q26)
を含む電流路にはFETQ13(Q23)のゲートがそれぞ
れ接続されている。また、FETQ14(Q24)の一端は
FETQ11(Q21)の一端に、FETQ13 (Q 23 )の一
端はFETQ12(Q22)の一端にそれぞれ接続されてい
る。従って、例えばFETQ11(Q21)が導通するとF
ETQ 12 (Q 22 )およびFETQ16(Q26)が非導通に
なり、このときFETQ13 (Q 23 )も非導通になるの
で、回路A(B)の出力端には相補的な出力が発生す
る。尚、この回路A(B)の出力端は、ダイオード群を
介してFETQ15(Q25)、Q16(Q26)の一端に接続
されている。
【0043】以上のように構成された回路は、典型的な
D型フリップフロップであり、その機能は図10を参照し
て既に説明した通りである。従って、本発明に係る回路
において、図6に示した位相比較部に代えて使用するこ
とができる。
D型フリップフロップであり、その機能は図10を参照し
て既に説明した通りである。従って、本発明に係る回路
において、図6に示した位相比較部に代えて使用するこ
とができる。
【0044】図7は図1に示した回路における変換部30
の具体例を示す図である。尚、以下の説明において、括
弧で囲まれた記号は変換部60における信号を、括弧で囲
まれていない記号は変換部30における信号をそれぞれ意
味している。
の具体例を示す図である。尚、以下の説明において、括
弧で囲まれた記号は変換部60における信号を、括弧で囲
まれていない記号は変換部30における信号をそれぞれ意
味している。
【0045】尚、図3にも示したように、この回路は、
位相比較部10の出力PD、PD* によって、位相比較部
40の出力QPD、QPD* をラッチする1対のラッチ回
路と、各ラッチの出力とPD、PD* とのNANDをと
るNANDゲートとから構成されている。従って、図6
に比較すると、データ信号D、D* に代わって位相比較
部10の出力PD、PD* を受け、電圧制御発振器出力V
CO、VCO* に代わって位相比較部40の出力QPD、
QPD* を受けていることを除いては、ラッチ回路の構
成は共通である。一方、図3のNAND回路に相当す
る、2対のFETQ51−Q52、Q53−Q54と出力端とに
関連した部分ではこの回路は独自の構成を有している。
位相比較部10の出力PD、PD* によって、位相比較部
40の出力QPD、QPD* をラッチする1対のラッチ回
路と、各ラッチの出力とPD、PD* とのNANDをと
るNANDゲートとから構成されている。従って、図6
に比較すると、データ信号D、D* に代わって位相比較
部10の出力PD、PD* を受け、電圧制御発振器出力V
CO、VCO* に代わって位相比較部40の出力QPD、
QPD* を受けていることを除いては、ラッチ回路の構
成は共通である。一方、図3のNAND回路に相当す
る、2対のFETQ51−Q52、Q53−Q54と出力端とに
関連した部分ではこの回路は独自の構成を有している。
【0046】即ち、各FET対Q51−Q52、Q53−Q54
は、各ラッチ回路の出力をゲートに受け、位相比較部10
の出力PD、PD* により選択的に有効にされるように
構成されている。従って、FET対Q51−Q52、Q53−
Q54の出力からは、互いに相補的な変換信号TR、TR
* が出力される。
は、各ラッチ回路の出力をゲートに受け、位相比較部10
の出力PD、PD* により選択的に有効にされるように
構成されている。従って、FET対Q51−Q52、Q53−
Q54の出力からは、互いに相補的な変換信号TR、TR
* が出力される。
【0047】図8は重ね合わせ部の具体的な構成例を示
す図である。
す図である。
【0048】同図に示すように、この回路は、各々1対
のFETQ61〜Q66により構成された3つの差動増幅器
21、22、23と、FETQ67〜Q69によりそれぞれ構成さ
れた電流源部81とからそれぞれが構成された1対の単位
重ね合わせ部X、Yを組み合わせて構成されている。
のFETQ61〜Q66により構成された3つの差動増幅器
21、22、23と、FETQ67〜Q69によりそれぞれ構成さ
れた電流源部81とからそれぞれが構成された1対の単位
重ね合わせ部X、Yを組み合わせて構成されている。
【0049】各単位重ね合わせ部X、Yにおいて、差動
増幅器22の一方の出力は、差動増幅器21および23の各一
方の出力と結合されており、各差動増幅器21、22、23の
他方の出力も相互に結合されている。また、各差動増幅
器21、22、23はFETQ67〜Q69による電流源81にそれ
ぞれ接続されている。各々がこのような構成を有する単
位重ね合わせ部X、Yは、相互に出力を結合されると共
に、さらに、抵抗R' 0 、R 1 '、ダイオード群D0 ' およ
びFETQ0 ' により構成された基準電圧発生部Gを共
通に接続されている。
増幅器22の一方の出力は、差動増幅器21および23の各一
方の出力と結合されており、各差動増幅器21、22、23の
他方の出力も相互に結合されている。また、各差動増幅
器21、22、23はFETQ67〜Q69による電流源81にそれ
ぞれ接続されている。各々がこのような構成を有する単
位重ね合わせ部X、Yは、相互に出力を結合されると共
に、さらに、抵抗R' 0 、R 1 '、ダイオード群D0 ' およ
びFETQ0 ' により構成された基準電圧発生部Gを共
通に接続されている。
【0050】以上のように構成された重ね合わせ部にお
いて、単位重ね合わせ部Xにおいては、差動増幅器22の
1対の入力であるFETQ64、Q63の各ゲートには、位
相比較部10の出力信号PD、PD* が印加される。ま
た、差動増幅器21のFETQ61のゲートおよび差動増幅
器23のFETQ66のゲートには、変換部30の出力T
R+、TR+ * がそれぞれ印加される。更に、差動増幅
器21のFETQ62および差動増幅器23のFETQ65のゲ
ートには、基準電圧発生部Gが発生する基準電圧が印加
されている。
いて、単位重ね合わせ部Xにおいては、差動増幅器22の
1対の入力であるFETQ64、Q63の各ゲートには、位
相比較部10の出力信号PD、PD* が印加される。ま
た、差動増幅器21のFETQ61のゲートおよび差動増幅
器23のFETQ66のゲートには、変換部30の出力T
R+、TR+ * がそれぞれ印加される。更に、差動増幅
器21のFETQ62および差動増幅器23のFETQ65のゲ
ートには、基準電圧発生部Gが発生する基準電圧が印加
されている。
【0051】一方、単位重ね合わせ部Yにおいては、差
動増幅器22の1対の入力であるFETQ64、Q63の各ゲ
ートには、位相比較部10の出力信号PD、PD* が印加
される。また、差動増幅器21のFETQ61のゲートおよ
び差動増幅器23のFETQ66のゲートには変換部60の出
力TR- 、TR- * がそれぞれ印加される。更に、差動
増幅器21のFETQ62および差動増幅器23のFETQ65
のゲートには、基準電圧発生部Gが発生する基準電圧が
印加されている。
動増幅器22の1対の入力であるFETQ64、Q63の各ゲ
ートには、位相比較部10の出力信号PD、PD* が印加
される。また、差動増幅器21のFETQ61のゲートおよ
び差動増幅器23のFETQ66のゲートには変換部60の出
力TR- 、TR- * がそれぞれ印加される。更に、差動
増幅器21のFETQ62および差動増幅器23のFETQ65
のゲートには、基準電圧発生部Gが発生する基準電圧が
印加されている。
【0052】以上のように構成された回路では、信号P
D、PD* および信号TR+ 、TR+ * の和と、信号P
D、PD* および信号TR- 、TR- * の和が更に加算
されたものが、信号Q、Q* として出力される。
D、PD* および信号TR+ 、TR+ * の和と、信号P
D、PD* および信号TR- 、TR- * の和が更に加算
されたものが、信号Q、Q* として出力される。
【0053】尚、図7および図8に示す回路の基準電圧
発生部Gにおいて、図中に示すように、抵抗の抵抗値を
R0 、R1 、ダイオードのアノード幅をD0 、FETの
ゲート幅をQ0 としたときに、Q0'、D0'およびR0'が
それぞれ下記の式1、式2を満足するように作製するこ
とにより、簡単な構成で温度変動並びに電源電圧変動に
対して安定な基準電圧を発生させることができる。
発生部Gにおいて、図中に示すように、抵抗の抵抗値を
R0 、R1 、ダイオードのアノード幅をD0 、FETの
ゲート幅をQ0 としたときに、Q0'、D0'およびR0'が
それぞれ下記の式1、式2を満足するように作製するこ
とにより、簡単な構成で温度変動並びに電源電圧変動に
対して安定な基準電圧を発生させることができる。
【0054】
【式1】 Q0'=nQ0 、 D0'=nD0 、 R1'=(1/n)R1
【0055】
【式2】R0'・I0'=R0・I0+R0I1/2
【0056】
【発明の効果】以上説明したように、本発明による位相
周波数比較回路は、クロックデータ回路用位相同期ルー
プに対して、データ信号からクロック成分を抽出する回
路を別途設ける必要がない。また、ループフィルタとの
間にチャージポンプ回路を必要としない。従って、特に
チャージポンプを構成し難いGaAsMESFET集積回路
において有利に使用することができる。
周波数比較回路は、クロックデータ回路用位相同期ルー
プに対して、データ信号からクロック成分を抽出する回
路を別途設ける必要がない。また、ループフィルタとの
間にチャージポンプ回路を必要としない。従って、特に
チャージポンプを構成し難いGaAsMESFET集積回路
において有利に使用することができる。
【0057】更に、本発明に係る位相周波数比較器にお
いては、非同期時からの周波数引込み過程においてビー
ト信号等に起因する高周波成分が一切出力されないの
で、出力信号の高周波成分に起因する移相同期ループの
誤動作が生じる恐れがない。このため、この位相周波数
比較回路に接続する位相同期ループの設計が容易になる
という効果がある。
いては、非同期時からの周波数引込み過程においてビー
ト信号等に起因する高周波成分が一切出力されないの
で、出力信号の高周波成分に起因する移相同期ループの
誤動作が生じる恐れがない。このため、この位相周波数
比較回路に接続する位相同期ループの設計が容易になる
という効果がある。
【図1】本発明に係る位相周波数比較回路の基本的な構
成を示す図である。
成を示す図である。
【図2】図1に示した回路において位相比較部10または
40として使用できる回路の構成例および動作を説明する
ための図である。
40として使用できる回路の構成例および動作を説明する
ための図である。
【図3】図1に示した回路において変換部30および60と
して使用できる回路の構成および動作を説明するための
図である。
して使用できる回路の構成および動作を説明するための
図である。
【図4】図1に示した回路において重ね合わせ部20とし
て使用できる回路の構成および動作を説明するための図
である。
て使用できる回路の構成および動作を説明するための図
である。
【図5】図1に示した位相周波数比較回路の出力信号を
示す図である。
示す図である。
【図6】位相比較部として使用できる回路の具体的な構
成例を示す図である。
成例を示す図である。
【図7】変換部として使用できる回路の具体的な構成例
を示す図である。
を示す図である。
【図8】重ね合わせとして使用できる回路の具体的な構
成例を示す図である。
成例を示す図である。
【図9】従来の位相周波数比較回路の典型的な構成を示
す図である。
す図である。
【図10】D型フリップフロップを使用して構成する位
相比較部の機能を説明するための図である。
相比較部の機能を説明するための図である。
【図11】図10に示した位相比較部の具体的な構成例を
示す図である。
示す図である。
Claims (1)
- 【請求項1】電圧制御発振器の発生する所定の周波数の
参照信号および所定のクロック信号を基準とするデータ
信号を受ける第1の位相比較部と、該参照信号の位相を
90度シフトする移相器と、該移相器の出力および該デー
タ信号を受ける第2の位相比較部と、該第1および第2
の位相比較部の位相比較出力を周波数比較出力に変換す
る正相変換部および逆相変換部と、該位相比較部の位相
比較出力と該変換部の周波数比較出力とを受けてそれら
の和を出力する重ね合わせ部とを備え、 更に、該重ね合わせ部が、該位相比較部の出力信号と正
相変換部の出力信号を重ね合わせる第1の単位重ね合わ
せ部と、該位相比較部の出力信号と該逆相変換部の出力
信号を重ね合わせる第2の単位重ね合わせ部とを備え、
該第1および第2の単位重ね合わせ部の出力を加算して
出力するように構成されている ことを特徴とする位相周
波数比較回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02067993A JP3201043B2 (ja) | 1993-01-13 | 1993-01-13 | 位相周波数比較回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02067993A JP3201043B2 (ja) | 1993-01-13 | 1993-01-13 | 位相周波数比較回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06216766A JPH06216766A (ja) | 1994-08-05 |
JP3201043B2 true JP3201043B2 (ja) | 2001-08-20 |
Family
ID=12033870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02067993A Expired - Fee Related JP3201043B2 (ja) | 1993-01-13 | 1993-01-13 | 位相周波数比較回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3201043B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3559743B2 (ja) | 1999-12-17 | 2004-09-02 | 日本オプネクスト株式会社 | 位相周波数同期回路および光受信回路 |
US7466785B2 (en) * | 2002-11-05 | 2008-12-16 | Nxp B.V. | PLL with balanced quadricorrelator |
US7804926B2 (en) | 2002-11-05 | 2010-09-28 | Nxp B.V. | PLL using unbalanced quadricorrelator |
CN1764986B (zh) * | 2003-03-28 | 2010-06-16 | Nxp股份有限公司 | 鉴频器或鉴相器中使用的电路 |
-
1993
- 1993-01-13 JP JP02067993A patent/JP3201043B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06216766A (ja) | 1994-08-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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