JP5390487B2

JP5390487B2 - 電界効果トランジスタの製造方法

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Publication number: JP5390487B2
Application number: JP2010183119A
Authority: JP
Inventors: 恭一鈴木; 康二村木; 恒二小野満; 裕一原田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2010-08-18
Filing date: 2010-08-18
Publication date: 2014-01-15
Anticipated expiration: 2030-08-18
Also published as: JP2012043938A

Description

本発明は、チャネル層をＩｎＡｓから構成した電界効果トランジスタの製造方法に関するものである。

より速い演算およびより高い周波数発振のために、より高速動作可能な電界効果トランジスタ（ＦＥＴ）が求められている。高速な電界効果トランジスタでは、高い電子移動度および高い電子飽和速度が要求されている。例えば、電子のチャネル層をＧａＡｓから構成するＧａＡｓ／ＡｌＧａＡｓヘテロ構造や、電子チャネル層をＩｎＧａＡｓから構成するＩｎＧａＡｓ／ＩｎＡｌＡｓ／ＩｎＰヘテロ構造を基本構造とした電界効果トランジスタで、５００ＧＨｚ以上の動作が実現されている。

このような中で、上述したＧａＡｓやＩｎＧａＡｓよりもさらに高移動度で高い電子飽和密度を持つ材料としてＩｎＡｓがあり、チャネル層をＩｎＡｓから構成するヘテロ構造の電界効果トランジスタが、より高速な動作を可能するものとして期待されている。この電界効果トランジスタは、図８に示すように、基板８０１の上に形成されたＡｌＧａＳｂからなる第１障壁層８０２と、第１障壁層８０２の上に形成されたＩｎＡｓからなるチャネル層８０３と、チャネル層８０３の上に形成されたＡｌＧａＳｂからなる第２障壁層８０４とを備える。また、この電界効果トランジスタは、第２障壁層８０４の上に形成されたＧａＳｂからなるキャップ層８０５と、キャップ層８０５の上に形成されたゲート絶縁層８０６と、ゲート絶縁層８０６の上に形成されたゲート電極８０７と、ゲート電極８０７を挟んで配置されてチャネル層８０３にオーミック接続するソース電極８０８およびドレイン電極８０９とを備える。

一般に、チャネル層にＩｎＡｓを用いるヘテロ構造の電界効果トランジスタには、ＩｎＡｓによるチャネル層８０３を、ＩｎＡｓに格子定数の近いＡｌＳｂもしくはＡｌＧａＳｂよりなる第１障壁層８０２および第２障壁層８０４で挟んだ量子井戸構造が用いられている。これらの構造の作製では、化合物半導体からなる各層の堆積が、分子線エピタキシー法（ＭＢＥ）や有機金属気相成長法（ＭＯＶＰＥ）で行われる。

ＩｎＡｓよりなるチャネル層８０３がある程度厚ければ（１０ｎｍ程度以上）、各障壁層を構成するＡｌＳｂ（もしくはＡｌＧａＳｂ）中の深いアクセプタエネルギー準位よりもＩｎＡｓ中の電子のエネルギー準位が低くなり、１×１０¹²ｃｍ^-2程度の電子が、チャネル層８０３に蓄積する（非特許文献１，２，３参照）。

ところで、障壁層を構成するＡｌＳｂ（もしくはＡｌＧａＳｂ）は、Ａｌを含むために酸化し易く、また、大気中で潮解性がある。このため、チャネル層をＩｎＡｓより構成する量子井戸構造の作製では、一般に、第２障壁層８０４の上に、これと格子定数の近いＧａＳｂからなるキャップ層８０５を形成し、下層に用いられているＡｌを含む層の酸化および潮解を防いでいる。

また、上述した量子井戸構造を用いて電界効果トランジスタを構成するためには、チャネル層８０３とゲート電極８０７との間に、絶縁層が必要となる。例えば、シリコンを用いた電界効果トランジスタでは、酸化シリコンからなる絶縁層をゲート絶縁層として用いている。また、ＧａＡｓ／ＡｌＧａＡｓヘテロ構造の電界効果トランジスタでは、障壁層として用いているＡｌＧａＡｓ層が、ゲート絶縁層となる。

これらに対し、チャネル層にＩｎＡｓを用いる電界効果トランジスタの場合、ＡｌＳｂやＡｌＧａＳｂによる第２障壁層８０４およびＧａＳｂによるキャップ層８０５の絶縁性が低い。このため、ゲート絶縁層８０６を用いずに、キャップ層８０５の上に直接ゲート電極８０７を形成すると、ゲート−チャネル間に漏れ電流が流れ、電界を印加することができず、電界効果トランジスタとして機能しない。このため、キャップ層８０５の上に、例えば、酸化アルミニウムなどのゲート絶縁層８０６を形成し、この上にゲート電極８０７を配置している。なお、ゲート絶縁層８０６は、例えば、プラズマ誘起化学気相成長法（ＰＥＣＶＤ）（非特許文献４参照）、原子層堆積法（ＡＬＤ）（非特許文献５参照）などにより形成できる。

D.J.Chadi,"Electron accumulation at undoped AlSb-InAs quantum wells; Theory", Physical Review B, vol.47, no.20, pp.13478-13484, 1993. J.Shen et al. , "Remote n-type modulation doping of InAs quantum wells by "deep acceptors" in AlSb", Journal of Applied Physics, vol.73, no.12,pp.8313-8318, 1993. M.Ideshita et al. , "Electron accumulation in AIGaSb/lnAs/AIGaSb quantum well system", Applied Physics Letters, vol.60, no.20, pp.2549-2511, 1992. C.Nguyen et al. , "Magneto-transport in InAs/AlSb quantum wells with large electron concentration modulation", Surface Science, vol.267, pp.549-552, 1992. Ian J. Gelfand et al. , "Surface-gated quantum Hall effect in an InAs heterostructure",Applied Physics Letters, vol.88, 252105, 2006.

しかしながら、チャネル層にＩｎＡｓを用いる場合、キャップ層８０５の表面に形成される酸化層や、キャップ層８０５とゲート絶縁層８０６との界面に形成される欠陥などにより、ゲート電圧による正常なトランジスタの制御ができなくなるという問題がある。上述した酸化層および欠陥などは、電子のトラップなり、ゲート電圧の印加による電界を打ち消し、ゲート電圧変化に対する電子濃度の変化を抑制し、ゲート電圧変化に対する電子濃度変化の効率を低下させるようになる。

キャップ層８０５の界面に酸化層や欠陥などが形成されると、図９の（ａ）に示すように、キャップ層８０５とゲート絶縁層８０６との界面に、点線の白丸で示すように電子トラップ準位が形成される。ゲート電圧が０の時は、一部の電子トラップ準位に電子が収容され、一部のトラップ準位は空の状態となる。界面の全体では、図９の（ｂ）に黒点で示すように、ほぼ電気的に中性の状態である。

次に、正のゲート電圧が印加されると、図１０の（ａ）に示すように、電子トラップ準位に電子が満たされていく。電子トラップ準位に電子が満たされていくゲート電圧印加の過程では、正のゲート電圧印加による電界を打ち消すようになる。このため、正のゲート電圧を印加すると、図１０の（ｂ）に実線で示すように、正のゲート電圧が小さい状態では、チャネル層８０３にはあまり電子が蓄積されない状態となり、印加電圧が上昇して全ての電子トラップ準位に電子が満たされると、「Ｑ＝ＣＶ＋α」の直線に沿って、チャネル層８０３の電子が増加していく。なお、Ｑは、チャネル層８０３における電荷量であり、電子濃度ｎおよび電荷素量ｅとすると、Ｑ／ｅ＝ｎとなる。αは定数である。

また、負のゲート電圧が印加されると、図１１の（ａ）に示すように、電子トラップ準位から電子が出て行いき、正電荷分が残る。電子トラップ準位より電子が出て行くゲート電圧印加の過程では、負のゲート電圧印加による電界を打ち消すようにる。このため、負のゲート電圧を印加すると、図１１の（ｂ）に実線で示すように、負のゲート電圧が小さい状態では、チャネル層８０３の電子が放出されずに残り、負の印加電圧が大きくなって全ての電子トラップ準位が空になると、「Ｑ＝ＣＶ＋β」の直線に沿って、チャネル層８０３の電子が減少していく。なお、βは定数である。

以上に説明したように、キャップ層８０５の表面に酸化層および欠陥などが形成されると、トランジスタの動作が阻害され、高速で安定した動作ができないという問題があった。

本発明は、以上のような問題点を解消するためになされたものであり、チャネル層をＩｎＡｓから構成するヘテロ構造の電界効果トランジスタで、高速で安定した動作ができるようにすることを目的とする。

本発明に係る電界効果トランジスタの製造方法は、基板の上にＡｌＧａＳｂおよびＡｌＳｂより選択された化合物半導体からなる第１障壁層を形成する工程と、この第１障壁層の上にＩｎＡｓからなるチャネル層を形成する工程と、このチャネル層の上にＡｌＧａＳｂおよびＡｌＳｂより選択された化合物半導体からなる第２障壁層を形成する工程と、この第２障壁層の上にＧａＳｂからなるキャップ層を形成する工程と、キャップ層を形成した後にキャップ層の表面を塩酸からなる処理液で処理する工程と、キャップ層の表面を処理液で処理した後に、基板を回転させることで遠心力により処理液を除去する工程と、処理液を除去した後にキャップ層の表面が酸化される前にキャップ層の上にゲート絶縁層を形成する工程と、このゲート絶縁層の上にゲート電極を形成する工程と、このゲート電極を挟んで配置されてチャネル層にオーミック接続するソース電極およびドレイン電極を形成する工程とを少なくとも備える。

本発明に係る他の電界効果トランジスタの製造方法は、基板の上にＡｌＧａＳｂおよびＡｌＳｂより選択された化合物半導体からなる第１障壁層を形成する工程と、この第１障壁層の上にＩｎＡｓからなるチャネル層を形成する工程と、このチャネル層の上にＡｌＧａＳｂおよびＡｌＳｂより選択された化合物半導体からなる第２障壁層を形成する工程と、この第２障壁層の上にＧａＳｂからなるキャップ層を形成する工程と、キャップ層を形成した後にキャップ層の表面を塩酸からなる処理液で処理する工程と、キャップ層の表面を処理液で処理した後に、不活性なガスを吹き付けることで処理液を除去する工程と、処理液を除去した後にキャップ層の表面が酸化される前にキャップ層の上にゲート絶縁層を形成する工程と、このゲート絶縁層の上にゲート電極を形成する工程と、このゲート電極を挟んで配置されてチャネル層にオーミック接続するソース電極およびドレイン電極を形成する工程とを少なくとも備える。

以上説明したように、本発明によれば、キャップ層を形成した後にキャップ層の表面を塩酸からなる処理液で処理し、この後に水を用いることなく処理液を除去するようにしたので、チャネル層をＩｎＡｓから構成するヘテロ構造の電界効果トランジスタで、高速で安定した動作ができるようになるという優れた効果が得られる。

図１Ａは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための、各工程における断面を示す断面図である。図１Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための、各工程における断面を示す断面図である。図１Ｃは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための、各工程における断面を示す断面図である。図１Ｄは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための、各工程における断面を示す断面図である。図１Ｅは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための、各工程における断面を示す断面図である。図２は、第１比較素子のゲート電圧Ｖの変化に対するチャネル層の電子濃度ｎの変化を示す特性図である。図３は、実施の形態における製造方法で製造した電界効果トランジスタのゲート電圧Ｖの変化に対するチャネル層の電子濃度ｎの変化を示す特性図である。図４は、第２比較素子のゲート電圧Ｖの変化に対するチャネル層の電子濃度ｎの変化を示す特性図である。図５は、第１比較素子におけるキャップ層表面の原子間力顕微鏡の観察による写真である。図６は、実施の形態における製造方法で製造した電界効果トランジスタにおけるキャップ層表面の原子間力顕微鏡の観察による写真である。図７は、第２比較素子におけるキャップ層表面の原子間力顕微鏡の観察による写真である。図８は、ＩｎＡｓをチャネル層に用いる電界効果トランジスタの構成を示す断面図である。図９は、ＩｎＡｓをチャネル層に用いる電界効果トランジスタの構成および特性を説明するための説明図である。図１０は、ＩｎＡｓをチャネル層に用いる電界効果トランジスタの構成および特性を説明するための説明図である。図１１は、ＩｎＡｓをチャネル層に用いる電界効果トランジスタの構成および特性を説明するための説明図である。

以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｅは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための、各工程における断面を示す断面図である。

まず、図１Ａに示すように、ＩｎＡｓもしくはＧａＡｓからなる基板１０１を用意し、この上に、分子線エピタキシー法により、層厚２．５ｎｍのＡｌＳｂ層および層厚２．５ｎｍのＧａＳｂ層を交互に１０周期積層して超格子層１２１を形成する。引き続き、ＡｌＧａＳｂからなる層厚５００ｎｍの半導体層１２２を形成し、この上に、層厚２．５ｎｍのＡｌＳｂ層および層厚２．５ｎｍのＧａＳｂ層を交互に１０周期積層して超格子層１２３を形成する。これらの層は、この後に形成する各層に対するバッファ層となる。

引き続き、図１Ｂに示すように、超格子層１２３の上に、分子線エピタキシー法により、Ａｌ_0.7Ｇａ_0.3Ｓｂからなる層厚５０ｎｍの第１障壁層１０２、ＩｎＡｓからなる層厚１５ｎｍのチャネル層１０３、Ａｌ_0.7Ｇａ_0.3Ｓｂからなる層厚３０ｎｍの第２障壁層１０４、およびＧａＳｂからなる層厚５ｎｍのキャップ層１０５を順次に積層する。上述した各化合物半導体層の形成は、同じ成膜装置内で、対応する原料のビームに切り替えることで、連続して行う。

次に、キャップ層１０５まで形成した基板１０１を成膜装置より搬出し、図１Ｃに示すように、チャネル層１０３にオーミック接続するソース電極１０８およびドレイン電極１０９を形成する。ソース電極１０８およびドレイン電極１０９は、ＡｕＧｅＮｉ合金から構成すればよい。また、これら電極は、Ｉｎから構成してもよい。ソース電極１０８およびドレイン電極１０９は、キャップ層１０５より合金層を形成することで、チャネル層１０３に電気的に接続している。例えば、レジストを塗布し、公知のリソグラフィー技術でパターンニングし、電極部分のレジストを剥がし、全面に電極材料となる金属をスパッタ法や蒸着法により堆積して電極材料層を形成した後、リフトオフすることで、ソース電極１０８およびドレイン電極１０９を形成すればよい。

以上のようにソース電極１０８およびドレイン電極１０９を形成した後、この段階で露出しているキャップ層１０５の表面を、アセトンおよびイソプロパノールを用いて洗浄（脱脂処理）する。まず、キャップ層１０５の表面をアセトンに浸漬し、引き続き、表面に付着しているアセトンが乾燥する前に、イソプロパノールに浸漬する。この後、基板１０１をイソプロパノール液中より引き上げ、例えば、キャップ層１０５の表面に窒素ガスを吹き付けて乾燥する。なお、キャップ層１０５の表面が清浄であれば、上述した脱脂処理は行わなくてもよい。

次に、キャップ層１０５の表面を塩酸からなる処理液で処理する。処理液は、例えば、塩化水素の３７質量％水溶液を、水で５倍（体積）に希釈したものである。この処理液に、基板１０１を１０秒間程度浸漬することで、キャップ層１０５の表面に形成されているガリウム酸化物およびアンチモン酸化物などから構成されている酸化層を溶解させて除去する。また、ＧａＳｂは塩酸にはほとんど溶解しないが、キャップ層１０５の表面に形成されている微小な凸部は、溶解して削られる。この結果、塩酸の処理液による処理で、キャップ層１０５の表面の平坦性が増加する。

次に、基板１０１を処理液中より引き上げ、直ちにキャップ層１０５の表面に付着している塩酸を除去する。この塩酸の除去では、水を用いることなく、例えば、キャップ層１０５の表面に窒素ガスを吹き付けることで付着している塩酸を除去する。例えば、圧力１ＭＰａ程度の窒素ガスを吹き付ければよい。また、目視により、キャップ層１０５の表面に液滴が無くなるまで窒素ガスの吹き付けを行えばよい。

ここで、ＧａＳｂは、塩酸には難溶であるが、Ｇａ₂Ｏ₃、Ｓｂ₂Ｏ₃などの酸化物は塩酸に溶解する。従って、キャップ層１０５の表面の酸化層の除去に用いることができる。これに対し、硫酸は、ＩｎＡｓやＧａＡｓなど、基板１０１を含めて全てが溶解するため、キャップ層１０５表面の処理には用いることができない。また、リン酸は、ＧａＳｂおよびＡｌＧａＳｂを溶解するため、やはり用いることができない。また、ＮａＯＨやＮＨ₃などのアルカリでも、ＧａＳｂ、ＡｌＧａＳｂを溶解するため、用いることができない。

以上のように、塩酸からなる処理液による処理をして乾燥させた後、表面に再び酸化層が形成される前に、図１Ｄに示すように、酸化アルミニウム（Ａｌ₂Ｏ₃）からなる層厚２０ｎｍのゲート絶縁層１０６を形成する。ＧａＳｂは、大気中において２０分程度で酸化されて酸化層が形成されるので、このようにして酸化層が形成される前に、ゲート絶縁層１０６を形成する。例えば、トリメチルアルミニウムもしくはトリエチルアルミニウムからなるアルミニウム原料および酸化剤としての水蒸気を、各々窒素ガスをキャリアーとして用い、間欠的に交互に供給して１原子層ずつ酸化アルミニウムの層を形成する原子層成長法により形成すればよい。トリメチルアルミニウム、もしくはトリエチルアルミニウムを使う原子層成長法では、ＧａＳｂの表面酸化膜を除去し、電子トラップ準位を低減する効果もある。この原子層成長において、原子層成長装置の成膜室内の圧力は、１０ｈＰａ程度とし、成長温度は１９０℃とすればよい。

次に、図１Ｅに示すように、ソース電極１０８とドレイン電極１０９と間のゲート絶縁層１０６の上に、ゲート電極１０７を形成する。例えば、ゲート絶縁層１０６の上に，ゲート電極１０７の形成位置が開口したレジストパターンを形成する。次に、膜厚５ｎｍのチタン膜を蒸着し、また、チタン膜の上に膜厚９５ｎｍのＡｕ膜を形成する。この後、レジストパターンを除去すれば、Ｔｉ／Ａｕからなるゲート電極１０７が形成できる（リフトオフ法）。なお、図１Ｅでは、ソース電極１０８およびドレイン電極１０９の上にゲート絶縁層１０６が形成されているが、ソース電極１０８およびドレイン電極１０９に配線を接続するときに、接続箇所のゲート絶縁層１０６を除去すればよい。

以上に説明した本実施の形態によれば、キャップ層１０５の表面を塩酸よりなる処理液で処理した後に、水を用いることなく（水洗することなく）処理液を除去し、直ちにゲート絶縁層１０６を形成するので、キャップ層１０５とゲート絶縁層１０６との界面に、電子のトラップとなる酸化層や欠陥などが形成されることが抑制されるようになる。この結果、キャップ層１０５表面の酸化層や欠陥などの存在により、トランジスタの動作が阻害されることなく、高速で安定した動作ができるようになる。

以下、実際に作製した素子の実験結果について説明する。まず、測定は、上述した本実施の形態の製造方法で製造した電界効果トランジスタに加え、他の製造方法で作製した第１比較素子および第２比較素子を対象とする。また、この実験では、ゲート電圧の掃引速度（１Ｖ／３０分）に対するチャネル層における電子濃度の変化を測定する。

第１比較素子は、キャップ層１０５の表面に対し、アセトンおよびイソプロパノールによる脱脂処理をしたものである。第１比較素子では、キャップ層１０５の表面対する塩酸の処理は行っていない。また、第１比較素子では、キャップ層１０５の表面に対する水洗処理も行っていない。

第２比較素子は、キャップ層１０５の表面に対し、アセトンおよびイソプロパノールによる脱脂処理をした後、塩酸の処理および水洗処理を行ったものである。水洗処理は、塩酸処理をした後に塩酸の除去のために行う処理である。なお、第１比較素子、第２比較素子、および実施の形態の製造方法による電界効果トランジスタの全てにおいて、この実験では、チャネル層の層厚を１２ｎｍとし、チャネル層と第１障壁層との間に、層厚１８ｎｍのＧａＳｂ層を備えている。

第１比較素子では、図２に示すように、領域２０１においては、ゲート電圧の変化に対して電子濃度があまり変化していない。なお、矢印は掃引の方向である。

本実施の形態における電界効果トランジスタでは、図３に示すように、ゲート電圧の変化に対して電子濃度が変化しており、電子濃度が変化していない領域がない。なお、矢印は掃引の方向である。

第２比較素子では、図４に示すように、領域４０１においては、ゲート電圧の変化に対して電子濃度があまり変化していない。また、第１比較素子に比較して、電子濃度があまり変化しない領域がより広い電圧範囲となっている。なお、矢印は掃引の方向である。

以上に説明したように、本実施の形態によれば、ゲート電圧の印加による電界が打ち消されることなく、ゲート電圧の変化に対してほぼ比例して電子濃度が変化するようになる。

次に、第１比較素子、第２比較素子、および本実施の形態による電界効果トランジスタにおいて、キャップ層に対する表面処理直後のキャップ層表面状態を、原子間力顕微鏡で観察した結果について説明する。この観察は、常温（２０〜２５℃）で行った。

第１比較素子および本実施の形態による処理では、図５の写真および図６の写真に示すように、大きな差は観察されていない。これらに対し、第２比較素子では、図７の写真に示すように、画像が荒れたように見える多数の微小黒点が観察される。これは、水洗処理により形成された酸化層などの欠陥と考えられる。上述した電気的な測定の結果と併せると、水洗処理をすることは、キャップ層表面の欠陥形成につながることがわかる。従って、塩酸による欠陥除去および窒素吹き付けによる塩酸除去が、キャップ層表面の欠陥の形成防止に有効であることがわかる。なお、図５，図６，図７は、２μｍ×２μｍの領域を示している。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、上述では、窒素ガスを吹き付けることで処理液を除去するようにしたが、窒素ガスに限らず、ヘリウムおよびアルゴンなどの不活性なガスを用いるようにしてもよい。また、塩酸処理の後、塩酸を窒素ガスの吹き付けにより除去したが、これに限るものではなく、所謂スピンナーを用いて基板を回転させることで、遠心力により塩酸を除去するようにしてもよい。また、上述では、ＡｌＧａＳｂから障壁層を構成したが、ＡｌＳｂより障壁層を構成してもよい。

また、本発明は、ＧａＳｂからなるキャップ層の表面を塩酸による処理液で処理した後、水洗処理無しに処理液を除去し、この後、直ちにキャップ層の上にゲート絶縁層を形成するところに特徴がある。従って、ソース電極およびドレイン電極の形成は、例えば、ゲート絶縁層を形成した後で行ってもよく、上述した実施の形態を用いて説明した製造工程の順番に限られるものではない。

１０１…基板、１０２…第１障壁層、１０３…チャネル層、１０４…第２障壁層、１０５…キャップ層、１０６…ゲート絶縁層、１０７…ゲート電極、１０８…ソース電極、１０９…ドレイン電極、１２１，１２３…超格子層、１２２…半導体層。

Claims

基板の上にＡｌＧａＳｂおよびＡｌＳｂより選択された化合物半導体からなる第１障壁層を形成する工程と、
この第１障壁層の上にＩｎＡｓからなるチャネル層を形成する工程と、
このチャネル層の上にＡｌＧａＳｂおよびＡｌＳｂより選択された化合物半導体からなる第２障壁層を形成する工程と、
この第２障壁層の上にＧａＳｂからなるキャップ層を形成する工程と、
前記キャップ層を形成した後にキャップ層の表面を塩酸からなる処理液で処理する工程と、
前記キャップ層の表面を前記処理液で処理した後に、前記基板を回転させることで遠心力により前記処理液を除去する工程と、
前記処理液を除去した後に前記キャップ層の表面が酸化される前に前記キャップ層の上にゲート絶縁層を形成する工程と、
このゲート絶縁層の上にゲート電極を形成する工程と、
このゲート電極を挟んで配置されて前記チャネル層にオーミック接続するソース電極およびドレイン電極を形成する工程と
を少なくとも備えることを特徴とする電界効果トランジスタの製造方法。
基板の上にＡｌＧａＳｂおよびＡｌＳｂより選択された化合物半導体からなる第１障壁層を形成する工程と、
この第１障壁層の上にＩｎＡｓからなるチャネル層を形成する工程と、
このチャネル層の上にＡｌＧａＳｂおよびＡｌＳｂより選択された化合物半導体からなる第２障壁層を形成する工程と、
この第２障壁層の上にＧａＳｂからなるキャップ層を形成する工程と、
前記キャップ層を形成した後にキャップ層の表面を塩酸からなる処理液で処理する工程と、
前記キャップ層の表面を前記処理液で処理した後に、不活性なガスを吹き付けることで前記処理液を除去する工程と、
前記処理液を除去した後に前記キャップ層の表面が酸化される前に前記キャップ層の上にゲート絶縁層を形成する工程と、
このゲート絶縁層の上にゲート電極を形成する工程と、
このゲート電極を挟んで配置されて前記チャネル層にオーミック接続するソース電極およびドレイン電極を形成する工程と
を少なくとも備えることを特徴とする電界効果トランジスタの製造方法。