JP3196858B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、超微細で高速な半導体
装置の製造方法に関し、特に縦型電界効果トランジスタ
を高度に集積した半導体装置に用いるのに好適な垂直形
状のシリコン柱の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an ultra-fine and high-speed semiconductor device, and more particularly to a method for manufacturing a vertical silicon pillar suitable for use in a semiconductor device in which vertical field-effect transistors are highly integrated. About.

【０００２】[0002]

【従来の技術】現在実用化されているＭＯＳ（金属酸化
物半導体）型集積回路では、半導体基板表面に平行（水
平方向）に電気伝導路（以下チャネルと略称する）を形
成した平面型ＭＯＳ電界効果トランジスタ（以下ＭＯＳ
ＦＥＴと略称する）が主要な素子として用いられてい
る。従来集積回路の動作速度と集積度を向上させるため
に、各素子の寸法を縮小して半導体基板上の占有面積を
減少させることが行われてきた。上記平面型ＭＯＳＦＥ
Ｔの占有面積を減少させるには、チャネル長を短くした
り、チャネル幅を小さくする必要がある。ところが現在
の寸法からさらに縮小しようとすれば、短チャネル効果
やホットキャリアによる劣化、あるいは電流駆動能力の
低下など多くの問題に直面することとなる。すなわち、
従来のスケーリング則で素子寸法を縮小して占有面積を
減少することはほぼ限界に達している。2. Description of the Related Art In a MOS (metal oxide semiconductor) type integrated circuit which is currently in practical use, a planar MOS electric field in which an electric conduction path (hereinafter abbreviated as a channel) is formed parallel (horizontally) to the surface of a semiconductor substrate. Effect transistor (hereinafter MOS)
FET) is used as a main element. 2. Description of the Related Art Conventionally, in order to improve the operation speed and the degree of integration of an integrated circuit, the size of each element has been reduced to reduce the area occupied on a semiconductor substrate. The above planar type MOSFE
In order to reduce the area occupied by T, it is necessary to reduce the channel length and the channel width. However, if the current size is to be further reduced, there will be many problems such as a short channel effect, deterioration due to hot carriers, and a reduction in current driving capability. That is,
It has almost reached the limit to reduce the occupied area by reducing the element size by the conventional scaling rule.

【０００３】一方、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板等に形成したＭＯＳＦＥＴにお
いて、半導体薄膜部分を完全に空乏化することにより、
動作速度をはじめとする素子特性を向上できることが見
いだされており、こうした完全空乏化デバイスの研究が
最近行われている。また、チャネル領域を挟む２つのゲ
ート電極を有する２ゲートＭＯＳＦＥＴにより、ドレイ
ン電流の制御性を向上させる研究も進められている。上
述のような占有面積の小さなデバイスや、完全空乏化デ
バイスや、２ゲートデバイスの実現には、様々な方法が
試みられている。On the other hand, SOI (Silicon on I)
In a MOSFET formed on a substrate or the like, by completely depleting a semiconductor thin film portion,
It has been found that element characteristics such as operation speed can be improved, and research on such a fully depleted device has recently been conducted. In addition, research is underway to improve the drain current controllability by using a two-gate MOSFET having two gate electrodes sandwiching a channel region. Various methods have been tried to realize a device having a small occupied area, a fully depleted device, and a two-gate device as described above.

【０００４】上記方法の一つとして、シリコン基板表面
に対して垂直方向のチャネルを有する縦型ＭＯＳＦＥＴ
を形成する方法がある。すなわち、上記縦型ＭＯＳＦＥ
Ｔにおいては、チャネルを流れる電流の方向は基板とほ
ぼ平行を保ちながら、チャネル断面の形状をシリコン基
板表面に対して垂直方向に形成することによって、チャ
ネル長を短くしたりチャネル幅を小さくすることなく占
有面積を減少できる。又、上記縦型ＭＯＳＦＥＴにおい
ては、垂直方向に形成されたチャネル領域の周囲に、ゲ
ート電極を容易に形成することができる。従って、チャ
ネル領域が形成される垂直の基板部分を十分薄い柱状
（あるいは壁状）にすることによって、上記柱状の基板
部分を完全に空乏化することができる。さらに上記縦型
ＭＯＳＦＥＴにおいては、柱状に形成した上記基板部分
の相対する２つの側壁に沿ってゲート電極を形成するこ
とにより、２ゲート完全空乏化縦型ＭＯＳＦＥＴを容易
に実現できる。このようにチャネルを垂直に形成した縦
型ＭＯＳＦＥＴを主要な素子とすることによって、微細
で高速な半導体装置を製造できる。As one of the above methods, a vertical MOSFET having a channel perpendicular to the surface of a silicon substrate
Is formed. That is, the above vertical MOSFE
At T, the channel length is reduced or the channel width is reduced by forming the channel cross-section perpendicular to the silicon substrate surface while maintaining the direction of the current flowing through the channel substantially parallel to the substrate. Occupied area can be reduced. Further, in the above vertical MOSFET, a gate electrode can be easily formed around a channel region formed in a vertical direction. Therefore, by making the vertical substrate portion on which the channel region is formed into a sufficiently thin columnar (or wall) shape, the columnar substrate portion can be completely depleted. Further, in the vertical MOSFET, by forming gate electrodes along two opposing side walls of the substrate portion formed in a columnar shape, a two-gate fully-depleted vertical MOSFET can be easily realized. By using a vertical MOSFET having a vertically formed channel as a main element, a fine and high-speed semiconductor device can be manufactured.

【０００５】従来、ＳＯＩ完全空乏化縦型ＭＯＳＦＥＴ
の製造方法として、図２から図４に示すような方法があ
る（特願平３−２１７０３１）。以下図２から図４に従
って、従来のＳＯＩ完全空乏化縦型ＭＯＳＦＥＴの製造
方法について説明する。まず、図２（ａ）に示すように
Ｐ型シリコン基板１１の表面に通常のフォトリソグラフ
ィ及びＲＩＥ法によってＳｉＯ2 のパターン１２を形成
する。次いで図２（ｂ）に示すようにＳｉ3 Ｎ4 膜１３
を１００ｎｍの厚さに形成する。Conventionally, SOI fully depleted vertical MOSFET
2 to 4 (Japanese Patent Application No. 3-217031). A method of manufacturing a conventional SOI fully-depleted vertical MOSFET will be described below with reference to FIGS. First, as shown in FIG. 2A, a pattern 12 of SiO2 is formed on the surface of a P-type silicon substrate 11 by ordinary photolithography and RIE. Next, as shown in FIG. 2B, the Si3 N4 film 13 is formed.
Is formed to a thickness of 100 nm.

【０００６】その後、図２（ｃ）に示すようにＲＩＥ法
によって全面をエッチングして、ＳｉＯ2 パターン１２
の両側面にＳｉ3 Ｎ4 の側壁１３ａを形成する。この場
合に形成される側壁１３ａの水平方向の厚み（以下、単
に側壁１３ａの厚みという）は５０ｎｍであるが、この
側壁１３ａの厚みはＳｉＯ2 パターン１２の厚さやＳｉ
3 Ｎ4 膜１３の厚さによって制御できる。次に、フッ酸
溶液に浸して図２（ｄ）に示すようにＳｉＯ2 パターン
１２のみを選択的に除去する。その後、図２（ｅ）に示
すように、側壁１３ａエッチングマスクとしてＲＩＥ法
によってＰ型シリコン基板１１を３００ｎｍの深さまで
エッチングしてシリコン柱１１ａを形成する。このよう
に、膜形成技術とサイドウォール形成技術とによって、
エッチングマスクとなる側壁１３ａを形成するので、シ
リコン柱１１ａの厚みは微細加工の制限に左右されな
い。Thereafter, as shown in FIG. 2C, the entire surface is etched by the RIE method to
Are formed on both side surfaces of the substrate. The thickness of the side wall 13a formed in this case in the horizontal direction (hereinafter, simply referred to as the thickness of the side wall 13a) is 50 nm.
It can be controlled by the thickness of the 3N4 film 13. Next, the substrate is immersed in a hydrofluoric acid solution to selectively remove only the SiO2 pattern 12 as shown in FIG. Thereafter, as shown in FIG. 2E, the P-type silicon substrate 11 is etched to a depth of 300 nm by RIE as an etching mask for the side wall 13a to form a silicon pillar 11a. As described above, the film formation technology and the sidewall formation technology
Since the side wall 13a serving as an etching mask is formed, the thickness of the silicon pillar 11a is not affected by restrictions on microfabrication.

【０００７】次に、図３（ｆ）に示すように、５０ｎｍ
の厚さでＳｉ3 Ｎ4 膜２２を形成した後、ＲＩＥ法によ
って全面エッチバックを行って、図３（ｊ）に示すよう
にＳｉ3 Ｎ4 の側壁２２ａを形成する。次に、図３
（ｈ）に示すように、熱酸化を行って酸化膜２３を形成
し、この酸化膜２３によってシリコン柱１１ａをＰ型シ
リコン基板１１から絶縁する。その後、図３（ｉ）に示
すように、リン酸溶液で側壁２２ａ、１３ａを除去して
シリコン柱１１ａを残す。次に、図３（ｊ）に示すよう
に、上記シリコン柱１１ａの表面にゲート酸化膜３１を
形成した後、図３（ｋ）に示すように、ポリシコン等の
材料でゲート電極３２を形成する。その後、上記形成さ
れたゲート電極３２をマスクにして、シリコン柱１１ａ
にヒ素（Ａｓ）イオンを注入する。こうして、シリコン
柱１１ａにおけるゲート電極３２によって覆われていな
い箇所に、ソース・ドレイン領域が形成される。完成例
は図４である。この従来例によれば、チャネル長を精度
よく制御できると共に、シリコン柱１１ａの厚みを微細
加工の限界とは関係なく薄く設定できるので、完全空乏
化ＭＯＳ半導体装置を製造できる。Next, as shown in FIG.
After the formation of the Si3 N4 film 22 with a thickness of 3 mm, the entire surface is etched back by RIE to form the side walls 22a of Si3 N4 as shown in FIG. Next, FIG.
As shown in (h), thermal oxidation is performed to form an oxide film 23, and the silicon pillar 11a is insulated from the P-type silicon substrate 11 by the oxide film 23. Thereafter, as shown in FIG. 3I, the side walls 22a and 13a are removed with a phosphoric acid solution to leave the silicon pillars 11a. Next, as shown in FIG. 3 (j), after forming a gate oxide film 31 on the surface of the silicon pillar 11a, as shown in FIG. 3 (k), a gate electrode 32 is formed of a material such as polysilicon. . Then, using the gate electrode 32 formed as a mask, the silicon pillar 11a is formed.
Is implanted with arsenic (As) ions. Thus, source / drain regions are formed in portions of the silicon pillar 11a that are not covered by the gate electrode 32. FIG. 4 shows a completed example. According to this conventional example, the channel length can be controlled with high accuracy, and the thickness of the silicon pillar 11a can be set thin irrespective of the limit of fine processing, so that a fully depleted MOS semiconductor device can be manufactured.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、上記Ｍ
ＯＳＦＥＴの製造方法においては、上記シリコン柱１１
ａの形成は、図２の（ｄ）に見られるように、サイドウ
ォールで形成したＳｉ3Ｎ4 膜をマスクとして行われ
る。この時、マスクとなるＳｉ3 Ｎ4 膜の断面形状は、
長方形ではなく曲率を持った左右非対称な形状である
（図２の（ｄ）参照）。このような形状のマスク材で垂
直形状で高いシリコン柱を得ることは非常に困難であ
る。つまり現在の微細加工技術では、上記のマスク形状
では垂直で良好なシリコン柱を得難く、上記超微細なＳ
ＯＩ完全空乏化ＭＯＳＦＥＴは製造しにくいという問題
点がある。そこで本発明の課題は、垂直で良好な形状の
シリコン柱を形成し上記超微細なＳＯＩ完全空乏化ＭＯ
ＳＦＥＴを簡単に製造できる半導体装置の製造方法を提
供することにある。However, the above M
In the method for manufacturing the OSFET, the silicon pillar 11
The formation of a is performed using the Si3N4 film formed on the side wall as a mask, as shown in FIG. At this time, the cross-sectional shape of the Si3 N4 film serving as a mask is
The shape is not a rectangle but asymmetrical with curvature (see (d) of FIG. 2). It is very difficult to obtain a vertically high silicon pillar with a mask material of such a shape. In other words, with the current microfabrication technology, it is difficult to obtain vertical and good silicon pillars with the above mask shape, and the ultrafine S
There is a problem that the OI fully depleted MOSFET is difficult to manufacture. Therefore, an object of the present invention is to form a vertical silicon pillar having a good shape and to form the above-mentioned ultrafine SOI fully depleted MO.
It is an object of the present invention to provide a method of manufacturing a semiconductor device which can easily manufacture an SFET.

【０００９】[0009]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、所定伝導形の半導体基板上の全面に第１の絶
縁膜を形成する工程と、この絶縁膜とは異なる薄膜材料
で選択的パターンを形成する工程と、前記パターンの上
から前記薄膜材料で薄膜を全面に形成する工程と、さら
に全面に第２の絶縁膜を形成する工程と、サイドウォー
ル技術により前記選択的パターン部の周囲部分のみを残
し前記第２の絶縁膜を除去して側壁を形成する工程と、
前記側壁形成物をマスクとして前記薄膜材料をエッチン
グする工程と、前記エッチングにおいて側壁形成物直下
に残留した前記薄膜材料をマスクとして前記第１の絶縁
膜をエッチングする工程と、前記エッチング工程で残留
した第１の絶縁膜をマスクとして半導体基板をエッチン
グして上記半導体基板上に半導体柱を形成する工程とを
備えることにより、前記課題を解決するものである。According to a method of manufacturing a semiconductor device of the present invention, a step of forming a first insulating film over an entire surface of a semiconductor substrate of a predetermined conductivity type, and a step of selecting a thin film material different from the insulating film. Forming a thin film with the thin film material over the entire pattern, forming a second insulating film over the entire surface, and forming a second insulating film over the entire surface by a sidewall technique. Forming a sidewall by removing the second insulating film while leaving only a peripheral portion;
A step of etching the thin film material using the sidewall formation as a mask, a step of etching the first insulating film using the thin film material remaining immediately below the sidewall formation in the etching as a mask, and a step of etching the first insulating film. The step of forming a semiconductor pillar on the semiconductor substrate by etching the semiconductor substrate using the first insulating film as a mask.

【００１０】[0010]

【作用】本発明においては、半導体基板１１の上に第１
の絶縁膜４０を形成し、この上に薄膜材料で選択的パタ
ーン４１を形成し、同じ薄膜材料で全面に薄膜４２を形
成し、さらに全面に第２の絶縁膜４３を形成する。この
後サイドウォール技術により前記選択的パターン４１の
周囲部分のみを残して前記第２の絶縁膜４３を除去して
側壁４４を形成する。According to the present invention, the first substrate is placed on the semiconductor substrate 11.
An insulating film 40 is formed, a selective pattern 41 is formed thereon with a thin film material, a thin film 42 is formed on the entire surface with the same thin film material, and a second insulating film 43 is formed on the entire surface. Thereafter, the second insulating film 43 is removed by a sidewall technique while leaving only the peripheral portion of the selective pattern 41 to form a sidewall 44.

【００１１】この側壁４４の水平方向の厚さは、選択的
パターン４１の厚さや第２の絶縁膜４３の厚さによって
制御する。次に、この側壁４４をマスクとして、薄膜４
２及び選択的パターン４１をエッチングする。次に、残
留した薄膜４２をマスクとして、側壁４４および第１の
絶縁膜４０をエッチングする。次に、残留した第１の絶
縁膜４０をマスクとして半導体基板１１をエッチングし
て、シリコン柱１１ａを得る。こうして、フォトリソグ
ラフィなどの選択的パターン形成の微細加工精度に制限
されず、サイドウォール技術の側壁形成により、微細な
シリコン柱が得られる。The thickness of the side wall 44 in the horizontal direction is controlled by the thickness of the selective pattern 41 and the thickness of the second insulating film 43. Next, using the side wall 44 as a mask, the thin film 4
2 and the selective pattern 41 are etched. Next, using the remaining thin film 42 as a mask, the side wall 44 and the first insulating film 40 are etched. Next, the semiconductor substrate 11 is etched using the remaining first insulating film 40 as a mask to obtain a silicon pillar 11a. In this manner, fine silicon pillars can be obtained by the sidewall formation by the sidewall technique without being limited by the fine processing accuracy of selective pattern formation such as photolithography.

【００１２】[0012]

【実施例】以下、本発明を図示した実施例によって詳細
に説明する。まず、図１（ａ）に示すようにＰ型シリコ
ン基板１１の表面に、熱酸化膜（以下ＳｉＯ2 膜と略称
する）４０を全面に３００ｎｍ形成する。その後通常の
フォトリソグラフィ及びＲＩＥ法により、ポリシリコン
（多結晶シリコン）のパターン４１を形成する。次い
で、図１（ｂ）に示すように前記ポリシリコンのパター
ン４１と同じポリシリコン膜４２、ＳｉＯ2 膜４３をそ
れぞれ３０ｎｍ、３００ｎｍを順に形成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the illustrated embodiments. First, as shown in FIG. 1A, a thermal oxide film (hereinafter abbreviated as SiO2 film) 40 is formed on the entire surface of a P-type silicon substrate 11 to a thickness of 300 nm. Thereafter, a polysilicon (polycrystalline silicon) pattern 41 is formed by ordinary photolithography and RIE. Then, as shown in FIG. 1B, a polysilicon film 42 and a SiO2 film 43, which are the same as the polysilicon pattern 41, are sequentially formed in a thickness of 30 nm and 300 nm, respectively.

【００１３】次に、図１（ｃ）に示すようにＲＩＥ法に
よって全面をエッチングして、ポリシリコンのパターン
４１の両側面にＳｉＯ2 の側壁４４を形成する。この場
合の側壁４４の水平方向の厚さはポリシリコンパターン
４１の厚さやＳｉＯ2 膜４３の厚さによって制御でき
る。次に、ポリシリコンを全面エッチングすることによ
り、図１（ｄ）に示すとおりポリシリコンパターン４１
およびポリシリコン４２を除去する。その後ＳｉＯ2 エ
ッチングにより、Ｓｉ柱エッチングするためのマスクと
してＳｉＯ2 ４０、ポリシリコン４２が形成されたのが
図１（ｅ）である。そして、この２層パターン（ＳｉＯ
2 ４０、ポリシリコン４２）をマスクに、ＲＩＥ法によ
ってＰ型シリコン基板１１を５００ｎｍの深さまでエッ
チングして、シリコン柱１１ａを形成したのが図１
（ｆ）である。Next, as shown in FIG. 1C, the entire surface is etched by RIE to form sidewalls 44 of SiO2 on both sides of the polysilicon pattern 41. In this case, the thickness of the side wall 44 in the horizontal direction can be controlled by the thickness of the polysilicon pattern 41 and the thickness of the SiO2 film 43. Next, the polysilicon pattern is etched as shown in FIG.
And the polysilicon 42 is removed. Then, FIG. 1E shows that SiO2 40 and polysilicon 42 were formed as masks for Si pillar etching by SiO2 etching. Then, the two-layer pattern (SiO
FIG. 1 shows that the P-type silicon substrate 11 was etched to a depth of 500 nm by the RIE method with the use of 240, polysilicon 42) as a mask to form a silicon pillar 11a.
(F).

【００１４】その後図１（ｇ）に示すように、シリコン
ナイトライド（Ｓｉ3 Ｎ4 ）膜によるサイドウォール４
５を形成し、酸化することによってＳＯＩを形成する。
（この時のＳｉＯ2 が４６）。それから、ソース・ドレ
イン・ゲートは従来通り形成する。以上明らかなよう
に、サイドウォールによって製作した側壁をマスクにシ
リコン柱エッチングをするのではなく、ほぼ垂直な形状
のＳｉＯ2 をマスクにシリコン柱エッチングを行うた
め、現在の微細加工技術でも比較的容易に垂直なシリコ
ン柱を得ることができる。Thereafter, as shown in FIG. 1 (g), the side wall 4 made of a silicon nitride (Si3 N4) film is formed.
5 is formed and oxidized to form an SOI.
(The SiO2 at this time is 46). Then, the source / drain / gate is formed conventionally. As is clear from the above, the silicon pillar is etched not by using the side wall produced by the sidewall as a mask but by the SiO 2 having a substantially vertical shape as a mask. Vertical silicon pillars can be obtained.

【００１５】[0015]

【発明の効果】以上説明した通り、本発明によれば、フ
ォトリソグラフィの微細加工を上回る超微細で良好な垂
直シリコン柱が得られ、これを用いて超微細なＳＯＩ完
全空乏化ＭＯＳＦＥＴを形成し、超高密度な集積度を持
つ高速半導体装置を製造することができるという効果が
ある。As described above, according to the present invention, it is possible to obtain an ultra-fine and excellent vertical silicon pillar exceeding the fine processing of photolithography, and to form an ultra-fine SOI fully depleted MOSFET by using this. Thus, there is an effect that a high-speed semiconductor device having an ultra-high density of integration can be manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明の半導体装置の製造方法の実施
例によるＳＯＩ完全空乏化ＭＯＳＦＥＴの製造過程の説
明図である。FIG. 1 is an explanatory diagram of a manufacturing process of an SOI fully depleted MOSFET according to an embodiment of a method of manufacturing a semiconductor device of the present invention.

【図２】図２は、従来のＳＯＩ完全空乏化ＭＯＳＦＥＴ
の製造方法に係る製造過程の説明図である。FIG. 2 shows a conventional SOI fully depleted MOSFET.
It is explanatory drawing of the manufacturing process which concerns on the manufacturing method of FIG.

【図３】図３は、図２に続く従来の製造過程の説明図で
ある。FIG. 3 is an explanatory view of a conventional manufacturing process following FIG. 2;

【図４】図４は、ＳＯＩ完全空乏化ＭＯＳＦＥＴの完成
例の説明図である。FIG. 4 is an explanatory diagram of a completed example of the SOI fully depleted MOSFET.

【符号の説明】[Explanation of symbols]

１１ Ｐ形シリコン基板 １１ａ シリコン柱 １３ａ、２２ａ、４４ 側壁 ２３ 絶縁膜（酸化膜） 11 P-type silicon substrate 11a Silicon pillar 13a, 22a, 44 Side wall 23 Insulating film (oxide film)

フロントページの続き (56)参考文献 特開 平２−263473（ＪＰ，Ａ) 特開 平５−198817（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336 H01L 21/762 H01L 21/8242 H01L 27/108 Continuation of the front page (56) References JP-A-2-263473 (JP, A) JP-A-5-198817 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 29 / 78 H01L 29/786 H01L 21/336 H01L 21/762 H01L 21/8242 H01L 27/108

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 所定伝導形の半導体基板上の全面に第１
の絶縁膜を形成する工程と、 この絶縁膜とは異なる薄膜材料で選択的パターンを形成
する工程と、 前記パターンの上から前記薄膜材料で薄膜を全面に形成
する工程と、 さらに全面に第２の絶縁膜を形成する工程と、 サイドウオール技術により前記選択的パターン部の周囲
部分のみを残し前記第２の絶縁膜を除去して側壁を形成
する工程と、 前記側壁形成物をマスクとして前記薄膜材料をエッチン
グする工程と、 前記エッチングにおいて側壁形成物直下に残留した前記
薄膜材料をマスクとして前記第１絶縁膜をエッチングす
る工程と、 前記エッチング工程で残留した第１の絶縁膜をマスクと
して半導体基板をエッチングする工程とを備えて上記半
導体基板上に半導体柱を形成することを特徴とする半導
体装置の製造方法。A first conductive type semiconductor substrate on the entire surface of the semiconductor substrate;
Forming a selective pattern using a thin film material different from the insulating film; forming a thin film using the thin film material over the pattern; Forming a side wall by removing the second insulating film while leaving only the peripheral portion of the selective pattern portion by a sidewall technology; and forming the thin film using the side wall forming product as a mask. A step of etching a material; a step of etching the first insulating film using the thin film material remaining immediately below the sidewall formation in the etching as a mask; and a semiconductor substrate using the first insulating film remaining in the etching step as a mask. Forming a semiconductor pillar on the semiconductor substrate, including a step of etching the semiconductor substrate.