JP2688976B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
的には、基板バイアス電圧発生回路を備えた半導体集積
回路装置に関する。
憶装置を製造するメーカは、完成した半導体記憶装置に
対して種々のテストを施し、不良品の排除を図る。この
テストには様々の種類があるが、最も簡単なものは、全
メモリセルに「0」を書込んだ後に全メモリセルからデ
ータを読出してチェックし、次に全メモリセルに「1」
を書込んだ後に全メモリセルからデータを読出してチェ
ックするテストである。たとえば、4MビットのDRAMの場
合に対してこのテストを行なうとすると、そのテスト時
間T1は次式(1)で表わされる。
し、「1」の書込みおよび「1」の読出しに相当する。
また、次の4×106は、メモリ容量に相当する。最後の1
0μsecは、サイクル時間であり、行アドレスストローブ
信号▲▼の最大パルス幅に相当する。
ない場合がある。そのため、たとえば、入力信号のタイ
ミング条件、アドレス信号の番地指定順序、メモリセル
に書込まれるデータのパターンなどを変えた別のテスト
も行なう必要がある。しかしながら、テストの種類によ
っては、そのテスト時間が極めて長くなり、実行が困難
な場合がある。たとえば、最悪条件に近いテストとして
知られているWalking Patternを用いたテスト(電子通
信学会論文誌1977−12 Vol.J60−D No.12 pp.1031
〜1038に示されている)は、そのテスト時間T2が次式
(2)で示されるように極めて長時間となる。
できることがテスト時間の短縮化を図る点で好ましい。
そこで、この発明は、長時間のテストを行なうことな
く、短時間のテストで不良品を発見できるようにするこ
とを目的とする。
ち或る条件の下で誤動作するかどうかは、電源電圧と基
板電圧とが密接に関係するので、以下、そのことについ
て説明する。
VBB発生回路と称す)の一般的な構成を示すブロック図
である。従来の半導体記憶装置においては、動作速度の
高速化および動作の安定化を図るために、このようなV
BB発生回路が設けられている。このVBB発生回路は、P
型半導体基板またはP型ウェル領域に一定の大きさの負
電圧を供給することにより、これらP型半導体基板また
はP型ウェル領域とそれらに隣接する反対導電型(N
型)の領域との間のPN接合部に加わる逆方向のバイアス
を大きくする。それによって、半導体記憶装置のPN接合
部に寄生するPN接合容量が小さくされる。その結果、メ
モリセルから内部信号線に読出される信号量が増大し、
動作速度の高速化および動作の安定化が図られる。
ンバータ回路からなるリング発振回路1と、その出力信
号φcを受けるチャージポンプ回路2とによって構成さ
れる。チャージポンプ回路2は、その一方電極にリング
発振回路1の出力信号φcを受けるチャージポンプ用キ
ャパシタ5と、このチャージポンプ用キャパシタ5の他
方電極と接地との間に介挿されるN型電界効果トランジ
スタ(以下n−FETと称す)3と、チャージポンプ用キ
ャパシタ5の他方電極と出力端子6との間に介挿される
n−FET4とを含む。n−FET3は、そのドレインとゲート
とがチャージポンプ用キャパシタ5の他方電極に接続さ
れている。また、n−FET4は、そのドレインとゲートと
が出力端子6に接続されている。n−FET3および4は、
整流素子としての機能を有し、チャージポンプ回路2は
一種の整流回路と見ることもできる。このようなVBB発
生回路において、リング発振回路1の出力信号φcの電
位が変化することにより、チャージポンプ用キャパシタ
5の充放電が行なわれる。すなわち、出力信号φcの正
から負への電位変化時にのみ基板側すなわち出力端子6
側が負の電位に充電される。この電位変化が繰返される
ことにより、基板側は或る値の電位まで充電されること
になる。この値は、近似的に次式(3)で表わされる。
る。また、VTHNはn−FET3および4のしきい値電圧であ
る。ここで、Vcは電源電圧Vccと同一値に設定されるこ
とが一般的である。そのために、リング発振回路1には
Vcc電源端子7を介して電源電圧Vccが印加されている。
この場合、(3)式は次式(4)のようになる。
る。
路により供給される基板電圧VBBとは半導体記憶装置の
動作に対し、相互にかつ密接に関係している。たとえ
ば、電源電圧Vccが大きく基板電圧VBBが小さい場合は、
内部回路のノイズが増大するとともに、半導体記憶装置
内のトランジスタ、特にメモリセルに用いられているト
ランジスタのしきい値電圧が低下するので、半導体記憶
装置が誤動作を起こしやすくなる。逆に、電源電圧Vcc
が小さく基板電圧VBBが大きい場合は、メモリセルに蓄
積される電荷量が減少するので、同じく誤動作を起こし
やすくなる。より詳細に説明すると、一般のDRAMにおい
ては、メモリセルの寄生容量により、ワード線とビット
線とが結合されてビット線の電圧が引き下げられる(Δ
V)場合がある(たとえば、U.S.P.4,513,399の第3欄
第2パラグラフ参照)。もし、1個のメモリセルのトラ
ンジスタの閾値電圧が製造中の欠陥(ゴミ等)により他
のメモリセルのトランジスタの閾値電圧VTHよりも小さ
くなると、ΔVの影響を受けてそのメモリセルは誤動作
しやすくなる。この誤動作は、Vcc=大、あるいは、|V
BB|=小でより起こりやすくなる。なぜならば、Vcc=大
であると、ΔVが大きくなり、|VBB|=小であるとメモ
リセルのトランジスタのVTHが小さくなるからである。
この関係を示したのが、第19図の特性曲線Bである。こ
の特性曲線Bは、電源電圧Vccとは独立に外部から強制
的に基板電圧VBBを与えて半導体記憶装置の動作特性を
調べた結果を表わしたものである。すなわち、特性曲線
Bの内側が正常動作領域で、外側が誤動作領域を示して
いる。したがって、基板電圧VBBが特性曲線Bの内側に
ある限り、半導体記憶装置は正常に動作する。なお、特
性曲線Bは斜線で示されるような或る幅を有している。
これは、半導体記憶装置の動作条件(たとえば、入力信
号のタイミング条件、アドレス信号の番地指定順序、メ
モリセルに書込まれるデータパターンなど)によって、
半導体記憶装置の動作特性が変動することを示してい
る。前述したごとく、半導体記憶装置のテストは、種々
の条件を変えて行なわれる。そのため、実施するテスト
の種類が異なれば、半導体記憶装置の動作特性は、特性
曲線Bの斜線の幅内で変動する。
く、正常動作領域が広いので、VBB線Aは、常に正常動
作領域内に存在する。したがって、どのようなテストを
行なっても半導体記憶装置は正常に動作する。これに対
し、製造中に発生したごみ等により一部のメモリセルの
トランジスタのしきい値電圧が異常に低下した場合、半
導体記憶装置の動作特性は、その異常なメモリセルによ
って決まり、特性曲線Bの形状が変化する。すなわち、
正常動作領域が狭くなる。その結果、第20図に示すごと
く、VBB線Aが完全に特性曲線Bの外側、すなわち誤動
作領域に出た場合、どのようなテストを行なっても半導
体記憶装置は誤動作する。したがって、良品を容易に発
見できる。
曲線Bの幅の中に存在する場合は問題となる。すなわ
ち、この場合、半導体記憶装置はテストの種類によって
正常に動作したり誤動作したりする。なぜならば、テス
トの種類が異なれば、半導体記憶装置の動作特性も異な
るので、半導体記憶装置の動作特性は特性曲線Bの幅内
で変動するからである。たとえば、第22図に示すよう
に、VBB線Aが簡単な短時間テスト(たとえば、前述の
(1)式に示すテスト)を行なったときの特性曲線B1よ
りも正常動作領域側で、複雑な長時間テスト(たとえ
ば、前述の(2)式に示すテスト)を行なったときの動
作特性曲線B2よりも誤動作領域側に位置する場合、不良
品は簡単な短時間テストで発見できないことになる。そ
の結果、不良品を除くために複雑な長時間テストを実施
しなければならず、テスト時間が長くなってしまうとい
う問題点があった。
されたもので、簡単な短時間のテストで不良品を除け得
るような半導体集積回路装置を提供することを目的とす
る。
を発生するための発振手段と、この発振手段からのクロ
ック信号の振幅を振幅設定信号に応答して調整するため
の振幅調整手段と、この振幅調整手段により調整された
0より大きな振幅を有するクロック信号に従ってキャパ
シタにチャージポンプ動作を行なわせて基板バイアス電
圧を発生し、回路素子が形成された半導体基板へこの発
生したバイアス電圧を印加するチャージポンプ手段とを
備える。
有するクロック信号を発生する発振手段と、第1および
第2の電源ノードに与えられる電圧を動作電源電圧とし
て動作し、発振手段が出力するクロック信号をバッファ
処理するためのバッファ手段と、動作モード指定信号に
応答して、バッファ手段の第1の電源ノードに印加され
る電圧レベルを変更する手段と、バッファ手段からの信
号に応答して、回路素子が形成された半導体基板へバイ
アス電圧を印加するチャージポンプ手段とを備える。
の電圧と第2のレベルの電圧との間で振動するクロック
信号を発生する発振手段と、この発振手段からのクロッ
ク信号を受け、第1の電源ノードに与えられる第1のレ
ベルの電圧と第2の電源ノードに与えられる電圧とを動
作電源電圧として動作し、発振手段の出力をバッファ処
理して第1および第2の電源ノードに与えられる電圧レ
ベルの間で振動するクロック信号を出力するバッファ手
段と、通常動作モード時に第2のレベルの電圧を第2の
電源ノードに印加しかつテスト動作モード時に第2のレ
ベルよりも第1のレベルに近い第3のレベルの電圧を第
2の電源ノードに印加する電圧レベル変更手段と、バッ
ファ手段が出力する信号に応答して、回路素子が形成さ
れた半導体基板へバイアス電圧を印加するためのチャー
ジポンプ手段とを備える。
有するクロック信号を発生する発振手段と、テスト動作
モード指示信号に応答して、発振手段が出力するクロッ
ク信号の第1の振幅をさらに拡大して第2の振幅に変更
する振幅拡大手段と、この振幅拡大手段の出力する第2
の振幅の信号に応答して、回路素子が形成された半導体
基板へバイアス電圧を印加するためのチャージポンプ手
段とを備える。
ク信号に応答して、第1のレベルの電圧よりも高いレベ
ルの昇圧電圧を発生して信号線へ与えるための昇圧手段
と、この信号線上の電圧を第1のレベルの電圧よりも高
くかつ昇圧電圧よりも低い第2のレベルの電圧にクラン
プするためのクランプ手段と、信号線から電圧を与えら
れ、この電圧を第1のレベルの電圧に低下させるための
電圧降下手段と、テスト動作モード指示信号に応答し
て、上記信号線上の第2のレベルの電圧を電源線に伝達
するための第1の電圧伝達手段と、通常動作モード指示
信号に応答して、電圧降下手段が出力する第1のレベル
の電圧を上記電源線へ伝達するための第2の電圧伝達手
段と、第1のレベルの電圧および第3のレベルの電圧の
間で振動する第2のクロック信号を発生する発振手段
と、上記電源線上の電圧と第3のレベルの電圧を動作電
源電圧として動作し、発振手段が出力する第2のクロッ
ク信号をバッファ処理するためのバッファ手段と、この
バッファ手段が出力する信号に応答して、回路素子が形
成された半導体基板にバイアス電圧を印加するチャージ
ポンプ手段とを備える。
ク信号に応答して第1のレベルよりも高いレベルの昇圧
電圧を発生して信号線へ伝達するための昇圧手段と、こ
の信号線上の電圧レベルを第1のレベルよりも高くかつ
昇圧電圧レベルよりも低い第2のレベルにクランプする
ためのクランプ手段と、第1の電源ノードに整流素子を
介して印加される第1のレベルの電圧と第2の電源ノー
ドに印加される第3の電圧レベルの電圧を動作電源電圧
として動作し、切換指示信号を入力として受ける第1の
インバータ回路と、第3の電源ノードに印加される上記
信号線上の電圧と第4の電源ノードに印加される第3の
レベルの電圧を動作電源電圧として動作し、第1のイン
バータ回路の出力を入力として受ける第2のインバータ
回路と、第5の動作電源ノードに印加される上記信号線
上の電圧と第6の電源ノードに印加される第3のレベル
の電圧を動作電源電圧として動作し、第2のインバータ
回路の出力を入力として受ける第3のインバータ回路
と、上記信号線から与えられる電圧を前記第1のレベル
の電圧に降下させるための電圧降下手段と、第2のイン
バータ回路の出力に応答して、上記信号線上の電圧を電
源線上へ伝達するための第1の電圧伝達手段と、第3の
インバータ回路の出力に応答して、電圧降下手段が出力
する電圧を電源線上へ伝達するための第2の電圧伝達手
段と、第1および第3のレベルの電圧の間で振動する信
号を発生する発振手段と、第7の電源ノードに第1のレ
ベルの電圧を整流素子を介して印加される電圧と第8の
電源ノードに印加される第3のレベルの電圧とを動作電
源電圧として動作し、発振手段が出力する第2のクロッ
ク信号を入力として受ける第4のインバータ回路と、第
9の電源ノードに印加される電源線上の電圧と第10の電
源ノードに印加される第3の電圧レベルの電圧とを動作
電源電圧として動作し、第4のインバータ回路の出力を
入力として受ける第5のインバータ回路と、第5のイン
バータ回路の出力する信号に応答して、回路素子が形成
された半導体基板へバイアス電圧を印加するためのチャ
ージポンプ手段と、第2のインバータ回路の出力に応答
して、第1のインバータ回路の出力ノードを上記信号線
に電気的に結合するための第1のスイッチ手段と、第5
のインバータ回路の出力に応答して電源線を第4のイン
バータ回路の出力ノードに電気的に結合するための第2
のスイッチ手段とを備える。
の電圧と第2のレベルの電圧との間で振動するクロック
信号を発生する発振手段と、この発振手段の出力するク
ロック信号を容量結合により第1のノードに伝達するた
めの容量素子と、回路素子が形成された半導体基板に結
合される出力ノードと、第1のノードと出力ノードとの
間に出力ノードから順方向に接続される第1のダイオー
ド手段と、第1のノードに接続され、第1のノードに現
れる電圧レベルを第1のレベルと第2のレベルの間の第
3のレベルの電圧レベルにクランプするための第2のダ
イオード手段と、第1のノードに結合され、第1のノー
ドに現れる電圧レベルを第1のレベルと第2のレベルと
の間にありかつ第3のレベルと異なる第4のレベルの電
圧にクランプするための第3のダイオード手段と、切換
指示信号に応答して、第2および第3のダイオード手段
の一方を活性化するための切換手段とを備える。
ク信号に応答して、第1のレベルの電圧よりも高いレベ
ルの昇圧電圧を発生して信号線に与えるための昇圧手段
と、該信号線上の電圧を第1のレベルよりも高くかつ昇
圧電圧よりも低い第2のレベルの電圧にクランプするた
めのクランプ手段と、上記信号線上の電圧を電源線上へ
伝達するための第1のスイッチング素子と、上記信号線
から与えられる電圧を第1のレベルの電圧に降下するた
めの電圧降下手段と、この電圧降下手段が出力する電圧
を電源線へ伝達するための第2のスイッチング素子と、
動作モード指示信号に応答して、第1および第2のスイ
ッチング素子の一方を活性化するための電源電圧切換手
段と、第1のレベルの電圧と第3のレベルの電圧の間で
振動する第2のクロック信号を発生する発振手段と、切
換指示信号に応答して第1の電源ノードを第3の電圧レ
ベルまたは第3の電圧レベルよりも高くかつ第1の電圧
レベルよりも低い第4の電圧レベルのいずれかの電圧レ
ベルに設定するための電圧設定手段と、第1の電源ノー
ドに与えられる電圧と電源線に与えられる電圧とをその
動作電源電圧として動作し、発振手段からの第2のクロ
ック信号をバッファ処理して第1の電源ノードおよび電
源線に現れる電圧のレベルの間で振動する信号を発生す
るバッファ手段と、このバッファ手段の出力する信号に
応答して、回路素子が形成された半導体基板へバイアス
電圧を印加するためのチャージポンプ手段とを備える。
ード時には、通常動作モード時と異なる複数のレベルの
バイアス電圧を発生することが可能であり、該発生した
バイアス電圧を回路素子が形成された半導体基板へ印加
するための基板バイアス発生手段と、外部端子へ通常動
作モード時に与えられる電圧レベルよりも高い電圧レベ
ルが印加されると、制御信号を発生する高電圧検出手段
と、この高電圧検出手段からの制御信号と外部制御信号
とに応答してテストモード指示信号を発生するテスト信
号発生手段と、このテスト信号発生手段からのテストモ
ード指示信号に応答して活性化され、所定のアドレス信
号入力端子へ与えられる信号に従って複数のレベルのバ
イアス電圧のうちから対応のバイアス電圧を選択する信
号を基板バイアス発生手段へ与えるバイアス電圧切換手
段とを備える。
ド時に与えられる電圧レベルよりも高い電圧レベルの信
号が所定の外部端子に与えられると高電圧検出信号を出
力する高電圧検出手段と、この高電圧検出手段からの高
電圧検出信号と通常動作モード時と異なる所定の状態の
複数の外部制御信号とに応答してテストモード指示信号
を発生するテスト信号発生手段と、テスト動作モード時
には通常動作モード時と異なる複数のレベルのバイアス
電圧を発生することが可能であり、該発生したバイアス
電圧を、回路素子が形成された半導体基板へ印加する基
板バイアス発生手段と、テスト信号発生手段からのテス
トモード指示信号に応答して活性化され、所定のアドレ
ス信号入力端子へ与えられる信号に従って複数のレベル
のバイアス電圧から対応のバイアス電圧を選択する信号
を基板バイアス発生手段へ与えるバイアス電圧切換手段
とを備える。
ト動作モード時に半導体基板の電圧を通常動作モード時
の電圧と異ならせることにより、基板バイアス電圧をシ
フトさせ、それによって簡単な短時間テストでも異常な
特性をもつ半導体集積回路装置が誤動作するようにして
いる。
説明する。
に含まれる基板電圧切換回路の構成を示すブロック図で
ある。
トローブ信号▲▼を受ける外部端子81に接続され
ている。高電圧検出回路20は、外部端子81に通常の電圧
が与えられると、制御信号C1,C2を第1の状態(たとえ
ば、C1=「H」,C2=「L」)にする。また、高電圧検
出回路20は、外部端子81に所定の高電圧が与えられると
制御信号C1,C2を第2の状態(たとえば、C1=「L」,C2
=「H」)にする。VBB発生回路10aは、制御信号C1,C2
が第1の状態のとき、第1の基板電圧VBB1を発生する。
また、VBB発生回路10aは、制御信号C1,C2が第2の状態
のとき、第2の基板電圧VBB2を発生するもので、その詳
細は後述の第6図〜第9図に述べられている。
A上にあり、第2の基板電圧VBB2が第21図,第22図のV
BB線A′上にあるとすると、その半導体記憶装置に異常
な部分が存在するときには、短時間のテスト(特性曲線
B1)によっても半導体記憶装置が誤動作することにな
る。
ことにより、その半導体記憶装置が異常な特性を有する
か否かを容易に検出することができる。
置に含まれる基板電圧切換回路の構成を示すブロック図
である。
スストローブ信号▲▼が与えられる外部端子81、
行アドレスストローブ信号▲▼が与えられる外部
端子82、および書込信号が与えられる外部端子83に接
続されている。タイミング検出回路30aは、テストモー
ドにおいて列アドレスストローブ信号▲▼、行ア
ドロスストローブ信号▲▼および書込信号のタ
イミングが通常のタイミングとは異なる所定のタイミン
グで与えられたことを検出してテスト信号Tを発生する
もので、その詳細は後述の第14図に述べられている。た
とえば、列アドレスストローブ信号▲▼が「L」
レベルに立下がったときに行アドレスストローブ信号▲
▼および書込信号が「L」レベルである場合
に、テスト信号Tが発生される。
らテスト信号Tが与えられるとともに、外部端子p0を介
して外部アドレス信号A0が与えられる。切換信号発生回
路20aは、外部アドレス信号A0が「H」レベルであると
きに、テスト信号Tに応答して制御信号C1,C2を前記第
1の状態から第2の状態に切替えるもので、その詳細は
後述の第12図に述べられている。この制御信号C1,C2に
応答して、VBB発生回路10aは基板電圧VBBをVBB1からV
BB2に切換える。
電圧が通常の動作時の電圧よりも高い場合にテスト動作
が実行されるのに対して、第2図の実施例においては、
外部端子81〜83に与えられる列アドレスストローブ信号
▲▼、行アドレスストーブ信号▲▼および
書込信号のタイミングが通常の動作時のタイミングと
異なる場合に、テスト動作と実行される。
記憶装置に含まれる基板電圧切換回路の構成を示すブロ
ック図である。
の実施例におけるタイミング検出回路30aと同様であ
る。切換信号発生回路20bには、タイミング検出回路30a
からテスト信号が与えられるとともに、外部端子p0およ
びp1を介して外部アドレス信号A0およびA1が与えられ
る。切換信号発生回路20bは、テスト信号Tに応答し
て、外部アドレス信号A0およびA1に従って、制御信号C
1,C2およびDを発生するもので、その詳細は後述の第13
図に述べられている。VBB発生回路10bは、制御信号C1,C
2およびDに従って、基板電圧VBBを3段階に変化させ
る。
電圧でテストを行なうことが可能となる。
記憶装置に含まれる基板電圧切換回路の構成を示すブロ
ック図である。
れる高電圧検出回路20と同様である。したがって、外部
端子81に高電圧が与えられると、「H」レベルの制御信
号C2を発生する。テスト信号発生回路40は、外部端子82
に与えられる行アドレスストローブ信号▲▼が
「L」レベルであるときに、高電圧検出回路20からの制
御信号C2に応答してテスト信号Tを発生するもので、そ
の詳細は後述の第16図に述べられている。切換信号発生
回路20bおよびVBB発生回路10bは第3図に示される切換
信号発生回路20bおよびVBB発生回路10bと同様である。
記憶装置に含まれる基板電圧切換回路の構成を示すブロ
ック図である。
れる高電圧検出回路20と同様である。すなわち、外部端
子81に高電圧が与えられると、高電圧検出回路20は
「H」レベルの制御信号C2を発生する。タイミング検出
回路30bは、外部端子81〜83に与えれる列アドレススト
ローブ信号▲▼、行アドレスストローブ信号▲
▼および書込信号のタイミングが通常の動作時の
タイミングと異なるときに、制御信号C2に応答してテス
ト信号Tを発生する。切換信号発生回路20bおよびVBB発
生回路10bは、第3図に示される切換信号発生回路20bお
よびVBB発生回路10bと同様である。
信号▲▼,▲▼およびは、従来の一般的
なDRAMにおいて周知のものである。これら信号▲
▼,▲▼およびが従来の一般的なDRAMにおいて
どのように用いられるかは、たとえばU.S.P.3,969,706
に記載されている。
われる。そのため、使用者がその半導体記憶装置を使用
するときには、その半導体記憶装置が簡単にテスト動作
の状態に入らないようにすることが必要である。
密度を上げるために、外部端子の数を最少限にする必要
がある。そのため、その半導体記憶装置をテスト動作の
状態に設定するために特別な外部端子を設けることは好
ましくない。したがって、この発明の実施例において
は、半導体記憶装置を特別な外部端子を設けることなく
テスト動作の状態に設定するために、次の方法が用いら
れる。
圧に設定する。
の使用範囲外のタイミングに設定する。
なう。
し、第2図および第3図の実施例が(2)の方法に相当
する。また、第5図の実施例が(3)の方法に相当す
る。
通常の使用時に電気的なノイズ等によりその半導体記憶
装置がテスト状態に簡単に入らないように、外部端子に
与えられる電圧条件とタイミング条件との両方が与えら
れたときにのみ、テスト状態に設定される。このため、
通常の使用時に、誤ってテスト動作が行なわれることは
ない。
御信号を発生する回路の構成は、第1図〜第5図に示さ
れる構成に限らず、外部端子に与えられる信号の状態
が、通常の動作時とは異なる所定の状態となったことに
応答して制御信号を発生する回路であれば他の構成でも
よい。
路10aの構成の一例を示す回路図である。
す従来のVBB発生回路と同様に、リング発振回路1およ
びチャージポンプ回路2を備える。さらに、リング発振
回路1とチャージポンプ回路2との間には、インバータ
回路I1が介挿されている。インバータ回路I1は、Vcc電
源端子7とノードN1との間に直列に接続されたP型電界
効果トランジスタ(以下、p−FETと称す)Q1とn−FET
Q2とを含む。また、ノードN1と接地との間には、n−FE
TQ3が介挿される。このn−FETQ3のゲートには、制御信
号C1が与えられる。また、ノードN1と接地との間には、
n−FETQ4およびQ5が直列に接続されて介挿される。n
−FETQ4のゲートには制御信号C2が与えられる。n−FET
Q5のゲートは、n−FETQ5とn−FETQ5との接続点である
ノードN2に接続されている。
「L」レベルになっている。そのため、n−FETQ3がオ
ンしており、ノードN1は接地される。このとき、インバ
ータ回路I1の出力信号φcは、リング発振回路1の出力
信号▲▼が「H」レベルすなわちVccであるとn−F
ETQ2がオンして接地レベルになり、逆に出力信号▲
▼が「L」レベルすなわち接地レベルであるとp−FETQ
1がオンしてVccとなる。したがって、インバータ回路I1
の出力信号φcの振幅は、リング発振回路1の出力信号
▲▼の振幅と同様にVccとなる。その結果、出力端
子6から得られる基板電圧VBB1は、前述の(4)式で示
される値−(Vcc−2VTHN)となる。
が「H」レベルとなる。そのため、n−FETQ3がオフ
し、n−FETQ4がオンする。このとき、ノードN1の電位
は、ノードN2の電位がn−FETQ5の作用によりVTHNに固
定されるので、同じくVTHNとなる。したがって、インバ
ータ回路I1の出力信号φcは「H」レベルがVccで
「L」レベルがVTHNとなる。その結果、出力信号φcの
振幅がVcc−VTHNとなり、出力端子6から得られる基板
電圧VBB2は、次式(5)で示される値となる。
板電圧VBB1に比べてVTHNだけその絶対値が小さくなる。
その結果、VBB線が第21図あるいは第22図に示すように
AからA′へとシフトする。したがって、半導体記憶装
置に異常な部分が存在するときには、短時間のテスト
(第22図の特性曲線B1)によっても半導体記憶装置が誤
動作することになる。それゆえに、短時間のテストで不
良品が容易に発見でき、テスト時間を短縮化することが
できる。
基板電圧VBB1の絶対値よりも小さくする場合の例である
が、製造欠陥の内容によっては第21図,第22図とは逆の
特性を示すものもある。この場合は、テスト時の基板電
圧VBB2の絶対値を通常動作時の基板電圧VBB1の絶対値よ
りも大きくすることが必要となる。この場合の実施例を
第7図に示す。
路10aの構成の他の例を示す回路図である。
路と同様に、リング発振回路1およびチャージポンプ回
路2を備える。そして、リング発振回路1とチャージポ
ンプ回路2との間には、制御信号C1に応答して、リング
発振回路1の出力信号φcの振幅を切換えるための回路
手段が設けられている。この回路手段は、リング発振回
路1とチャージポンプ回路2との間に直列に接続された
2つのインバータ回路I2,I3と、電源供給線l1を介して
インバータ回路I3の高電圧側と接続される動作電源切換
回路100とを含む。
n−FETQ11とを含む。これらp−FETQ10,n−FETQ11のゲ
ートには、リング発振回路1の出力信号φcが与えられ
る。そして、インバータ回路I2は出力信号φcの反転信
号を出力ノードN3に出力する。さらに、p−FETQ10とVc
c電源端子7との間にはn−FETQ12が介挿される。この
n−FETQ12のゲートは、Vcc電源端子7に接続されてい
る。インバータ回路I3は、電源供給線l1と接地との間に
直接に接続されたp−FETQ13とn−FETQ14とを含む。こ
のインバータ回路I3は、p−FETQ13,n−FETQ14のゲート
にインバータ回路I2の出力信号を受け、その反転信号φ
c′を出力ノードN4に出力する。インバータ回路I3の出
力信号φc′はチャージポンプ回路2に与えられる。
えられる制御信号C1が「H」レベルになっている。動作
電源切換回路100はこの「H」レベルの制御信号C1に応
答して、電源供給線l1にVccの電圧を供給する。したが
って、インバータ回路I3は通常の電源電圧Vccを動作電
源として反転動作を行なうことになる。この場合、イン
バータ回路I3の出力信号φc′は、リング発振回路1の
出力信号φcと同相でかつ同一振幅の信号となる。その
ため、出力端子6から得られる基板電圧VBB1は、前述の
(4)式で示される値−(Vcc−2VTHN)となる。
る。動作電源切換回路100がこの「L」レベルの制御信
号C1に応答して、電源供給線l1にVcc+VTHNの電圧を供
給する。したがって、インバータ回路I3は通常の電源電
圧Vccよりもn−FETのしきい値電圧VTHNだけ高い電圧を
動作電源として反転動作を行なうことになる。リング発
振回路1の出力信号φcが「L」レベルすなわち接地レ
ベルの場合、p−FETQ10,n−FETQ14がオンしてインバー
タ回路I3の出力信号φc′は接地レベルとなる。逆に、
リング発振回路1の出力信号φcが「H」レベルすなわ
ちVccの場合、n−FETQ11,p−FETQ13がオンしてインバ
ータ回路I3の出力信号φc′は電源供給線l1の供給電圧
Vcc+VTHNとなる。したがって、テスト時における出力
信号φc′の振幅はVcc+VTHNとなる。その結果、出力
端子6から得られる基板電圧VBB2は、次式(6)で示さ
れる値となる。
の基板電圧の絶対値に比べてVTHNだけ大きくすることが
できる。これにより、異常な特性を持つ半導体記憶装置
を容易に検出することができる。
号φcが「L」レベルの場合、インバータ回路I3のp−
FETQ13のゲートにはインバータ回路I2の出力電圧Vccが
与えられるが、このときp−FETQ13のソース電位はVcc
+VTHN(電源供給線l1の電位)となっているため、p−
FETQ13が不所望にオンするおそれがある。p−FETQ13が
オンすると、このときn−FETQ14もオンしているので、
動作電源切換回路100から接地へ向けて大きな貫通電流
が流れ、無駄な電力消費が発生する。これを防止するた
めにインバータ回路I2の出力ノードN3と電源供給線l1と
の間にはp−FETQ15が設けられている。このp−FETQ15
のゲートは、インバータ回路I3の出力ノードN4に接続さ
れている。すなわち、リング発振回路1の出力信号φc
が「L」レベルとなり、それに応答してインバータ回路
I3の出力信号φc′も「L」レベルになると、p−FETQ
15がオンして、出力ノードN3の電位をVcc+VTHNにす
る。その結果、p−FETQ13はオフし、貫通電流が阻止さ
れる。また、このときp−FETQ15がオンすることによ
り、電源供給線l1からp−FETQ15,p−FETQ10を介してVc
c電源端子7に向けて電流が逆流するおそれがあるが、
n−FETQ12によってそのような逆流が防止される。
動作を説明する。動作電源切換回路100は、大まかには
3つのインバータ回路I4,I5およびI6と、高電圧発生回
路101と、電圧クランプ回路102と、電圧安定化回路103
と、スイッチング素子104,105と、電圧降下素子106とを
含む。
パシタC1とからなる。高電圧発生回路101は一種のチャ
ージポンプ回路であり、昇圧用キャパシタC1の一方電極
にクロックパルスφを受けて、高電圧V0を発生する。こ
の高電圧発生回路101により発生される電圧V0は、次式
(7)で表わされる。
る。また、クロックパルスφの振幅はVccである。高電
圧発生回路101の出力は、電源線l2に与えられる。
にクランプするためのものであり、電源線l2とVcc電源
端子7のと間に設けられたn−FETQ18により構成され
る。このn−FETQ18のゲートは電源線l2に接続される。
高電圧発生回路101の作用により電源線l2の電位がn−F
ETQ18のソース電位(Vcc)よりもn−FETQ18のしきい値
電圧VTHNだけ高くなると、n−FETQ18がオンし、電源線
l2からVcc電源端子7に向けて電荷が流出する。その結
果、電源線l2の電位はVcc+VTHNに制限される。
された安定化容量C2を含む。電圧安定化回路103は、イ
ンバータ回路I3が動作したときに、電源線l2からインバ
ータ回路I2の出力側に電荷が供給されるので、これによ
る電源線l2の電位の変動を小さくするために設けられた
ものである。
の間に介挿されたp−FETQ19からなる。このp−FETQ19
のゲートには、インバータ回路I5の出力信号C1′が与え
られる。電圧降下素子106は、そのゲートとドレインが
電源線l2に接続されたn−FETQ20を含む。n−FETQ20の
ソースは、ノードN5を介してスイッチング素子104に接
続される。スイッチング素子104は、ノードN5と電源供
給線l1との間に介挿されたp−FETQ21を含む。p−FETQ
21のゲートには、インバータ回路I6の出力信号▲
▼が与えられる。
続されている。初段のインバータ回路I4は、直列に接続
されたp−FETQ22とn−FETQ23とを含む。これらp−FE
TQ22,n−FETQ23のゲートには、制御信号C1が与えられ
る。また、p−FETQ22とVcc電源端子7との間には、逆
流防止用のn−FETQ24が介挿される。このn−FETQ24
は、前述のn−FETQ12と同じく逆流防止機能を有する。
中段のインバータ回路I5は、電源線l2と接地との間に直
列に接続されたp−FETQ25とn−FETQ26とを含む。これ
らp−FETQ25,n−FETQ26のゲートは、インバータ回路I4
の出力ノードN6に接続される。また、出力ノードN6と電
源線l2との間には、p−FETQ27が設けられる。このp−
FETQ27のゲートには、インバータ回路I5の出力信号C1′
が与えられる。p−FETQ27は、前述のp−FETQ15と同様
に、インバータ回路I4の動作電源(Vcc)とインバータ
回路I5の動作電源(Vcc+VTHN)とが異なることにより
生ずるインバータ回路I5の貫通電流を阻止する機能を有
する。最終段のインバータ回路I6は、電源線l2と接地と
の間に直列に接続されたp−FETQ28とn−FETQ29とを含
む。これらp−FETQ28,n−FETQ29のゲートには、インバ
ータ回路I5の出力信号C1′が与えられる。前述したよう
に、インバータ回路I5の出力信号C1′,インバータ回路
I6の出力信号▲▼は、それぞれ、スイッチング素
子105,106にスイッチング制御信号として与えられる。
であるので、インバータ回路I5の出力信号C1′は「H」
レベル(Vcc+VTHN)、インバータ回路I6の出力信号▲
▼は「L」レベル(接地レベル)となる。そのた
め、p−FETQ19はオフし、p−FETQ21はオンする。ここ
で、ノードN5の電位は、n−FETQ20により電源線l2の電
位Vcc+VTHNからn−FETQ20のしきい値電圧VTHNだけ下
げられているので、Vccとなっている。そのため、電源
供給線l1にはp−FETQ21を介してVccの電圧が供給され
る。
ルとなるので、インバータ回路I5の出力信号C1′は
「L」レベル(接地レベル)、インバータ回路I6の出力
信号▲▼は「H」レベル(Vcc+VTHN)となる。
そのため、p−FETQ19はオンし、p−FETQ28はオフす
る。したがって、この場合はp−FETQ19を介して電源線
l2の電圧Vcc+VTHNがそのまま電源供給線l1に供給され
る。
体記憶装置の動作モードに応じてインバータ回路I3の動
作電圧が切換えられる。
路10aの構成のさらに他の例を示す回路図である。
ージポンプ回路がそれぞれ2組設けられている。第1の
リング発振回路1aは「L」レベルが接地レベルで「H」
レベルがVccの出力信号φc1を導出する。この出力信号
φc1は、ANDゲート8aを介して第1のチャージポンプ回
路2aに与えられる。ANDゲート8aには、制御信号C1が開
閉制御信号として与えられる。第2のリング発振回路1b
は「L」レベルがVTHNで「H」レベルがVccの出力信号
φc2を導出する。この出力信号φc2は、ANDゲート8bを
介して第1のチャージポンプ回路2bに与えられる。AND
ゲート8bには、制御信号C2が開閉制御信号として与えら
れる。第1のチャージポンプ回路2aおよび第2のチャー
ジポンプ回路2bは、それぞれの出力端が1本のVBB線l3
に結合されている。
の動作時には、制御信号C1が「H」レベル、制御信号C2
が「L」レベルになっている。そのため、ANDゲート8a
は開き、ANDゲート8bは閉じる。したがって、第1のチ
ャージポンプ回路2aのみが第1のリング発振回路1aの出
力信号φc1を受けて動作する。出力信号φc1は前述した
ように、その振幅がVccであるので、第1のチャージポ
ンプ回路2aが発生する基板電圧VBB1は、−(Vcc−2
VTHN)となる。
御信号C2が「H」レベルになる。そのため、ANDゲート8
aは閉じ、ANDゲート8bは開く。したがって、第2のチャ
ージポンプ回路2bのみが第2のリング発振回路1bの出力
信号φc2を受けて動作する。出力信号φc2は、前述した
ように、その振幅がVcc−VTHNであるので、第2のチャ
ージポンプ2bが発生する基板電圧VBB2は、−(Vcc−3V
THN)となる。
をそれぞれ2組設け、その出力点を結合し、制御信号に
より各組のチャージポンプ回路の動作を制御することに
より、2種類の基板電圧VBBを発生することができる。
第8図の例は2種類の基板電圧VBBを発生する場合を示
したが、リング発振回路およびチャージポンプの数をさ
らに増やし、それに応じて制御信号の数も増やすことに
より、より多くの種類の基板電圧VBBを発生することも
もちろん可能である。
路10aの構成のさらに他の例を示す回路図である。
る昇圧用キャパシタ5とn−FET4との間の信号線l4に2
組のトランジスタ直列回路が接続されている。すなわ
ち、一方のトランジスタ直列回路は、信号線l4と接地と
間に直列に接続された2個のn−FET3a,Q30を含む。n
−FET3は、そのゲートが信号線l4に接続されている。n
−FETQ30のゲートには制御信号C1が与えられる。他方の
トランジスタ直列回路は、信号線l4と接地との間に直列
に接続された3個のn−FET3b,3cおよびQ31を含む。n
−FET3bは、そのゲートが信号線l4に接続されている。
n−FET3cは、そのゲートがn−FET3bとn−FET3cとの
接続点に接続されている。n−FETQ31のゲートには制御
信号C2が与えられる。
信号C2が「L」レベルとなっている。そのため、n−FE
TQ30がオンし、n−FETQ31がオフする。その結果、VBB
発生回路10aの動作は、第17図に示すVBB発生回路と同じ
になり、発生される基板電圧VBB1は−(Vcc−2VTHN)と
なる。
御信号C2が「H」レベルとなる。そのため、n−FETQ30
がオフし、n−FETQ31がオンする。その結果、n−FET3
cの効果により、信号線l4の電位が通常の動作時に比べ
てn−FET3cのしきい値電圧VTHNだけ高くなる。したが
って、このとき発生される基板電圧VBB2は−(Vcc−3V
THN)となる。
について示したが、信号線l4と接地との間に介挿される
トランジスタ直列回路の数をさらに増やし、それに応じ
て制御信号の数も増やせば、さらに多くの種類の基板電
圧VBBを発生することも可能である。
構成の一例を示す回路図である。この第10図のVBB発生
回路は、第6図に示すVBB発生回路と第7図に示すVBB発
生回路とを組合わせた構成となっている。なお、動作電
源切換回路100は、第3図〜第5図の切換信号発生回路2
0bからの制御信号Dに応答して動作を行なう。第10図の
VBB発生回路によれば、制御信号C1,C2およびDに応答し
て、テスト時に少なくとも2種類の基板電圧(通常動作
時よりも高い基板電圧と低い基板電圧)を発生すること
ができる。
電圧検出回路20の構成の一例を示す回路図である。
▼を受ける外部端子81とノードN10との間に、複数のn
−FETQ81〜Q8nが直列に接続されている。n−FETQ81〜Q
8nの各々のゲートは、そのドレインに接続されている。
ノードN10は、比較的高い抵抗値を有する抵抗素子R1を
介して接地されている。ノードN10とVcc電源端子7との
間にはp−FETQ91が接続されている。また、ノードN10
は、2つのインバータ回路21および22を介して出力端子
O2に接続されている。
間に接続されたp−FETQ92およびノードN11と接地との
間に接続されたn−FETQ93を含む。また、インバータ回
路22は、Vcc電源端子7と出力端子O2との間に接続され
たp−FETQ94および出力端子O2と接地との間に接続され
たn−FETQ95を含む。ノードN11は、p−FETQ91のゲー
トおよび出力端子O3に接続されている。出力端子O2から
制御信号C2が出力され、出力端子O3から制御信号C1が出
力される。
する。n−FETのしきい値電圧VTHNを0.5V、外部端子81
とノードN10との間に接続されるn−FETQ81〜Q8nの数を
13と仮定すると、これらのn−FETQ81〜Q8nを導通状態
にするためには、外部端子81とノードN10との間に6.5V
(0.5V×13)以上の電圧を印加する必要がある。
位の最大値は6.5Vと規定されている。また、ノードN10
は抵抗素子R1を介して接地されているので、通常その電
位は「L」レベルとなっている。そのため、p−FETQ92
がオンしており、出力端子O3の電位が「H」レベルとな
っている。また、n−FETQ95がオンし、出力端子O2の電
位が「L」レベルとなっている。したがって、制御信号
C1が「H」レベル、制御信号C2が「L」レベルとなって
いる。
とえば、外部端子81に10Vの電圧が印加されると、ノー
ドN10の電位は、3.5V(10V−6.5V)となる。それによ
り、n−FETQ93がオンし、ノードN11の電位が「L」レ
ベルとなる。その結果、p−FETQ94がオンし、出力端子
O2の電位が電源電位Vccまで引上げられる。したがっ
て、制御信号C1が「L」レベル、制御信号C2が「H」レ
ベルとなる。
p−FETQ91がオンする。そのため、一旦外部端子81に高
電圧が印加されると、その高電圧の印加がなくなって
も、制御信号C1およびC2の状態は、p−FETQ91によって
保持されることになる。すなわち、テストの期間中に外
部端子81に列アドレスストローブ信号▲▼がパル
ス状に加わり、その電圧が0Vになっても、テストの状態
が維持される。
記憶装置に供給される電源を一旦オフにし、Vcc電源端
子7に与えられる電圧を0Vに低下させればよい。これに
より、ノードN10の電位が接地電位となり、通常の動作
を行なうことが可能となる。
外部端子として列アドレスストローブ信号▲▼を
受ける外部端子81が用いられているが、書込信号を受
ける外部端子83などの他の外部端子を用いてもよい。
構成の一例を示す回路図である。
タ回路G1〜G4、および1ショットパルス発生回路23を含
む。1ショットパルス発生回路23は、入力端子24に与え
られるテスト信号Tの「L」レベルから「H」レベルへ
の変化を検出し、正極性の単発パルスを発生する。イン
バータ回路G1およびG2は、ラッチ回路を構成する。
っている。これにより、1ショットパルス23の出力は
「L」レベルとなっており、n−FETQ96は非導通状態と
なっている。その結果、外部端子p0に与えられるアドレ
ス信号A0はラッチ回路25に入力されない。また、電源投
入時においてノードN12は「H」に初期設定される。そ
のため、ノードN12の電位はラッチ25によって「H」レ
ベルに固定される。その結果、インバータ回路G3から出
力される制御信号C2が「L」レベルとなり、インバータ
回路G4から出力される制御信号C1は「H」レベルとな
る。テスト時には、テスト信号Tが「L」レベルから
「H」レベルに変化する。それにより、1ショットパル
ス発生回路23から単発パルスが発生され、一定時間n−
FETQ96が導通する。その結果、外部端子p0に与えられて
いるアドレス信号A0がラッチ回路25に取込まれ、ラッチ
される。したがって、アドレス信号A0が「H」レベル
(“1")のときには、ノードN12の電位が「L」レベル
となり、制御信号C2が「H」レベル、制御信号C1が
「L」レベルとなる。これに対して、アドレス信号A0が
「L」レベル(“0")のときには、制御信号C2は「L」
レベル、制御信号C1は「H」レベルとなる。
路20bの構成の一実施例を示す回路図である。
ッチ回路26、およびインバータ回路G7,G8がさらに設け
られている。ラッチ回路26は、インバータ回路G5,G6か
らなる。切換信号発生回路20bのその他の部分は、第12
図の切換信号発生回路20aと同様である。
っているので、n−FETQ96,Q98がオフしている。また、
電源投入時においてノードN12とN13は「H」に初期設定
される。その結果、ノードN12とN13の電位は、ラッチ25
と26によって「H」レベルに固定される。そのため、制
御信号C1およびDは「H」レベルとなり、制御信号C2は
「L」レベルとなる。したがって、第10図のVBB発生回
路において、n−FETQ3はオン、n−FETQ4はオフとな
り、また動作電源切換回路100は電源供給線l1に通常の
電源電圧Vccを供給する。その結果、インバータ回路I2
の出力信号φc′はリング発振回路1の出力信号φcと
同じ振幅となり、チャージポンプ回路2は−(VCC−2V
THN)の基板電圧VBB1を発生する。
で、外部端子p0に与えられるアドレス信号A0がラッチ回
路25に取込まれ、外部端子p1に与えられるアドレス信号
A1がラッチ回路26に取込まれる。これにより、アドレス
信号A0が「H」レベルでアドレス信号A1が「L」レベル
の場合は、制御信号C1が「L」レベルで制御信号C2およ
びDが「H」レベルとなる。したがって、第10図のVBB
発生回路において、n−FETQ3がオフし、n−FETQ4がオ
ンするので、ノードN1の電位はVTHNとなる。また、動作
電源切換回路100は電源供給線l1に通常の電源電圧VCCを
供給する。これによって、インバータ回路I2の出力信号
φc′の低レベルがVTHNになり、チャージポンプ回路2
は−(Vcc−3VTHN)の基板電圧VBB2を発生する。一方、
アドレス信号A0が「L」レベルでアドレス信号A1が
「H」レベルの場合は、制御信号C1が「H」レベルで制
御信号C2およびDが「L」レベルとなる。その結果、第
10図において、n−FETQ3がオンし、n−FETQ4がオフす
る。これにより、ノードN1の電位は接地電位となる。ま
た、動作電源切換回路100は、電源供給線l1に(Vcc+V
THN)の電圧を供給する。これにより、インバータ回路I
2の出力信号φc′の高レベルがVcc+VTHNとなり、チャ
ージポンプ回路2は−(Vcc−VTHN)の基板電圧VBB3を
発生する。
図のVBB発生回路10bとを用いれば、テスト時において基
板電圧VBBを通常の動作時の基板電圧とは異なる2段階
に切換えることができる。
検出回路30aの構成の一例を示す回路図である。
04、インバータ回路G9〜G14、ANDゲートG15および1シ
ョットパルス発生回路31を含む。インバータ回路G9およ
びG10がラッチ回路32を構成し、インバータ回路G11およ
びG12がラッチ回路33を構成する。ラッチ回路32は、n
−FETQ101を介して、列アドレスストローブ信号▲
▼を受ける外部端子81に接続されている。ラッチ回路
33は、n−FETQ102を介して、書込信号を受ける外部
端子83に接続されている。1ショットパルス発生回路31
には、外部端子82およびインバータ回路G13を介して行
アドレスストローブ信号▲▼が入力される。
て説明する。
▼が「L」レベルに立下がると、1ショットパル
ス発生回路31から単発パルスOPが発生される。これによ
り、n−FETQ101およびQ102がオンする。その結果、外
部端子81および83に与えられる列アドレスストローブ信
号▲▼および書込信号がそれぞれラッチ回路32
および33に取込まれる。
スストローブ信号▲▼が「L」レベルに立下がっ
た時点tにおいて、列アドレスストローブ信号▲
▼および書込信号は「H」レベルとなっている。その
ため、ノードN14およびN15の電位は「L」レベルとな
り、ANDゲートG15からは「L」レベルのテスト信号Tが
出力される。
トローブ信号▲▼が「L」レベルに立下がる時点
tで、列アドレスストローブ信号▲▼および書込
信号が「L」レベルに設定される。そのため、単発パ
ルスOPが発生されることにより、列アドレスストローブ
信号▲▼および書込信号がラッチ回路32および
33にそれぞれ取込まれると、ノードN14およびN15の電位
が「H」レベルとなる。その結果、ANDゲートG15からは
「H」レベルのテスト信号Tが発生される。このテスト
信号Tが、切換信号発生回路20aおよび切換信号発生回
路20bに与えられる。
構成の一実施例を示す回路図である。
インバータ回路G17を介して、行アドレスストローブ信
号▲▼を受ける外部端子82に接続されている。ま
た、ANDゲートG16の他方の入力端子は、第11図に示され
る高電圧検出回路20の出力端子O2に接続されている。第
16図のテスト信号発生回路40においては、行アドレスス
トローブ信号▲▼が「L」レベルになりかつ高電
圧検出回路20から与えられる制御信号C2が「H」レベル
になったときにのみ、「H」レベルのテスト信号Tが発
生される。
の構成の一例を示す回路図である。
設けられていることを除いて、第14図のタイミング検出
回路30aと同様である。ANDゲートG17の一方の入力端子
はANDゲートG15の出力端子に接続され、ANDゲートG17の
他方の入力端子は第11図に示される高電圧検出回路20の
出力端子O2に接続されている。
レスストローブ信号▲▼の立下がり時に列アドレ
スストローブ信号▲▼および書込信号が「L」
レベルであり、かつ、高電圧検出回路20から与えられる
制御信号C2が「H」レベルであるときのみ、「H」レベ
ルのテスト信号Tが発生される。
に設定するための外部端子として、入力端子が用いられ
ているが、入出力兼用端子または出力端子を用いてもよ
い。
印加されるようにしているが、CMOS構造においては、電
圧VBBはたとえばウエルに印加されてもよい。
半導体記憶装置に適用する場合について説明したが、こ
の発明は、半導体基板上に形成された集積回路装置であ
れば他の回路にも適用可能である。
に従えば、テストモードにおいて基板電圧を通常の動作
時とは異なる電圧に切換えることができるので、半導体
集積回路装置を誤動作させやすくすることができる。そ
の結果、短時間のテストによって不良品を発見すること
ができ、テスト時間の短縮化を図ることができる。
含まれる基板電圧切換回路の構成を示すブロック図であ
る。 第2図は、この発明の他の実施例による半導体記憶装置
に含まれる基板電圧切換回路の構成を示すブロック図で
ある。 第3図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第4図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第5図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第6図は、第1図および第2図に示されるVBB発生回路1
0aの構成の一例を示す回路図である。 第7図は、第1図および第2図に示されるVBB発生回路1
0aの構成の他の例を示す回路図である。 第8図は、第1図および第2図に示されるVBB発生回路1
0aの構成のさらに他の例を示す回路図である。 第9図は、第1図および第2図に示されるVBB発生回路
の構成のさらに他の例を示す回路図である。 第10図は、第3図〜第5図に示されるVBB発生回路10bの
構成の一例を示す回路図である。 第11図は第1図,第4図および第5図に示される高電圧
検出回路20の構成の一例を示す回路図である。 第12図は、第2図に示される切換信号発生回路20aの構
成の一例を示す回路図である。 第13図は、第3図〜第5図に示される切換信号発生回路
20bの構成の一例を示す回路図である。 第14図は、第2図および第3図に示されるタイミング検
出回路30aの構成の一例を示す回路図である。 第15A図は通常の動作時における信号のタイミングを説
明するためのタイミングチャートである。 第15B図は、テスト時における信号のタイミングを説明
するためのタイミングチャートである。 第16図は、第4図に示されるテスト信号発生回路40の構
成の一例を示す回路図である。 第17図は、第5図に示すタイミング検出回路30bの構成
の一例を示す回路図である。 第18図は、従来のVBB発生回路の一般的な構成を示すブ
ロック図である。 第19図〜第21図は、基板電圧VBBと電源電圧Vccとに関連
する半導体記憶装置の動作特性を示すグラフである。 第22図は、基板電圧VBBとテストの種類との関係を示す
グラフである。 図において、10a,10bはVBB発生回路、20は高電圧検出回
路、20a,20bは切換信号発生回路、30a,30bはタイミング
検出回路、40はテスト信号発生回路、81〜83,p0,p1は外
部端子、1はリング発振回路、2はチャージポンプ回
路、7はVcc電源端子、100は動作電源切換回路を示す。
Claims (10)
- 【請求項1】クロック信号を発生するための発振手段
と、 前記発振手段からのクロック信号の振幅を振幅設定信号
に応答して調整するための振幅調整手段と、 前記振幅調整手段により調整された0より大きな振幅を
有するクロック信号に従ってキャパシタにチャージポン
プ動作を行なわせて基板バイアス電圧を発生し、回路素
子が形成された半導体基板へ該発生したバイアス電圧を
印加するチャージポンプ手段とを備える、半導体集積回
路装置。 - 【請求項2】所定の振幅を有するクロック信号を発生す
る発振手段と、 第1および第2の電源ノードに与えられる電圧を動作電
源電圧として動作し、前記発振手段が出力するクロック
信号をバッファ処理するためのバッファ手段と、 動作モード指定信号に応答して、前記バッファ手段の前
記第1の電源ノードに印加される電圧レベルを変更する
手段と、 前記バッファ手段からの信号に応答して、回路素子が形
成された半導体基板へバイアス電圧を印加するチャージ
ポンプ手段とを備える、半導体集積回路装置。 - 【請求項3】第1のレベルの電圧と第2のレベルの電圧
との間で振動するクロック信号を発生する発振手段と、 前記発振手段からのクロック信号を受け、第1の電源ノ
ードに与えられる前記第1のレベルの電圧と第2の電源
ノードに与えられる電圧とを動作電源電圧として動作
し、前記発振手段の出力をバッファ処理して前記第1お
よび第2の電源ノードに与えられる電圧レベルの間で振
動するクロック信号を出力するバッファ手段と、 通常動作モード時に第2のレベルの電圧を前記第2の電
源ノードに印加しかつテスト動作モード時に前記第2の
レベルよりも前記第1のレベルに近い第3のレベルの電
圧を前記第2の電源ノードに印加する電圧レベル変更手
段と、 前記バッファ手段が出力する信号に応答して、回路素子
が形成された半導体基板へバイアス電圧を印加するため
のチャージポンプ手段とを備える、半導体集積回路装
置。 - 【請求項4】第1の振幅を有するクロック信号を発生す
る発振手段と、 テスト動作モード指示信号に応答して前記発振手段が出
力するクロック信号の前記第1の振幅をさらに拡大して
第2の振幅に変更する振幅拡大手段と、 前記振幅拡大手段の出力する前記第2の振幅の信号に応
答して、回路素子が形成された半導体基板へバイアス電
圧を印加するためのチャージポンプ手段とを備える、半
導体集積回路装置。 - 【請求項5】第1のクロック信号に応答して、第1のレ
ベルの電圧よりも高いレベルの昇圧電圧を発生して信号
線へ与えるための昇圧手段と、 前記信号線上の電圧を前記第1のレベルの電圧よりも高
くかつ前記昇圧電圧よりも低い第2のレベルの電圧にク
ランプするためのクランプ手段と、 前記信号線から電圧を与えられ、該電圧を前記第1のレ
ベルの電圧に低下させるための電圧降下手段と、 テスト動作モード指示信号に応答して、前記信号線上の
第2のレベルの電圧を電源線に伝達するための第1の電
圧伝達手段と、 通常動作モード指示信号に応答して、前記電圧降下手段
が出力する前記第1のレベルの電圧を前記電源線へ伝達
するための第2の電圧伝達手段と、 前記第1のレベルの電圧および第3のレベルの電圧の間
で振動する第2のクロック信号を発生する発振手段と、 前記電源線上の電圧と前記第3のレベルの電圧を動作電
源電圧として動作し、前記発振手段が出力する第2のク
ロック信号をバッファ処理するためのバッファ手段と、 前記バッファ手段が出力する信号に応答して、回路素子
が形成された半導体基板にバイアス電圧を印加するチャ
ージポンプ手段とを備える、半導体集積回路装置。 - 【請求項6】第1のクロック信号に応答して第1のレベ
ルよりも高いレベルの昇圧電圧を発生して信号線へ伝達
するための昇圧手段と、 前記信号線上の電圧レベルを前記第1のレベルよりも高
くかつ前記昇圧電圧レベルよりも低い第2のレベルにク
ランプするためのクランプ手段と、 第1の電源ノードに整流素子を介して印加される前記第
1のレベルの電圧と第2の電源ノードに印加される第3
の電圧レベルの電圧を動作電源電圧として動作し、切換
指示信号を入力として受ける第1のインバータ回路と、 第3の電源ノードに印加される前記信号線上の電圧と第
4の電源ノードに印加される前記第3のレベルの電圧を
動作電源電圧として動作し、前記第1のインバータ回路
の出力を入力として受ける第2のインバータ回路と、 第5の動作電源ノードに印加される前記信号線上の電圧
と第6の電源ノードに印加される前記第3のレベルの電
圧を動作電源電圧として動作し、前記第2のインバータ
回路の出力を入力として受ける第3のインバータ回路
と、 前記信号線から与えられる電圧を前記第1のレベルの電
圧に降下させるための電圧降下手段と、 前記第2のインバータ回路の出力に応答して、前記信号
線上の電圧を前記電源線上へ伝達するための第1の電圧
伝達手段と、 前記第3のインバータ回路の出力に応答して、前記電圧
降下手段が出力する電圧を前記電源線上へ伝達するため
の第2の電圧伝達手段と、 前記第1および第3のレベルの電圧の間で振動する信号
を発生する発振手段と、 第7の電源ノードに前記第1のレベルの電圧を整流素子
を介して印加される電圧と第8の電源ノードに印加され
る前記第3のレベルの電圧とを動作電源電圧として動作
し、前記発振手段が出力する第2のクロック信号を入力
として受ける第4のインバータ回路と、 第9の電源ノードに印加される前記電源線上の電圧と第
10の電源ノードに印加される前記第3の電圧レベルの電
圧とを動作電源電圧として動作し、前記第4のインバー
タ回路の出力を入力として受ける第5のインバータ回路
と、 前記第5のインバータ回路の出力する信号に応答して、
回路素子が形成された半導体基板へバイアス電圧を印加
するためのチャージポンプ手段と、 前記第2のインバータ回路の出力に応答して、前記第1
のインバータ回路の出力ノードを前記信号線に電気的に
結合するための第1のスイッチ手段と、 前記第5のインバータ回路の出力に応答して前記電源線
を前記第4のインバータ回路の出力ノードに電気的に結
合するための第2のスイッチ手段とを備える、半導体集
積回路装置。 - 【請求項7】第1のレベルの電圧と第2のレベルの電圧
との間で振動するクロック信号を発生する発振手段と、 前記発振手段の出力するクロック信号を容量結合により
第1のノードに伝達するための容量素子と、 回路素子が形成された半導体基板に結合される出力ノー
ドと、 前記第1のノードと前記出力ノードとの間に前記出力ノ
ードから順方向に接続される第1のダイオード手段と、 前記第1のノードに接続され、前記第1のノードに現れ
る電圧レベルを前記第1のレベルと前記第2のレベルの
間の第3のレベルの電圧レベルにクランプするための第
2のダイオード手段と、 前記第1のノードに結合され、前記第1のノードに現れ
る電圧レベルを前記第1のレベルと前記第2のレベルと
の間にありかつ前記第3のレベルと異なる第4のレベル
の電圧にクランプするための第3のダイオード手段と、 切換指示信号に応答して、前記第2および第3のダイオ
ード手段の一方を活性化するための切換手段とを備え
る、半導体集積回路装置。 - 【請求項8】第1のクロック信号に応答して、第1のレ
ベルの電圧よりも高いレベルの昇圧電圧を発生して信号
線に与えるための昇圧手段と、 前記信号線上の電圧を前記第1のレベルよりも高くかつ
前記昇圧電圧よりも低い第2のレベルの電圧にクランプ
するためのクランプ手段と、 前記信号線上の電圧を電源線上へ伝達するための第1の
スイッチング素子と、 前記信号線から与えられる電圧を前記第1のレベルの電
圧に降下するための電圧降下手段と、 前記電圧降下手段が出力する電圧を前記電源線へ伝達す
るための第2のスイッチング素子と、 動作モード指示信号に応答して、前記第1および第2の
スイッチング素子の一方を活性化するための電源電圧切
換手段と、 前記第1のレベルの電圧と第3のレベルの電圧の間で振
動する第2のクロック信号を発生する発振手段と、 切換指示信号に応答して第1の電源ノードを前記第3の
電圧レベルまたは前記第3の電圧レベルよりも高くかつ
前記第1の電圧レベルよりも低い第4の電圧レベルのい
ずれかの電圧レベルに設定するための電圧設定手段と、 前記第1の電源ノードに与えられる電圧と前記電源線に
与えられる電圧とをその動作電源電圧として動作し、前
記発振手段からの第2のクロック信号をバッファ処理し
て前記第1の電源ノードおよび前記電源線に現れる電圧
のレベルの間で振動する信号を発生するバッファ手段
と、 前記バッファ手段の出力する信号に応答して、回路素子
が形成された半導体基板へバイアス電圧を印加するため
のチャージポンプ手段とを備える、半導体集積回路装
置。 - 【請求項9】テスト動作モード時には、通常動作モード
時と異なる複数のレベルのバイアス電圧を発生すること
が可能であり、該発生したバイアス電圧を回路素子が形
成された半導体基板へ印加するための基板バイアス発生
手段と、 外部端子へ通常動作モード時に与えられる電圧レベルよ
りも高い電圧レベルが印加されると、制御信号を発生す
る高電圧検出手段と、 前記高電圧検出手段からの制御信号と外部制御信号とに
応答してテストモード指示信号を発生するテスト信号発
生手段と、 前記テスト信号発生手段からのテストモード指示信号に
応答して活性化され、所定のアドレス信号入力端子へ与
えられる信号に従って前記複数のレベルのバイアス電圧
のうちから対応のバイアス電圧を選択する信号を前記基
板バイアス発生手段へ与えるバイアス電圧切換手段とを
備える、半導体集積回路装置。 - 【請求項10】通常動作モード時に与えられる電圧レベ
ルよりも高い電圧レベルの信号が所定の外部端子に与え
られると高電圧検出信号を出力する高電圧検出手段と、 前記高電圧検出手段からの高電圧検出信号と通常動作モ
ード時と異なる所定の状態の複数の外部制御信号とに応
答してテストモード指示信号を発生するテスト信号発生
手段と、 テスト動作モード時には通常動作モード時と異なる複数
のレベルのバイアス電圧を発生することが可能であり、
該発生したバイアス電圧を、回路素子が形成された半導
体基板へ印加する基板バイアス発生手段と、 前記テスト信号発生手段からのテストモード指示信号に
応答して活性化され、所定のアドレス信号入力端子へ与
えられる信号に従って前記複数のレベルのバイアス電圧
から対応のバイアス電圧を選択する信号を前記基板バイ
アス発生手段へ与えるバイアス電圧切換手段とを備え
る、半導体集積回路装置。
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