JP2688976B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JP2688976B2
JP2688976B2 JP1056609A JP5660989A JP2688976B2 JP 2688976 B2 JP2688976 B2 JP 2688976B2 JP 1056609 A JP1056609 A JP 1056609A JP 5660989 A JP5660989 A JP 5660989A JP 2688976 B2 JP2688976 B2 JP 2688976B2
Authority
JP
Japan
Prior art keywords
voltage
level
signal
power supply
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1056609A
Other languages
English (en)
Other versions
JPH02235368A (ja
Inventor
洋一 飛田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP1056609A priority Critical patent/JP2688976B2/ja
Priority to KR1019900000094A priority patent/KR930009025B1/ko
Priority to US07/487,055 priority patent/US5065091A/en
Priority to DE4007187A priority patent/DE4007187C2/de
Publication of JPH02235368A publication Critical patent/JPH02235368A/ja
Application granted granted Critical
Publication of JP2688976B2 publication Critical patent/JP2688976B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置に関し、さらに特定
的には、基板バイアス電圧発生回路を備えた半導体集積
回路装置に関する。
［従来の技術］ ダイナミックRAM（以下、DRAMと称す）等の半導体記
憶装置を製造するメーカは、完成した半導体記憶装置に
対して種々のテストを施し、不良品の排除を図る。この
テストには様々の種類があるが、最も簡単なものは、全
メモリセルに「０」を書込んだ後に全メモリセルからデ
ータを読出してチェックし、次に全メモリセルに「１」
を書込んだ後に全メモリセルからデータを読出してチェ
ックするテストである。たとえば、4MビットのDRAMの場
合に対してこのテストを行なうとすると、そのテスト時
間T1は次式（１）で表わされる。
T1＝４×４×106×10μsec＝160秒 ……（１） ここで、最初の４は、「０」の書込み、「０」の読出
し、「１」の書込みおよび「１」の読出しに相当する。
また、次の４×106は、メモリ容量に相当する。最後の1
0μsecは、サイクル時間であり、行アドレスストローブ
信号▲▼の最大パルス幅に相当する。
実際には、上述のテストだけでは異常部分を検出でき
ない場合がある。そのため、たとえば、入力信号のタイ
ミング条件、アドレス信号の番地指定順序、メモリセル
に書込まれるデータのパターンなどを変えた別のテスト
も行なう必要がある。しかしながら、テストの種類によ
っては、そのテスト時間が極めて長くなり、実行が困難
な場合がある。たとえば、最悪条件に近いテストとして
知られているWalking Patternを用いたテスト（電子通
信学会論文誌1977−12 Vol.J60−Ｄ No.12 pp.1031
〜1038に示されている）は、そのテスト時間T2が次式
（２）で示されるように極めて長時間となる。
T2≒２×（メモリ容量）２×（サイクル時間） ＝２×（４×106）２×10×10-6秒 ＝3.2×108秒＝10.1年 ……（２） そのため、できるだけ短時間のテストで不良品を発見
できることがテスト時間の短縮化を図る点で好ましい。
そこで、この発明は、長時間のテストを行なうことな
く、短時間のテストで不良品を発見できるようにするこ
とを目的とする。
ところで、半導体記憶装置が不良品かどうか、すなわ
ち或る条件の下で誤動作するかどうかは、電源電圧と基
板電圧とが密接に関係するので、以下、そのことについ
て説明する。
第18図は、従来の基板バイアス電圧発生回路（以下、
VBB発生回路と称す）の一般的な構成を示すブロック図
である。従来の半導体記憶装置においては、動作速度の
高速化および動作の安定化を図るために、このようなV
BB発生回路が設けられている。このVBB発生回路は、Ｐ
型半導体基板またはＰ型ウェル領域に一定の大きさの負
電圧を供給することにより、これらＰ型半導体基板また
はＰ型ウェル領域とそれらに隣接する反対導電型（Ｎ
型）の領域との間のPN接合部に加わる逆方向のバイアス
を大きくする。それによって、半導体記憶装置のPN接合
部に寄生するPN接合容量が小さくされる。その結果、メ
モリセルから内部信号線に読出される信号量が増大し、
動作速度の高速化および動作の安定化が図られる。
第18図を参照して、従来のVBB発生回路は、複数のイ
ンバータ回路からなるリング発振回路１と、その出力信
号φｃを受けるチャージポンプ回路２とによって構成さ
れる。チャージポンプ回路２は、その一方電極にリング
発振回路１の出力信号φｃを受けるチャージポンプ用キ
ャパシタ５と、このチャージポンプ用キャパシタ５の他
方電極と接地との間に介挿されるＮ型電界効果トランジ
スタ（以下ｎ−FETと称す）３と、チャージポンプ用キ
ャパシタ５の他方電極と出力端子６との間に介挿される
ｎ−FET4とを含む。ｎ−FET3は、そのドレインとゲート
とがチャージポンプ用キャパシタ５の他方電極に接続さ
れている。また、ｎ−FET4は、そのドレインとゲートと
が出力端子６に接続されている。ｎ−FET3および４は、
整流素子としての機能を有し、チャージポンプ回路２は
一種の整流回路と見ることもできる。このようなVBB発
生回路において、リング発振回路１の出力信号φｃの電
位が変化することにより、チャージポンプ用キャパシタ
５の充放電が行なわれる。すなわち、出力信号φｃの正
から負への電位変化時にのみ基板側すなわち出力端子６
側が負の電位に充電される。この電位変化が繰返される
ことにより、基板側は或る値の電位まで充電されること
になる。この値は、近似的に次式（３）で表わされる。
VBB＝−（Vc−2VTHN） ……（３） （３）式において、Vcは出力信号φｃの電圧振幅であ
る。また、VTHNはｎ−FET3および４のしきい値電圧であ
る。ここで、Vcは電源電圧Vccと同一値に設定されるこ
とが一般的である。そのために、リング発振回路１には
Vcc電源端子７を介して電源電圧Vccが印加されている。
この場合、（３）式は次式（４）のようになる。
VBB＝−（Vcc−2VTHN） ……（４） 第19図のVBB線Ａは、上式（４）の関係を示してい
る。
ところで、前述したごとく、電源電圧VccとVBB発生回
路により供給される基板電圧VBBとは半導体記憶装置の
動作に対し、相互にかつ密接に関係している。たとえ
ば、電源電圧Vccが大きく基板電圧VBBが小さい場合は、
内部回路のノイズが増大するとともに、半導体記憶装置
内のトランジスタ、特にメモリセルに用いられているト
ランジスタのしきい値電圧が低下するので、半導体記憶
装置が誤動作を起こしやすくなる。逆に、電源電圧Vcc
が小さく基板電圧VBBが大きい場合は、メモリセルに蓄
積される電荷量が減少するので、同じく誤動作を起こし
やすくなる。より詳細に説明すると、一般のDRAMにおい
ては、メモリセルの寄生容量により、ワード線とビット
線とが結合されてビット線の電圧が引き下げられる（Δ
Ｖ）場合がある（たとえば、U.S.P.4,513,399の第３欄
第２パラグラフ参照）。もし、１個のメモリセルのトラ
ンジスタの閾値電圧が製造中の欠陥（ゴミ等）により他
のメモリセルのトランジスタの閾値電圧VTHよりも小さ
くなると、ΔＶの影響を受けてそのメモリセルは誤動作
しやすくなる。この誤動作は、Vcc＝大、あるいは、|V
BB|＝小でより起こりやすくなる。なぜならば、Vcc＝大
であると、ΔＶが大きくなり、|VBB|＝小であるとメモ
リセルのトランジスタのVTHが小さくなるからである。
この関係を示したのが、第19図の特性曲線Ｂである。こ
の特性曲線Ｂは、電源電圧Vccとは独立に外部から強制
的に基板電圧VBBを与えて半導体記憶装置の動作特性を
調べた結果を表わしたものである。すなわち、特性曲線
Ｂの内側が正常動作領域で、外側が誤動作領域を示して
いる。したがって、基板電圧VBBが特性曲線Ｂの内側に
ある限り、半導体記憶装置は正常に動作する。なお、特
性曲線Ｂは斜線で示されるような或る幅を有している。
これは、半導体記憶装置の動作条件（たとえば、入力信
号のタイミング条件、アドレス信号の番地指定順序、メ
モリセルに書込まれるデータパターンなど）によって、
半導体記憶装置の動作特性が変動することを示してい
る。前述したごとく、半導体記憶装置のテストは、種々
の条件を変えて行なわれる。そのため、実施するテスト
の種類が異なれば、半導体記憶装置の動作特性は、特性
曲線Ｂの斜線の幅内で変動する。
正常な半導体記憶装置においては、第19図に示すごと
く、正常動作領域が広いので、VBB線Ａは、常に正常動
作領域内に存在する。したがって、どのようなテストを
行なっても半導体記憶装置は正常に動作する。これに対
し、製造中に発生したごみ等により一部のメモリセルの
トランジスタのしきい値電圧が異常に低下した場合、半
導体記憶装置の動作特性は、その異常なメモリセルによ
って決まり、特性曲線Ｂの形状が変化する。すなわち、
正常動作領域が狭くなる。その結果、第20図に示すごと
く、VBB線Ａが完全に特性曲線Ｂの外側、すなわち誤動
作領域に出た場合、どのようなテストを行なっても半導
体記憶装置は誤動作する。したがって、良品を容易に発
見できる。
［発明が解決しようとする課題］ しかしながら、第21図に示すように、VBB線Ａが特性
曲線Ｂの幅の中に存在する場合は問題となる。すなわ
ち、この場合、半導体記憶装置はテストの種類によって
正常に動作したり誤動作したりする。なぜならば、テス
トの種類が異なれば、半導体記憶装置の動作特性も異な
るので、半導体記憶装置の動作特性は特性曲線Ｂの幅内
で変動するからである。たとえば、第22図に示すよう
に、VBB線Ａが簡単な短時間テスト（たとえば、前述の
（１）式に示すテスト）を行なったときの特性曲線B1よ
りも正常動作領域側で、複雑な長時間テスト（たとえ
ば、前述の（２）式に示すテスト）を行なったときの動
作特性曲線B2よりも誤動作領域側に位置する場合、不良
品は簡単な短時間テストで発見できないことになる。そ
の結果、不良品を除くために複雑な長時間テストを実施
しなければならず、テスト時間が長くなってしまうとい
う問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、簡単な短時間のテストで不良品を除け得
るような半導体集積回路装置を提供することを目的とす
る。
［課題を解決するための手段］ 請求項１に係る半導体集積回路装置は、クロック信号
を発生するための発振手段と、この発振手段からのクロ
ック信号の振幅を振幅設定信号に応答して調整するため
の振幅調整手段と、この振幅調整手段により調整された
０より大きな振幅を有するクロック信号に従ってキャパ
シタにチャージポンプ動作を行なわせて基板バイアス電
圧を発生し、回路素子が形成された半導体基板へこの発
生したバイアス電圧を印加するチャージポンプ手段とを
備える。
請求項２に係る半導体集積回路装置は、所定の振幅を
有するクロック信号を発生する発振手段と、第１および
第２の電源ノードに与えられる電圧を動作電源電圧とし
て動作し、発振手段が出力するクロック信号をバッファ
処理するためのバッファ手段と、動作モード指定信号に
応答して、バッファ手段の第１の電源ノードに印加され
る電圧レベルを変更する手段と、バッファ手段からの信
号に応答して、回路素子が形成された半導体基板へバイ
アス電圧を印加するチャージポンプ手段とを備える。
請求項３に係る半導体集積回路装置は、第１のレベル
の電圧と第２のレベルの電圧との間で振動するクロック
信号を発生する発振手段と、この発振手段からのクロッ
ク信号を受け、第１の電源ノードに与えられる第１のレ
ベルの電圧と第２の電源ノードに与えられる電圧とを動
作電源電圧として動作し、発振手段の出力をバッファ処
理して第１および第２の電源ノードに与えられる電圧レ
ベルの間で振動するクロック信号を出力するバッファ手
段と、通常動作モード時に第２のレベルの電圧を第２の
電源ノードに印加しかつテスト動作モード時に第２のレ
ベルよりも第１のレベルに近い第３のレベルの電圧を第
２の電源ノードに印加する電圧レベル変更手段と、バッ
ファ手段が出力する信号に応答して、回路素子が形成さ
れた半導体基板へバイアス電圧を印加するためのチャー
ジポンプ手段とを備える。
請求項４に係る半導体集積回路装置は、第１の振幅を
有するクロック信号を発生する発振手段と、テスト動作
モード指示信号に応答して、発振手段が出力するクロッ
ク信号の第１の振幅をさらに拡大して第２の振幅に変更
する振幅拡大手段と、この振幅拡大手段の出力する第２
の振幅の信号に応答して、回路素子が形成された半導体
基板へバイアス電圧を印加するためのチャージポンプ手
段とを備える。
請求項５に係る半導体集積回路装置は、第１のクロッ
ク信号に応答して、第１のレベルの電圧よりも高いレベ
ルの昇圧電圧を発生して信号線へ与えるための昇圧手段
と、この信号線上の電圧を第１のレベルの電圧よりも高
くかつ昇圧電圧よりも低い第２のレベルの電圧にクラン
プするためのクランプ手段と、信号線から電圧を与えら
れ、この電圧を第１のレベルの電圧に低下させるための
電圧降下手段と、テスト動作モード指示信号に応答し
て、上記信号線上の第２のレベルの電圧を電源線に伝達
するための第１の電圧伝達手段と、通常動作モード指示
信号に応答して、電圧降下手段が出力する第１のレベル
の電圧を上記電源線へ伝達するための第２の電圧伝達手
段と、第１のレベルの電圧および第３のレベルの電圧の
間で振動する第２のクロック信号を発生する発振手段
と、上記電源線上の電圧と第３のレベルの電圧を動作電
源電圧として動作し、発振手段が出力する第２のクロッ
ク信号をバッファ処理するためのバッファ手段と、この
バッファ手段が出力する信号に応答して、回路素子が形
成された半導体基板にバイアス電圧を印加するチャージ
ポンプ手段とを備える。
請求項６に係る半導体集積回路装置は、第１のクロッ
ク信号に応答して第１のレベルよりも高いレベルの昇圧
電圧を発生して信号線へ伝達するための昇圧手段と、こ
の信号線上の電圧レベルを第１のレベルよりも高くかつ
昇圧電圧レベルよりも低い第２のレベルにクランプする
ためのクランプ手段と、第１の電源ノードに整流素子を
介して印加される第１のレベルの電圧と第２の電源ノー
ドに印加される第３の電圧レベルの電圧を動作電源電圧
として動作し、切換指示信号を入力として受ける第１の
インバータ回路と、第３の電源ノードに印加される上記
信号線上の電圧と第４の電源ノードに印加される第３の
レベルの電圧を動作電源電圧として動作し、第１のイン
バータ回路の出力を入力として受ける第２のインバータ
回路と、第５の動作電源ノードに印加される上記信号線
上の電圧と第６の電源ノードに印加される第３のレベル
の電圧を動作電源電圧として動作し、第２のインバータ
回路の出力を入力として受ける第３のインバータ回路
と、上記信号線から与えられる電圧を前記第１のレベル
の電圧に降下させるための電圧降下手段と、第２のイン
バータ回路の出力に応答して、上記信号線上の電圧を電
源線上へ伝達するための第１の電圧伝達手段と、第３の
インバータ回路の出力に応答して、電圧降下手段が出力
する電圧を電源線上へ伝達するための第２の電圧伝達手
段と、第１および第３のレベルの電圧の間で振動する信
号を発生する発振手段と、第７の電源ノードに第１のレ
ベルの電圧を整流素子を介して印加される電圧と第８の
電源ノードに印加される第３のレベルの電圧とを動作電
源電圧として動作し、発振手段が出力する第２のクロッ
ク信号を入力として受ける第４のインバータ回路と、第
９の電源ノードに印加される電源線上の電圧と第10の電
源ノードに印加される第３の電圧レベルの電圧とを動作
電源電圧として動作し、第４のインバータ回路の出力を
入力として受ける第５のインバータ回路と、第５のイン
バータ回路の出力する信号に応答して、回路素子が形成
された半導体基板へバイアス電圧を印加するためのチャ
ージポンプ手段と、第２のインバータ回路の出力に応答
して、第１のインバータ回路の出力ノードを上記信号線
に電気的に結合するための第１のスイッチ手段と、第５
のインバータ回路の出力に応答して電源線を第４のイン
バータ回路の出力ノードに電気的に結合するための第２
のスイッチ手段とを備える。
請求項７に係る半導体集積回路装置は、第１のレベル
の電圧と第２のレベルの電圧との間で振動するクロック
信号を発生する発振手段と、この発振手段の出力するク
ロック信号を容量結合により第１のノードに伝達するた
めの容量素子と、回路素子が形成された半導体基板に結
合される出力ノードと、第１のノードと出力ノードとの
間に出力ノードから順方向に接続される第１のダイオー
ド手段と、第１のノードに接続され、第１のノードに現
れる電圧レベルを第１のレベルと第２のレベルの間の第
３のレベルの電圧レベルにクランプするための第２のダ
イオード手段と、第１のノードに結合され、第１のノー
ドに現れる電圧レベルを第１のレベルと第２のレベルと
の間にありかつ第３のレベルと異なる第４のレベルの電
圧にクランプするための第３のダイオード手段と、切換
指示信号に応答して、第２および第３のダイオード手段
の一方を活性化するための切換手段とを備える。
請求項８に係る半導体集積回路装置は、第１のクロッ
ク信号に応答して、第１のレベルの電圧よりも高いレベ
ルの昇圧電圧を発生して信号線に与えるための昇圧手段
と、該信号線上の電圧を第１のレベルよりも高くかつ昇
圧電圧よりも低い第２のレベルの電圧にクランプするた
めのクランプ手段と、上記信号線上の電圧を電源線上へ
伝達するための第１のスイッチング素子と、上記信号線
から与えられる電圧を第１のレベルの電圧に降下するた
めの電圧降下手段と、この電圧降下手段が出力する電圧
を電源線へ伝達するための第２のスイッチング素子と、
動作モード指示信号に応答して、第１および第２のスイ
ッチング素子の一方を活性化するための電源電圧切換手
段と、第１のレベルの電圧と第３のレベルの電圧の間で
振動する第２のクロック信号を発生する発振手段と、切
換指示信号に応答して第１の電源ノードを第３の電圧レ
ベルまたは第３の電圧レベルよりも高くかつ第１の電圧
レベルよりも低い第４の電圧レベルのいずれかの電圧レ
ベルに設定するための電圧設定手段と、第１の電源ノー
ドに与えられる電圧と電源線に与えられる電圧とをその
動作電源電圧として動作し、発振手段からの第２のクロ
ック信号をバッファ処理して第１の電源ノードおよび電
源線に現れる電圧のレベルの間で振動する信号を発生す
るバッファ手段と、このバッファ手段の出力する信号に
応答して、回路素子が形成された半導体基板へバイアス
電圧を印加するためのチャージポンプ手段とを備える。
請求項９に係る半導体集積回路装置は、テスト動作モ
ード時には、通常動作モード時と異なる複数のレベルの
バイアス電圧を発生することが可能であり、該発生した
バイアス電圧を回路素子が形成された半導体基板へ印加
するための基板バイアス発生手段と、外部端子へ通常動
作モード時に与えられる電圧レベルよりも高い電圧レベ
ルが印加されると、制御信号を発生する高電圧検出手段
と、この高電圧検出手段からの制御信号と外部制御信号
とに応答してテストモード指示信号を発生するテスト信
号発生手段と、このテスト信号発生手段からのテストモ
ード指示信号に応答して活性化され、所定のアドレス信
号入力端子へ与えられる信号に従って複数のレベルのバ
イアス電圧のうちから対応のバイアス電圧を選択する信
号を基板バイアス発生手段へ与えるバイアス電圧切換手
段とを備える。
請求項10に係る半導体集積回路装置は、通常動作モー
ド時に与えられる電圧レベルよりも高い電圧レベルの信
号が所定の外部端子に与えられると高電圧検出信号を出
力する高電圧検出手段と、この高電圧検出手段からの高
電圧検出信号と通常動作モード時と異なる所定の状態の
複数の外部制御信号とに応答してテストモード指示信号
を発生するテスト信号発生手段と、テスト動作モード時
には通常動作モード時と異なる複数のレベルのバイアス
電圧を発生することが可能であり、該発生したバイアス
電圧を、回路素子が形成された半導体基板へ印加する基
板バイアス発生手段と、テスト信号発生手段からのテス
トモード指示信号に応答して活性化され、所定のアドレ
ス信号入力端子へ与えられる信号に従って複数のレベル
のバイアス電圧から対応のバイアス電圧を選択する信号
を基板バイアス発生手段へ与えるバイアス電圧切換手段
とを備える。
［作用］ 請求項１ないし請求項10に係る発明においては、テス
ト動作モード時に半導体基板の電圧を通常動作モード時
の電圧と異ならせることにより、基板バイアス電圧をシ
フトさせ、それによって簡単な短時間テストでも異常な
特性をもつ半導体集積回路装置が誤動作するようにして
いる。
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。
第１図は、この発明の一実施例による半導体記憶装置
に含まれる基板電圧切換回路の構成を示すブロック図で
ある。
第１図において、高電圧検出回路20は、列アドレスス
トローブ信号▲▼を受ける外部端子81に接続され
ている。高電圧検出回路20は、外部端子81に通常の電圧
が与えられると、制御信号C1,C2を第１の状態（たとえ
ば、C1＝「Ｈ」,C2＝「Ｌ」）にする。また、高電圧検
出回路20は、外部端子81に所定の高電圧が与えられると
制御信号C1,C2を第２の状態（たとえば、C1＝「Ｌ」,C2
＝「Ｈ」）にする。VBB発生回路10aは、制御信号C1,C2
が第１の状態のとき、第１の基板電圧VBB1を発生する。
また、VBB発生回路10aは、制御信号C1,C2が第２の状態
のとき、第２の基板電圧VBB2を発生するもので、その詳
細は後述の第６図〜第９図に述べられている。
上記の第１の基板電圧VBB1が第21図，第22図のVBB線
Ａ上にあり、第２の基板電圧VBB2が第21図，第22図のV
BB線Ａ′上にあるとすると、その半導体記憶装置に異常
な部分が存在するときには、短時間のテスト（特性曲線
B1）によっても半導体記憶装置が誤動作することにな
る。
したがって、テスト時に外部端子81に高電圧を与える
ことにより、その半導体記憶装置が異常な特性を有する
か否かを容易に検出することができる。
第２図は、この発明の他の実施例による半導体記憶装
置に含まれる基板電圧切換回路の構成を示すブロック図
である。
第２図においてタイミング検出回路30aは、列アドレ
スストローブ信号▲▼が与えられる外部端子81、
行アドレスストローブ信号▲▼が与えられる外部
端子82、および書込信号が与えられる外部端子83に接
続されている。タイミング検出回路30aは、テストモー
ドにおいて列アドレスストローブ信号▲▼、行ア
ドロスストローブ信号▲▼および書込信号のタ
イミングが通常のタイミングとは異なる所定のタイミン
グで与えられたことを検出してテスト信号Ｔを発生する
もので、その詳細は後述の第14図に述べられている。た
とえば、列アドレスストローブ信号▲▼が「Ｌ」
レベルに立下がったときに行アドレスストローブ信号▲
▼および書込信号が「Ｌ」レベルである場合
に、テスト信号Ｔが発生される。
切換信号発生回路20aには、タイミング検出回路30aか
らテスト信号Ｔが与えられるとともに、外部端子p0を介
して外部アドレス信号A0が与えられる。切換信号発生回
路20aは、外部アドレス信号A0が「Ｈ」レベルであると
きに、テスト信号Ｔに応答して制御信号C1,C2を前記第
１の状態から第２の状態に切替えるもので、その詳細は
後述の第12図に述べられている。この制御信号C1,C2に
応答して、VBB発生回路10aは基板電圧VBBをVBB1からV
BB2に切換える。
第１図の実施例においては、外部端子81に与えられる
電圧が通常の動作時の電圧よりも高い場合にテスト動作
が実行されるのに対して、第２図の実施例においては、
外部端子81〜83に与えられる列アドレスストローブ信号
▲▼、行アドレスストーブ信号▲▼および
書込信号のタイミングが通常の動作時のタイミングと
異なる場合に、テスト動作と実行される。
第３図は、この発明のさらに他の実施例による半導体
記憶装置に含まれる基板電圧切換回路の構成を示すブロ
ック図である。
第３図において、タイミング検出回路30aは、第２図
の実施例におけるタイミング検出回路30aと同様であ
る。切換信号発生回路20bには、タイミング検出回路30a
からテスト信号が与えられるとともに、外部端子p0およ
びp1を介して外部アドレス信号A0およびA1が与えられ
る。切換信号発生回路20bは、テスト信号Ｔに応答し
て、外部アドレス信号A0およびA1に従って、制御信号C
1,C2およびＤを発生するもので、その詳細は後述の第13
図に述べられている。VBB発生回路10bは、制御信号C1,C
2およびＤに従って、基板電圧VBBを３段階に変化させ
る。
したがって、第３図の実施例においては、種々の基板
電圧でテストを行なうことが可能となる。
第４図は、この発明のさらに他の実施例による半導体
記憶装置に含まれる基板電圧切換回路の構成を示すブロ
ック図である。
第４図において、高電圧検出回路20は、第１図に示さ
れる高電圧検出回路20と同様である。したがって、外部
端子81に高電圧が与えられると、「Ｈ」レベルの制御信
号C2を発生する。テスト信号発生回路40は、外部端子82
に与えられる行アドレスストローブ信号▲▼が
「Ｌ」レベルであるときに、高電圧検出回路20からの制
御信号C2に応答してテスト信号Ｔを発生するもので、そ
の詳細は後述の第16図に述べられている。切換信号発生
回路20bおよびVBB発生回路10bは第３図に示される切換
信号発生回路20bおよびVBB発生回路10bと同様である。
第５図は、この発明のさらに他の実施例による半導体
記憶装置に含まれる基板電圧切換回路の構成を示すブロ
ック図である。
第５図において、高電圧検出回路20は、第１図に示さ
れる高電圧検出回路20と同様である。すなわち、外部端
子81に高電圧が与えられると、高電圧検出回路20は
「Ｈ」レベルの制御信号C2を発生する。タイミング検出
回路30bは、外部端子81〜83に与えれる列アドレススト
ローブ信号▲▼、行アドレスストローブ信号▲
▼および書込信号のタイミングが通常の動作時の
タイミングと異なるときに、制御信号C2に応答してテス
ト信号Ｔを発生する。切換信号発生回路20bおよびVBB発
生回路10bは、第３図に示される切換信号発生回路20bお
よびVBB発生回路10bと同様である。
なお、以上説明した第１図〜第５図の実施例で用いた
信号▲▼，▲▼およびは、従来の一般的
なDRAMにおいて周知のものである。これら信号▲
▼，▲▼およびが従来の一般的なDRAMにおいて
どのように用いられるかは、たとえばU.S.P.3,969,706
に記載されている。
一般に、半導体記憶装置のテストは製造者により行な
われる。そのため、使用者がその半導体記憶装置を使用
するときには、その半導体記憶装置が簡単にテスト動作
の状態に入らないようにすることが必要である。
一方、一般の半導体記憶装置においては、素子の実装
密度を上げるために、外部端子の数を最少限にする必要
がある。そのため、その半導体記憶装置をテスト動作の
状態に設定するために特別な外部端子を設けることは好
ましくない。したがって、この発明の実施例において
は、半導体記憶装置を特別な外部端子を設けることなく
テスト動作の状態に設定するために、次の方法が用いら
れる。
（１） 外部端子に与える電圧を通常の使用範囲外の電
圧に設定する。
（２） 外部端子に与える入力信号のタイミングを通常
の使用範囲外のタイミングに設定する。
（３） （１）の方法と（２）の方法との組合わせを行
なう。
第１図および第４図の実施例が（１）の方法に相当
し、第２図および第３図の実施例が（２）の方法に相当
する。また、第５図の実施例が（３）の方法に相当す
る。
特に、第５図の実施例においては、半導体記憶装置の
通常の使用時に電気的なノイズ等によりその半導体記憶
装置がテスト状態に簡単に入らないように、外部端子に
与えられる電圧条件とタイミング条件との両方が与えら
れたときにのみ、テスト状態に設定される。このため、
通常の使用時に、誤ってテスト動作が行なわれることは
ない。
なお、VBB発生回路の発生電圧値を制御するための制
御信号を発生する回路の構成は、第１図〜第５図に示さ
れる構成に限らず、外部端子に与えられる信号の状態
が、通常の動作時とは異なる所定の状態となったことに
応答して制御信号を発生する回路であれば他の構成でも
よい。
第６図は、第１図および第２図に示されるVBB発生回
路10aの構成の一例を示す回路図である。
第６図において、このVBB発生回路10aは、第17図に示
す従来のVBB発生回路と同様に、リング発振回路１およ
びチャージポンプ回路２を備える。さらに、リング発振
回路１とチャージポンプ回路２との間には、インバータ
回路I1が介挿されている。インバータ回路I1は、Vcc電
源端子７とノードN1との間に直列に接続されたＰ型電界
効果トランジスタ（以下、ｐ−FETと称す）Q1とｎ−FET
Q2とを含む。また、ノードN1と接地との間には、ｎ−FE
TQ3が介挿される。このｎ−FETQ3のゲートには、制御信
号C1が与えられる。また、ノードN1と接地との間には、
ｎ−FETQ4およびQ5が直列に接続されて介挿される。ｎ
−FETQ4のゲートには制御信号C2が与えられる。ｎ−FET
Q5のゲートは、ｎ−FETQ5とｎ−FETQ5との接続点である
ノードN2に接続されている。
次に、第６図に示すVBB発生回路の動作を説明する。
通常の動作時には、制御信号C1が「Ｈ」レベル、C2が
「Ｌ」レベルになっている。そのため、ｎ−FETQ3がオ
ンしており、ノードN1は接地される。このとき、インバ
ータ回路I1の出力信号φｃは、リング発振回路１の出力
信号▲▼が「Ｈ」レベルすなわちVccであるとｎ−F
ETQ2がオンして接地レベルになり、逆に出力信号▲
▼が「Ｌ」レベルすなわち接地レベルであるとｐ−FETQ
1がオンしてVccとなる。したがって、インバータ回路I1
の出力信号φｃの振幅は、リング発振回路１の出力信号
▲▼の振幅と同様にVccとなる。その結果、出力端
子６から得られる基板電圧VBB1は、前述の（４）式で示
される値−（Vcc−2VTHN）となる。
一方、テスト時には、制御信号C1が「Ｌ」レベル、C2
が「Ｈ」レベルとなる。そのため、ｎ−FETQ3がオフ
し、ｎ−FETQ4がオンする。このとき、ノードN1の電位
は、ノードN2の電位がｎ−FETQ5の作用によりVTHNに固
定されるので、同じくVTHNとなる。したがって、インバ
ータ回路I1の出力信号φｃは「Ｈ」レベルがVccで
「Ｌ」レベルがVTHNとなる。その結果、出力信号φｃの
振幅がVcc−VTHNとなり、出力端子６から得られる基板
電圧VBB2は、次式（５）で示される値となる。
VBB2＝−（Vcc−3VTHN） ……（５） すなわち、テスト時の基板電圧VBB2は通常動作時の基
板電圧VBB1に比べてVTHNだけその絶対値が小さくなる。
その結果、VBB線が第21図あるいは第22図に示すように
ＡからＡ′へとシフトする。したがって、半導体記憶装
置に異常な部分が存在するときには、短時間のテスト
（第22図の特性曲線B1）によっても半導体記憶装置が誤
動作することになる。それゆえに、短時間のテストで不
良品が容易に発見でき、テスト時間を短縮化することが
できる。
以上は、テスト時の基板電圧VBB2の絶対値を通常時の
基板電圧VBB1の絶対値よりも小さくする場合の例である
が、製造欠陥の内容によっては第21図，第22図とは逆の
特性を示すものもある。この場合は、テスト時の基板電
圧VBB2の絶対値を通常動作時の基板電圧VBB1の絶対値よ
りも大きくすることが必要となる。この場合の実施例を
第７図に示す。
第７図は、第１図および第２図に示されるVBB発生回
路10aの構成の他の例を示す回路図である。
第７図のVBB発生回路10aは、第６図に示すVBB発生回
路と同様に、リング発振回路１およびチャージポンプ回
路２を備える。そして、リング発振回路１とチャージポ
ンプ回路２との間には、制御信号C1に応答して、リング
発振回路１の出力信号φｃの振幅を切換えるための回路
手段が設けられている。この回路手段は、リング発振回
路１とチャージポンプ回路２との間に直列に接続された
２つのインバータ回路I2,I3と、電源供給線l1を介して
インバータ回路I3の高電圧側と接続される動作電源切換
回路100とを含む。
インバータ回路I2は、直列に接続されたｐ−FETQ10と
ｎ−FETQ11とを含む。これらｐ−FETQ10,n−FETQ11のゲ
ートには、リング発振回路１の出力信号φｃが与えられ
る。そして、インバータ回路I2は出力信号φｃの反転信
号を出力ノードN3に出力する。さらに、ｐ−FETQ10とVc
c電源端子７との間にはｎ−FETQ12が介挿される。この
ｎ−FETQ12のゲートは、Vcc電源端子７に接続されてい
る。インバータ回路I3は、電源供給線l1と接地との間に
直接に接続されたｐ−FETQ13とｎ−FETQ14とを含む。こ
のインバータ回路I3は、ｐ−FETQ13,n−FETQ14のゲート
にインバータ回路I2の出力信号を受け、その反転信号φ
ｃ′を出力ノードN4に出力する。インバータ回路I3の出
力信号φｃ′はチャージポンプ回路２に与えられる。
次に、第７図に示すVBB発生回路の動作を説明する。
まず、通常の動作時には、動作電源切換回路100に与
えられる制御信号C1が「Ｈ」レベルになっている。動作
電源切換回路100はこの「Ｈ」レベルの制御信号C1に応
答して、電源供給線l1にVccの電圧を供給する。したが
って、インバータ回路I3は通常の電源電圧Vccを動作電
源として反転動作を行なうことになる。この場合、イン
バータ回路I3の出力信号φｃ′は、リング発振回路１の
出力信号φｃと同相でかつ同一振幅の信号となる。その
ため、出力端子６から得られる基板電圧VBB1は、前述の
（４）式で示される値−（Vcc−2VTHN）となる。
一方、テスト時には、制御信号C1が「Ｌ」レベルとな
る。動作電源切換回路100がこの「Ｌ」レベルの制御信
号C1に応答して、電源供給線l1にVcc＋VTHNの電圧を供
給する。したがって、インバータ回路I3は通常の電源電
圧Vccよりもｎ−FETのしきい値電圧VTHNだけ高い電圧を
動作電源として反転動作を行なうことになる。リング発
振回路１の出力信号φｃが「Ｌ」レベルすなわち接地レ
ベルの場合、ｐ−FETQ10,n−FETQ14がオンしてインバー
タ回路I3の出力信号φｃ′は接地レベルとなる。逆に、
リング発振回路１の出力信号φｃが「Ｈ」レベルすなわ
ちVccの場合、ｎ−FETQ11,p−FETQ13がオンしてインバ
ータ回路I3の出力信号φｃ′は電源供給線l1の供給電圧
Vcc＋VTHNとなる。したがって、テスト時における出力
信号φｃ′の振幅はVcc＋VTHNとなる。その結果、出力
端子６から得られる基板電圧VBB2は、次式（６）で示さ
れる値となる。
VBB2＝−（Vcc−VTHN） ……（６） すなわち、テスト時の基板電圧の絶対値を通常動作時
の基板電圧の絶対値に比べてVTHNだけ大きくすることが
できる。これにより、異常な特性を持つ半導体記憶装置
を容易に検出することができる。
なお、テスト時において、リング発振回路１の出力信
号φｃが「Ｌ」レベルの場合、インバータ回路I3のｐ−
FETQ13のゲートにはインバータ回路I2の出力電圧Vccが
与えられるが、このときｐ−FETQ13のソース電位はVcc
＋VTHN（電源供給線l1の電位）となっているため、ｐ−
FETQ13が不所望にオンするおそれがある。ｐ−FETQ13が
オンすると、このときｎ−FETQ14もオンしているので、
動作電源切換回路100から接地へ向けて大きな貫通電流
が流れ、無駄な電力消費が発生する。これを防止するた
めにインバータ回路I2の出力ノードN3と電源供給線l1と
の間にはｐ−FETQ15が設けられている。このｐ−FETQ15
のゲートは、インバータ回路I3の出力ノードN4に接続さ
れている。すなわち、リング発振回路１の出力信号φｃ
が「Ｌ」レベルとなり、それに応答してインバータ回路
I3の出力信号φｃ′も「Ｌ」レベルになると、ｐ−FETQ
15がオンして、出力ノードN3の電位をVcc＋VTHNにす
る。その結果、ｐ−FETQ13はオフし、貫通電流が阻止さ
れる。また、このときｐ−FETQ15がオンすることによ
り、電源供給線l1からｐ−FETQ15,p−FETQ10を介してVc
c電源端子７に向けて電流が逆流するおそれがあるが、
ｎ−FETQ12によってそのような逆流が防止される。
次に、動作電源切換回路100のより詳細な構成および
動作を説明する。動作電源切換回路100は、大まかには
３つのインバータ回路I4,I5およびI6と、高電圧発生回
路101と、電圧クランプ回路102と、電圧安定化回路103
と、スイッチング素子104,105と、電圧降下素子106とを
含む。
高電圧発生回路101は、ｎ−FETQ16,Q17と昇圧用キャ
パシタC1とからなる。高電圧発生回路101は一種のチャ
ージポンプ回路であり、昇圧用キャパシタC1の一方電極
にクロックパルスφを受けて、高電圧V0を発生する。こ
の高電圧発生回路101により発生される電圧V0は、次式
（７）で表わされる。
V0＝2Vcc−2VTHN ……（７） ここで、VTHNはｎ−FETQ16,Q17のしきい値電圧であ
る。また、クロックパルスφの振幅はVccである。高電
圧発生回路101の出力は、電源線l2に与えられる。
電圧クランプ回路102は、電源線l2の電位を所望の値
にクランプするためのものであり、電源線l2とVcc電源
端子７のと間に設けられたｎ−FETQ18により構成され
る。このｎ−FETQ18のゲートは電源線l2に接続される。
高電圧発生回路101の作用により電源線l2の電位がｎ−F
ETQ18のソース電位（Vcc）よりもｎ−FETQ18のしきい値
電圧VTHNだけ高くなると、ｎ−FETQ18がオンし、電源線
l2からVcc電源端子７に向けて電荷が流出する。その結
果、電源線l2の電位はVcc＋VTHNに制限される。
電圧安定化回路103は、電源線l2と接地との間に介挿
された安定化容量C2を含む。電圧安定化回路103は、イ
ンバータ回路I3が動作したときに、電源線l2からインバ
ータ回路I2の出力側に電荷が供給されるので、これによ
る電源線l2の電位の変動を小さくするために設けられた
ものである。
スイッチング素子105は、電源線l2と電源供給線l1と
の間に介挿されたｐ−FETQ19からなる。このｐ−FETQ19
のゲートには、インバータ回路I5の出力信号C1′が与え
られる。電圧降下素子106は、そのゲートとドレインが
電源線l2に接続されたｎ−FETQ20を含む。ｎ−FETQ20の
ソースは、ノードN5を介してスイッチング素子104に接
続される。スイッチング素子104は、ノードN5と電源供
給線l1との間に介挿されたｐ−FETQ21を含む。ｐ−FETQ
21のゲートには、インバータ回路I6の出力信号▲
▼が与えられる。
インバータ回路I4,I5およびI6は、その順番で直列接
続されている。初段のインバータ回路I4は、直列に接続
されたｐ−FETQ22とｎ−FETQ23とを含む。これらｐ−FE
TQ22,n−FETQ23のゲートには、制御信号C1が与えられ
る。また、ｐ−FETQ22とVcc電源端子７との間には、逆
流防止用のｎ−FETQ24が介挿される。このｎ−FETQ24
は、前述のｎ−FETQ12と同じく逆流防止機能を有する。
中段のインバータ回路I5は、電源線l2と接地との間に直
列に接続されたｐ−FETQ25とｎ−FETQ26とを含む。これ
らｐ−FETQ25,n−FETQ26のゲートは、インバータ回路I4
の出力ノードN6に接続される。また、出力ノードN6と電
源線l2との間には、ｐ−FETQ27が設けられる。このｐ−
FETQ27のゲートには、インバータ回路I5の出力信号C1′
が与えられる。ｐ−FETQ27は、前述のｐ−FETQ15と同様
に、インバータ回路I4の動作電源（Vcc）とインバータ
回路I5の動作電源（Vcc＋VTHN）とが異なることにより
生ずるインバータ回路I5の貫通電流を阻止する機能を有
する。最終段のインバータ回路I6は、電源線l2と接地と
の間に直列に接続されたｐ−FETQ28とｎ−FETQ29とを含
む。これらｐ−FETQ28,n−FETQ29のゲートには、インバ
ータ回路I5の出力信号C1′が与えられる。前述したよう
に、インバータ回路I5の出力信号C1′，インバータ回路
I6の出力信号▲▼は、それぞれ、スイッチング素
子105,106にスイッチング制御信号として与えられる。
通常の動作時においては、制御信号C1が「Ｈ」レベル
であるので、インバータ回路I5の出力信号C1′は「Ｈ」
レベル（Vcc＋VTHN）、インバータ回路I6の出力信号▲
▼は「Ｌ」レベル（接地レベル）となる。そのた
め、ｐ−FETQ19はオフし、ｐ−FETQ21はオンする。ここ
で、ノードN5の電位は、ｎ−FETQ20により電源線l2の電
位Vcc＋VTHNからｎ−FETQ20のしきい値電圧VTHNだけ下
げられているので、Vccとなっている。そのため、電源
供給線l1にはｐ−FETQ21を介してVccの電圧が供給され
る。
一方、テスト時においては、制御信号C1が「Ｌ」レベ
ルとなるので、インバータ回路I5の出力信号C1′は
「Ｌ」レベル（接地レベル）、インバータ回路I6の出力
信号▲▼は「Ｈ」レベル（Vcc＋VTHN）となる。
そのため、ｐ−FETQ19はオンし、ｐ−FETQ28はオフす
る。したがって、この場合はｐ−FETQ19を介して電源線
l2の電圧Vcc＋VTHNがそのまま電源供給線l1に供給され
る。
上記のごとくして、動作電源切換回路100により半導
体記憶装置の動作モードに応じてインバータ回路I3の動
作電圧が切換えられる。
第８図は、第１図および第２図の示されるVBB発生回
路10aの構成のさらに他の例を示す回路図である。
第８図のVBB発生回路は、リング発振回路およびチャ
ージポンプ回路がそれぞれ２組設けられている。第１の
リング発振回路1aは「Ｌ」レベルが接地レベルで「Ｈ」
レベルがVccの出力信号φc1を導出する。この出力信号
φc1は、ANDゲート8aを介して第１のチャージポンプ回
路2aに与えられる。ANDゲート8aには、制御信号C1が開
閉制御信号として与えられる。第２のリング発振回路1b
は「Ｌ」レベルがVTHNで「Ｈ」レベルがVccの出力信号
φc2を導出する。この出力信号φc2は、ANDゲート8bを
介して第１のチャージポンプ回路2bに与えられる。AND
ゲート8bには、制御信号C2が開閉制御信号として与えら
れる。第１のチャージポンプ回路2aおよび第２のチャー
ジポンプ回路2bは、それぞれの出力端が１本のVBB線l3
に結合されている。
次に、第８図のVBB発生回路の動作を説明する。通常
の動作時には、制御信号C1が「Ｈ」レベル、制御信号C2
が「Ｌ」レベルになっている。そのため、ANDゲート8a
は開き、ANDゲート8bは閉じる。したがって、第１のチ
ャージポンプ回路2aのみが第１のリング発振回路1aの出
力信号φc1を受けて動作する。出力信号φc1は前述した
ように、その振幅がVccであるので、第１のチャージポ
ンプ回路2aが発生する基板電圧VBB1は、−（Vcc−2
VTHN）となる。
一方、テスト時には、制御信号C1が「Ｌ」レベル、制
御信号C2が「Ｈ」レベルになる。そのため、ANDゲート8
aは閉じ、ANDゲート8bは開く。したがって、第２のチャ
ージポンプ回路2bのみが第２のリング発振回路1bの出力
信号φc2を受けて動作する。出力信号φc2は、前述した
ように、その振幅がVcc−VTHNであるので、第２のチャ
ージポンプ2bが発生する基板電圧VBB2は、−（Vcc−3V
THN）となる。
以上のように、リング発振回路およびチャージポンプ
をそれぞれ２組設け、その出力点を結合し、制御信号に
より各組のチャージポンプ回路の動作を制御することに
より、２種類の基板電圧VBBを発生することができる。
第８図の例は２種類の基板電圧VBBを発生する場合を示
したが、リング発振回路およびチャージポンプの数をさ
らに増やし、それに応じて制御信号の数も増やすことに
より、より多くの種類の基板電圧VBBを発生することも
もちろん可能である。
第９図は、第１図および第２図に示されるVBB発生回
路10aの構成のさらに他の例を示す回路図である。
第９図のVBB発生回路は、チャージポンプ回路におけ
る昇圧用キャパシタ５とｎ−FET4との間の信号線l4に２
組のトランジスタ直列回路が接続されている。すなわ
ち、一方のトランジスタ直列回路は、信号線l4と接地と
間に直列に接続された２個のｎ−FET3a,Q30を含む。ｎ
−FET3は、そのゲートが信号線l4に接続されている。ｎ
−FETQ30のゲートには制御信号C1が与えられる。他方の
トランジスタ直列回路は、信号線l4と接地との間に直列
に接続された３個のｎ−FET3b,3cおよびQ31を含む。ｎ
−FET3bは、そのゲートが信号線l4に接続されている。
ｎ−FET3cは、そのゲートがｎ−FET3bとｎ−FET3cとの
接続点に接続されている。ｎ−FETQ31のゲートには制御
信号C2が与えられる。
次に、第９図のVBB発生回路の動作を説明する。
通常の動作時には、制御信号C1が「Ｈ」レベル、制御
信号C2が「Ｌ」レベルとなっている。そのため、ｎ−FE
TQ30がオンし、ｎ−FETQ31がオフする。その結果、VBB
発生回路10aの動作は、第17図に示すVBB発生回路と同じ
になり、発生される基板電圧VBB1は−（Vcc−2VTHN）と
なる。
一方、テスト時には、制御信号C1が「Ｌ」レベル、制
御信号C2が「Ｈ」レベルとなる。そのため、ｎ−FETQ30
がオフし、ｎ−FETQ31がオンする。その結果、ｎ−FET3
cの効果により、信号線l4の電位が通常の動作時に比べ
てｎ−FET3cのしきい値電圧VTHNだけ高くなる。したが
って、このとき発生される基板電圧VBB2は−（Vcc−3V
THN）となる。
なお、第９図は２種類の基板電圧VBBを発生する回路
について示したが、信号線l4と接地との間に介挿される
トランジスタ直列回路の数をさらに増やし、それに応じ
て制御信号の数も増やせば、さらに多くの種類の基板電
圧VBBを発生することも可能である。
第10図は、第３図〜第５図に示されるVBB発生回路の
構成の一例を示す回路図である。この第10図のVBB発生
回路は、第６図に示すVBB発生回路と第７図に示すVBB発
生回路とを組合わせた構成となっている。なお、動作電
源切換回路100は、第３図〜第５図の切換信号発生回路2
0bからの制御信号Ｄに応答して動作を行なう。第10図の
VBB発生回路によれば、制御信号C1,C2およびＤに応答し
て、テスト時に少なくとも２種類の基板電圧（通常動作
時よりも高い基板電圧と低い基板電圧）を発生すること
ができる。
第11図は、第１図，第４図および第５図に示される高
電圧検出回路20の構成の一例を示す回路図である。
第11図において、列アドレスストローブ信号▲
▼を受ける外部端子81とノードN10との間に、複数のｎ
−FETQ81〜Q8nが直列に接続されている。ｎ−FETQ81〜Q
8nの各々のゲートは、そのドレインに接続されている。
ノードN10は、比較的高い抵抗値を有する抵抗素子R1を
介して接地されている。ノードN10とVcc電源端子７との
間にはｐ−FETQ91が接続されている。また、ノードN10
は、２つのインバータ回路21および22を介して出力端子
O2に接続されている。
インバータ回路21は、Vcc電源端子７とノードN11との
間に接続されたｐ−FETQ92およびノードN11と接地との
間に接続されたｎ−FETQ93を含む。また、インバータ回
路22は、Vcc電源端子７と出力端子O2との間に接続され
たｐ−FETQ94および出力端子O2と接地との間に接続され
たｎ−FETQ95を含む。ノードN11は、ｐ−FETQ91のゲー
トおよび出力端子O3に接続されている。出力端子O2から
制御信号C2が出力され、出力端子O3から制御信号C1が出
力される。
次に、第11図の高電圧検出回路20の動作について説明
する。ｎ−FETのしきい値電圧VTHNを0.5V、外部端子81
とノードN10との間に接続されるｎ−FETQ81〜Q8nの数を
13と仮定すると、これらのｎ−FETQ81〜Q8nを導通状態
にするためには、外部端子81とノードN10との間に6.5V
（0.5V×13）以上の電圧を印加する必要がある。
半導体記憶装置において「Ｈ」レベルの入力信号の電
位の最大値は6.5Vと規定されている。また、ノードN10
は抵抗素子R1を介して接地されているので、通常その電
位は「Ｌ」レベルとなっている。そのため、ｐ−FETQ92
がオンしており、出力端子O3の電位が「Ｈ」レベルとな
っている。また、ｎ−FETQ95がオンし、出力端子O2の電
位が「Ｌ」レベルとなっている。したがって、制御信号
C1が「Ｈ」レベル、制御信号C2が「Ｌ」レベルとなって
いる。
次に、外部端子81に6.5V以上の電圧が印加される。た
とえば、外部端子81に10Vの電圧が印加されると、ノー
ドN10の電位は、3.5V（10V−6.5V）となる。それによ
り、ｎ−FETQ93がオンし、ノードN11の電位が「Ｌ」レ
ベルとなる。その結果、ｐ−FETQ94がオンし、出力端子
O2の電位が電源電位Vccまで引上げられる。したがっ
て、制御信号C1が「Ｌ」レベル、制御信号C2が「Ｈ」レ
ベルとなる。
なお、制御信号C1が「Ｌ」レベルになることにより、
ｐ−FETQ91がオンする。そのため、一旦外部端子81に高
電圧が印加されると、その高電圧の印加がなくなって
も、制御信号C1およびC2の状態は、ｐ−FETQ91によって
保持されることになる。すなわち、テストの期間中に外
部端子81に列アドレスストローブ信号▲▼がパル
ス状に加わり、その電圧が0Vになっても、テストの状態
が維持される。
逆に、このテストの状態を解除するためには、半導体
記憶装置に供給される電源を一旦オフにし、Vcc電源端
子７に与えられる電圧を0Vに低下させればよい。これに
より、ノードN10の電位が接地電位となり、通常の動作
を行なうことが可能となる。
なお、第11図の回路においては、高電圧が印加される
外部端子として列アドレスストローブ信号▲▼を
受ける外部端子81が用いられているが、書込信号を受
ける外部端子83などの他の外部端子を用いてもよい。
第12図は、第２図に示される切換信号発生回路20aの
構成の一例を示す回路図である。
この切換信号発生回路20aは、ｎ−FETQ96、インバー
タ回路G1〜G4、および１ショットパルス発生回路23を含
む。１ショットパルス発生回路23は、入力端子24に与え
られるテスト信号Ｔの「Ｌ」レベルから「Ｈ」レベルへ
の変化を検出し、正極性の単発パルスを発生する。イン
バータ回路G1およびG2は、ラッチ回路を構成する。
通常の動作時には、テスト信号Ｔは「Ｌ」レベルとな
っている。これにより、１ショットパルス23の出力は
「Ｌ」レベルとなっており、ｎ−FETQ96は非導通状態と
なっている。その結果、外部端子p0に与えられるアドレ
ス信号A0はラッチ回路25に入力されない。また、電源投
入時においてノードN12は「Ｈ」に初期設定される。そ
のため、ノードN12の電位はラッチ25によって「Ｈ」レ
ベルに固定される。その結果、インバータ回路G3から出
力される制御信号C2が「Ｌ」レベルとなり、インバータ
回路G4から出力される制御信号C1は「Ｈ」レベルとな
る。テスト時には、テスト信号Ｔが「Ｌ」レベルから
「Ｈ」レベルに変化する。それにより、１ショットパル
ス発生回路23から単発パルスが発生され、一定時間ｎ−
FETQ96が導通する。その結果、外部端子p0に与えられて
いるアドレス信号A0がラッチ回路25に取込まれ、ラッチ
される。したがって、アドレス信号A0が「Ｈ」レベル
（“1"）のときには、ノードN12の電位が「Ｌ」レベル
となり、制御信号C2が「Ｈ」レベル、制御信号C1が
「Ｌ」レベルとなる。これに対して、アドレス信号A0が
「Ｌ」レベル（“0"）のときには、制御信号C2は「Ｌ」
レベル、制御信号C1は「Ｈ」レベルとなる。
第13図は、第３図〜第５図に示される切換信号発生回
路20bの構成の一実施例を示す回路図である。
第13図の切換信号発生回路20bには、ｎ−FETQ98、ラ
ッチ回路26、およびインバータ回路G7,G8がさらに設け
られている。ラッチ回路26は、インバータ回路G5,G6か
らなる。切換信号発生回路20bのその他の部分は、第12
図の切換信号発生回路20aと同様である。
通常の動作時には、テスト信号Ｔが「Ｌ」レベルとな
っているので、ｎ−FETQ96,Q98がオフしている。また、
電源投入時においてノードN12とN13は「Ｈ」に初期設定
される。その結果、ノードN12とN13の電位は、ラッチ25
と26によって「Ｈ」レベルに固定される。そのため、制
御信号C1およびＤは「Ｈ」レベルとなり、制御信号C2は
「Ｌ」レベルとなる。したがって、第10図のVBB発生回
路において、ｎ−FETQ3はオン、ｎ−FETQ4はオフとな
り、また動作電源切換回路100は電源供給線l1に通常の
電源電圧Vccを供給する。その結果、インバータ回路I2
の出力信号φｃ′はリング発振回路１の出力信号φｃと
同じ振幅となり、チャージポンプ回路２は−（VCC−2V
THN）の基板電圧VBB1を発生する。
テスト時には、テスト信号Ｔが「Ｈ」レベルになるの
で、外部端子p0に与えられるアドレス信号A0がラッチ回
路25に取込まれ、外部端子p1に与えられるアドレス信号
A1がラッチ回路26に取込まれる。これにより、アドレス
信号A0が「Ｈ」レベルでアドレス信号A1が「Ｌ」レベル
の場合は、制御信号C1が「Ｌ」レベルで制御信号C2およ
びＤが「Ｈ」レベルとなる。したがって、第10図のVBB
発生回路において、ｎ−FETQ3がオフし、ｎ−FETQ4がオ
ンするので、ノードN1の電位はVTHNとなる。また、動作
電源切換回路100は電源供給線l1に通常の電源電圧VCCを
供給する。これによって、インバータ回路I2の出力信号
φｃ′の低レベルがVTHNになり、チャージポンプ回路２
は−（Vcc−3VTHN）の基板電圧VBB2を発生する。一方、
アドレス信号A0が「Ｌ」レベルでアドレス信号A1が
「Ｈ」レベルの場合は、制御信号C1が「Ｈ」レベルで制
御信号C2およびＤが「Ｌ」レベルとなる。その結果、第
10図において、ｎ−FETQ3がオンし、ｎ−FETQ4がオフす
る。これにより、ノードN1の電位は接地電位となる。ま
た、動作電源切換回路100は、電源供給線l1に（Vcc＋V
THN）の電圧を供給する。これにより、インバータ回路I
2の出力信号φｃ′の高レベルがVcc＋VTHNとなり、チャ
ージポンプ回路２は−（Vcc−VTHN）の基板電圧VBB3を
発生する。
上記のごとく、第13図の切換信号発生回路20bと第10
図のVBB発生回路10bとを用いれば、テスト時において基
板電圧VBBを通常の動作時の基板電圧とは異なる２段階
に切換えることができる。
第14図は、第２図および第３図に示されるタイミング
検出回路30aの構成の一例を示す回路図である。
第14図のタイミング検出回路30aは、ｎ−FETQ101〜Q1
04、インバータ回路G9〜G14、ANDゲートG15および１シ
ョットパルス発生回路31を含む。インバータ回路G9およ
びG10がラッチ回路32を構成し、インバータ回路G11およ
びG12がラッチ回路33を構成する。ラッチ回路32は、ｎ
−FETQ101を介して、列アドレスストローブ信号▲
▼を受ける外部端子81に接続されている。ラッチ回路
33は、ｎ−FETQ102を介して、書込信号を受ける外部
端子83に接続されている。１ショットパルス発生回路31
には、外部端子82およびインバータ回路G13を介して行
アドレスストローブ信号▲▼が入力される。
次に、第14図のタイミング検出回路30aの動作につい
て説明する。
外部端子82に与えられる行アドレスストローブ信号▲
▼が「Ｌ」レベルに立下がると、１ショットパル
ス発生回路31から単発パルスOPが発生される。これによ
り、ｎ−FETQ101およびQ102がオンする。その結果、外
部端子81および83に与えられる列アドレスストローブ信
号▲▼および書込信号がそれぞれラッチ回路32
および33に取込まれる。
通常の動作時には、第15A図に示すように、行アドレ
スストローブ信号▲▼が「Ｌ」レベルに立下がっ
た時点ｔにおいて、列アドレスストローブ信号▲
▼および書込信号は「Ｈ」レベルとなっている。その
ため、ノードN14およびN15の電位は「Ｌ」レベルとな
り、ANDゲートG15からは「Ｌ」レベルのテスト信号Ｔが
出力される。
テスト時には、第15B図に示すように、行アドレスス
トローブ信号▲▼が「Ｌ」レベルに立下がる時点
ｔで、列アドレスストローブ信号▲▼および書込
信号が「Ｌ」レベルに設定される。そのため、単発パ
ルスOPが発生されることにより、列アドレスストローブ
信号▲▼および書込信号がラッチ回路32および
33にそれぞれ取込まれると、ノードN14およびN15の電位
が「Ｈ」レベルとなる。その結果、ANDゲートG15からは
「Ｈ」レベルのテスト信号Ｔが発生される。このテスト
信号Ｔが、切換信号発生回路20aおよび切換信号発生回
路20bに与えられる。
第16図は、第４図に示されるテスト信号発生回路40の
構成の一実施例を示す回路図である。
第16図において、ANDゲートG16の一方の入力端子は、
インバータ回路G17を介して、行アドレスストローブ信
号▲▼を受ける外部端子82に接続されている。ま
た、ANDゲートG16の他方の入力端子は、第11図に示され
る高電圧検出回路20の出力端子O2に接続されている。第
16図のテスト信号発生回路40においては、行アドレスス
トローブ信号▲▼が「Ｌ」レベルになりかつ高電
圧検出回路20から与えられる制御信号C2が「Ｈ」レベル
になったときにのみ、「Ｈ」レベルのテスト信号Ｔが発
生される。
第17図は、第５図に示されるタイミング検出回路30b
の構成の一例を示す回路図である。
第16図のタイミング検出回路30bは、ANDゲートG17が
設けられていることを除いて、第14図のタイミング検出
回路30aと同様である。ANDゲートG17の一方の入力端子
はANDゲートG15の出力端子に接続され、ANDゲートG17の
他方の入力端子は第11図に示される高電圧検出回路20の
出力端子O2に接続されている。
第17図のタイミング検出回路30bにおいては、行アド
レスストローブ信号▲▼の立下がり時に列アドレ
スストローブ信号▲▼および書込信号が「Ｌ」
レベルであり、かつ、高電圧検出回路20から与えられる
制御信号C2が「Ｈ」レベルであるときのみ、「Ｈ」レベ
ルのテスト信号Ｔが発生される。
なお、上記実施例では、半導体記憶装置をテスト状態
に設定するための外部端子として、入力端子が用いられ
ているが、入出力兼用端子または出力端子を用いてもよ
い。
また、上記実施例では、電圧VBBが半導体基板自身に
印加されるようにしているが、CMOS構造においては、電
圧VBBはたとえばウエルに印加されてもよい。
以上、第１図〜第５図に示される基板電圧切換回路を
半導体記憶装置に適用する場合について説明したが、こ
の発明は、半導体基板上に形成された集積回路装置であ
れば他の回路にも適用可能である。
［発明の効果］ 以上のように、請求項１ないし請求項10に記載の発明
に従えば、テストモードにおいて基板電圧を通常の動作
時とは異なる電圧に切換えることができるので、半導体
集積回路装置を誤動作させやすくすることができる。そ
の結果、短時間のテストによって不良品を発見すること
ができ、テスト時間の短縮化を図ることができる。
【図面の簡単な説明】
第１図は、この発明の一実施例による半導体記憶装置に
含まれる基板電圧切換回路の構成を示すブロック図であ
る。 第２図は、この発明の他の実施例による半導体記憶装置
に含まれる基板電圧切換回路の構成を示すブロック図で
ある。 第３図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第４図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第５図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第６図は、第１図および第２図に示されるVBB発生回路1
0aの構成の一例を示す回路図である。 第７図は、第１図および第２図に示されるVBB発生回路1
0aの構成の他の例を示す回路図である。 第８図は、第１図および第２図に示されるVBB発生回路1
0aの構成のさらに他の例を示す回路図である。 第９図は、第１図および第２図に示されるVBB発生回路
の構成のさらに他の例を示す回路図である。 第10図は、第３図〜第５図に示されるVBB発生回路10bの
構成の一例を示す回路図である。 第11図は第１図，第４図および第５図に示される高電圧
検出回路20の構成の一例を示す回路図である。 第12図は、第２図に示される切換信号発生回路20aの構
成の一例を示す回路図である。 第13図は、第３図〜第５図に示される切換信号発生回路
20bの構成の一例を示す回路図である。 第14図は、第２図および第３図に示されるタイミング検
出回路30aの構成の一例を示す回路図である。 第15A図は通常の動作時における信号のタイミングを説
明するためのタイミングチャートである。 第15B図は、テスト時における信号のタイミングを説明
するためのタイミングチャートである。 第16図は、第４図に示されるテスト信号発生回路40の構
成の一例を示す回路図である。 第17図は、第５図に示すタイミング検出回路30bの構成
の一例を示す回路図である。 第18図は、従来のVBB発生回路の一般的な構成を示すブ
ロック図である。 第19図〜第21図は、基板電圧VBBと電源電圧Vccとに関連
する半導体記憶装置の動作特性を示すグラフである。 第22図は、基板電圧VBBとテストの種類との関係を示す
グラフである。 図において、10a,10bはVBB発生回路、20は高電圧検出回
路、20a,20bは切換信号発生回路、30a,30bはタイミング
検出回路、40はテスト信号発生回路、81〜83,p0,p1は外
部端子、１はリング発振回路、２はチャージポンプ回
路、７はVcc電源端子、100は動作電源切換回路を示す。

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】クロック信号を発生するための発振手段
    と、 前記発振手段からのクロック信号の振幅を振幅設定信号
    に応答して調整するための振幅調整手段と、 前記振幅調整手段により調整された０より大きな振幅を
    有するクロック信号に従ってキャパシタにチャージポン
    プ動作を行なわせて基板バイアス電圧を発生し、回路素
    子が形成された半導体基板へ該発生したバイアス電圧を
    印加するチャージポンプ手段とを備える、半導体集積回
    路装置。
  2. 【請求項２】所定の振幅を有するクロック信号を発生す
    る発振手段と、 第１および第２の電源ノードに与えられる電圧を動作電
    源電圧として動作し、前記発振手段が出力するクロック
    信号をバッファ処理するためのバッファ手段と、 動作モード指定信号に応答して、前記バッファ手段の前
    記第１の電源ノードに印加される電圧レベルを変更する
    手段と、 前記バッファ手段からの信号に応答して、回路素子が形
    成された半導体基板へバイアス電圧を印加するチャージ
    ポンプ手段とを備える、半導体集積回路装置。
  3. 【請求項３】第１のレベルの電圧と第２のレベルの電圧
    との間で振動するクロック信号を発生する発振手段と、 前記発振手段からのクロック信号を受け、第１の電源ノ
    ードに与えられる前記第１のレベルの電圧と第２の電源
    ノードに与えられる電圧とを動作電源電圧として動作
    し、前記発振手段の出力をバッファ処理して前記第１お
    よび第２の電源ノードに与えられる電圧レベルの間で振
    動するクロック信号を出力するバッファ手段と、 通常動作モード時に第２のレベルの電圧を前記第２の電
    源ノードに印加しかつテスト動作モード時に前記第２の
    レベルよりも前記第１のレベルに近い第３のレベルの電
    圧を前記第２の電源ノードに印加する電圧レベル変更手
    段と、 前記バッファ手段が出力する信号に応答して、回路素子
    が形成された半導体基板へバイアス電圧を印加するため
    のチャージポンプ手段とを備える、半導体集積回路装
    置。
  4. 【請求項４】第１の振幅を有するクロック信号を発生す
    る発振手段と、 テスト動作モード指示信号に応答して前記発振手段が出
    力するクロック信号の前記第１の振幅をさらに拡大して
    第２の振幅に変更する振幅拡大手段と、 前記振幅拡大手段の出力する前記第２の振幅の信号に応
    答して、回路素子が形成された半導体基板へバイアス電
    圧を印加するためのチャージポンプ手段とを備える、半
    導体集積回路装置。
  5. 【請求項５】第１のクロック信号に応答して、第１のレ
    ベルの電圧よりも高いレベルの昇圧電圧を発生して信号
    線へ与えるための昇圧手段と、 前記信号線上の電圧を前記第１のレベルの電圧よりも高
    くかつ前記昇圧電圧よりも低い第２のレベルの電圧にク
    ランプするためのクランプ手段と、 前記信号線から電圧を与えられ、該電圧を前記第１のレ
    ベルの電圧に低下させるための電圧降下手段と、 テスト動作モード指示信号に応答して、前記信号線上の
    第２のレベルの電圧を電源線に伝達するための第１の電
    圧伝達手段と、 通常動作モード指示信号に応答して、前記電圧降下手段
    が出力する前記第１のレベルの電圧を前記電源線へ伝達
    するための第２の電圧伝達手段と、 前記第１のレベルの電圧および第３のレベルの電圧の間
    で振動する第２のクロック信号を発生する発振手段と、 前記電源線上の電圧と前記第３のレベルの電圧を動作電
    源電圧として動作し、前記発振手段が出力する第２のク
    ロック信号をバッファ処理するためのバッファ手段と、 前記バッファ手段が出力する信号に応答して、回路素子
    が形成された半導体基板にバイアス電圧を印加するチャ
    ージポンプ手段とを備える、半導体集積回路装置。
  6. 【請求項６】第１のクロック信号に応答して第１のレベ
    ルよりも高いレベルの昇圧電圧を発生して信号線へ伝達
    するための昇圧手段と、 前記信号線上の電圧レベルを前記第１のレベルよりも高
    くかつ前記昇圧電圧レベルよりも低い第２のレベルにク
    ランプするためのクランプ手段と、 第１の電源ノードに整流素子を介して印加される前記第
    １のレベルの電圧と第２の電源ノードに印加される第３
    の電圧レベルの電圧を動作電源電圧として動作し、切換
    指示信号を入力として受ける第１のインバータ回路と、 第３の電源ノードに印加される前記信号線上の電圧と第
    ４の電源ノードに印加される前記第３のレベルの電圧を
    動作電源電圧として動作し、前記第１のインバータ回路
    の出力を入力として受ける第２のインバータ回路と、 第５の動作電源ノードに印加される前記信号線上の電圧
    と第６の電源ノードに印加される前記第３のレベルの電
    圧を動作電源電圧として動作し、前記第２のインバータ
    回路の出力を入力として受ける第３のインバータ回路
    と、 前記信号線から与えられる電圧を前記第１のレベルの電
    圧に降下させるための電圧降下手段と、 前記第２のインバータ回路の出力に応答して、前記信号
    線上の電圧を前記電源線上へ伝達するための第１の電圧
    伝達手段と、 前記第３のインバータ回路の出力に応答して、前記電圧
    降下手段が出力する電圧を前記電源線上へ伝達するため
    の第２の電圧伝達手段と、 前記第１および第３のレベルの電圧の間で振動する信号
    を発生する発振手段と、 第７の電源ノードに前記第１のレベルの電圧を整流素子
    を介して印加される電圧と第８の電源ノードに印加され
    る前記第３のレベルの電圧とを動作電源電圧として動作
    し、前記発振手段が出力する第２のクロック信号を入力
    として受ける第４のインバータ回路と、 第９の電源ノードに印加される前記電源線上の電圧と第
    10の電源ノードに印加される前記第３の電圧レベルの電
    圧とを動作電源電圧として動作し、前記第４のインバー
    タ回路の出力を入力として受ける第５のインバータ回路
    と、 前記第５のインバータ回路の出力する信号に応答して、
    回路素子が形成された半導体基板へバイアス電圧を印加
    するためのチャージポンプ手段と、 前記第２のインバータ回路の出力に応答して、前記第１
    のインバータ回路の出力ノードを前記信号線に電気的に
    結合するための第１のスイッチ手段と、 前記第５のインバータ回路の出力に応答して前記電源線
    を前記第４のインバータ回路の出力ノードに電気的に結
    合するための第２のスイッチ手段とを備える、半導体集
    積回路装置。
  7. 【請求項７】第１のレベルの電圧と第２のレベルの電圧
    との間で振動するクロック信号を発生する発振手段と、 前記発振手段の出力するクロック信号を容量結合により
    第１のノードに伝達するための容量素子と、 回路素子が形成された半導体基板に結合される出力ノー
    ドと、 前記第１のノードと前記出力ノードとの間に前記出力ノ
    ードから順方向に接続される第１のダイオード手段と、 前記第１のノードに接続され、前記第１のノードに現れ
    る電圧レベルを前記第１のレベルと前記第２のレベルの
    間の第３のレベルの電圧レベルにクランプするための第
    ２のダイオード手段と、 前記第１のノードに結合され、前記第１のノードに現れ
    る電圧レベルを前記第１のレベルと前記第２のレベルと
    の間にありかつ前記第３のレベルと異なる第４のレベル
    の電圧にクランプするための第３のダイオード手段と、 切換指示信号に応答して、前記第２および第３のダイオ
    ード手段の一方を活性化するための切換手段とを備え
    る、半導体集積回路装置。
  8. 【請求項８】第１のクロック信号に応答して、第１のレ
    ベルの電圧よりも高いレベルの昇圧電圧を発生して信号
    線に与えるための昇圧手段と、 前記信号線上の電圧を前記第１のレベルよりも高くかつ
    前記昇圧電圧よりも低い第２のレベルの電圧にクランプ
    するためのクランプ手段と、 前記信号線上の電圧を電源線上へ伝達するための第１の
    スイッチング素子と、 前記信号線から与えられる電圧を前記第１のレベルの電
    圧に降下するための電圧降下手段と、 前記電圧降下手段が出力する電圧を前記電源線へ伝達す
    るための第２のスイッチング素子と、 動作モード指示信号に応答して、前記第１および第２の
    スイッチング素子の一方を活性化するための電源電圧切
    換手段と、 前記第１のレベルの電圧と第３のレベルの電圧の間で振
    動する第２のクロック信号を発生する発振手段と、 切換指示信号に応答して第１の電源ノードを前記第３の
    電圧レベルまたは前記第３の電圧レベルよりも高くかつ
    前記第１の電圧レベルよりも低い第４の電圧レベルのい
    ずれかの電圧レベルに設定するための電圧設定手段と、 前記第１の電源ノードに与えられる電圧と前記電源線に
    与えられる電圧とをその動作電源電圧として動作し、前
    記発振手段からの第２のクロック信号をバッファ処理し
    て前記第１の電源ノードおよび前記電源線に現れる電圧
    のレベルの間で振動する信号を発生するバッファ手段
    と、 前記バッファ手段の出力する信号に応答して、回路素子
    が形成された半導体基板へバイアス電圧を印加するため
    のチャージポンプ手段とを備える、半導体集積回路装
    置。
  9. 【請求項９】テスト動作モード時には、通常動作モード
    時と異なる複数のレベルのバイアス電圧を発生すること
    が可能であり、該発生したバイアス電圧を回路素子が形
    成された半導体基板へ印加するための基板バイアス発生
    手段と、 外部端子へ通常動作モード時に与えられる電圧レベルよ
    りも高い電圧レベルが印加されると、制御信号を発生す
    る高電圧検出手段と、 前記高電圧検出手段からの制御信号と外部制御信号とに
    応答してテストモード指示信号を発生するテスト信号発
    生手段と、 前記テスト信号発生手段からのテストモード指示信号に
    応答して活性化され、所定のアドレス信号入力端子へ与
    えられる信号に従って前記複数のレベルのバイアス電圧
    のうちから対応のバイアス電圧を選択する信号を前記基
    板バイアス発生手段へ与えるバイアス電圧切換手段とを
    備える、半導体集積回路装置。
  10. 【請求項１０】通常動作モード時に与えられる電圧レベ
    ルよりも高い電圧レベルの信号が所定の外部端子に与え
    られると高電圧検出信号を出力する高電圧検出手段と、 前記高電圧検出手段からの高電圧検出信号と通常動作モ
    ード時と異なる所定の状態の複数の外部制御信号とに応
    答してテストモード指示信号を発生するテスト信号発生
    手段と、 テスト動作モード時には通常動作モード時と異なる複数
    のレベルのバイアス電圧を発生することが可能であり、
    該発生したバイアス電圧を、回路素子が形成された半導
    体基板へ印加する基板バイアス発生手段と、 前記テスト信号発生手段からのテストモード指示信号に
    応答して活性化され、所定のアドレス信号入力端子へ与
    えられる信号に従って前記複数のレベルのバイアス電圧
    から対応のバイアス電圧を選択する信号を前記基板バイ
    アス発生手段へ与えるバイアス電圧切換手段とを備え
    る、半導体集積回路装置。
JP1056609A 1989-03-08 1989-03-08 半導体集積回路装置 Expired - Lifetime JP2688976B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP1056609A JP2688976B2 (ja) 1989-03-08 1989-03-08 半導体集積回路装置
KR1019900000094A KR930009025B1 (ko) 1989-03-08 1990-01-05 반도체집적회로 장치
US07/487,055 US5065091A (en) 1989-03-08 1990-03-05 Semiconductor integrated circuit device testing
DE4007187A DE4007187C2 (de) 1989-03-08 1990-03-07 Integrierte Halbleiterschaltungseinrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1056609A JP2688976B2 (ja) 1989-03-08 1989-03-08 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH02235368A JPH02235368A (ja) 1990-09-18
JP2688976B2 true JP2688976B2 (ja) 1997-12-10

Family

ID=13031987

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1056609A Expired - Lifetime JP2688976B2 (ja) 1989-03-08 1989-03-08 半導体集積回路装置

Country Status (4)

Country Link
US (1) US5065091A (ja)
JP (1) JP2688976B2 (ja)
KR (1) KR930009025B1 (ja)
DE (1) DE4007187C2 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283762A (en) * 1990-05-09 1994-02-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device containing voltage converting circuit and operating method thereof
JP2837252B2 (ja) * 1990-09-10 1998-12-14 シャープ株式会社 集積回路装置
US5315549A (en) * 1991-06-11 1994-05-24 Dallas Semiconductor Corporation Memory controller for nonvolatile RAM operation, systems and methods
US5212442A (en) * 1992-03-20 1993-05-18 Micron Technology, Inc. Forced substrate test mode for packaged integrated circuits
JP3253389B2 (ja) * 1992-03-31 2002-02-04 株式会社東芝 半導体集積回路装置
EP0568294B1 (en) * 1992-04-27 1998-06-24 Fujitsu Limited Method for testing semiconductor integrated circuit
JPH05314769A (ja) * 1992-05-13 1993-11-26 Mitsubishi Electric Corp 半導体集積回路装置
JPH0628853A (ja) * 1992-07-08 1994-02-04 Mitsubishi Electric Corp 半導体記憶装置の基板電圧発生回路
EP0700598B1 (en) * 1993-05-28 2001-08-01 Macronix International Co., Ltd. Negative voltage generator for flash eprom design
US6031411A (en) 1993-06-28 2000-02-29 Texas Instruments Incorporated Low power substrate bias circuit
US6587978B1 (en) * 1994-02-14 2003-07-01 Micron Technology, Inc. Circuit and method for varying a pulse width of an internal control signal during a test mode
US5831918A (en) * 1994-02-14 1998-11-03 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
US5982188A (en) * 1994-07-29 1999-11-09 Stmicroelectronics, Inc. Test mode control circuit of an integrated circuit device
US6005407A (en) * 1995-10-23 1999-12-21 Opmax Inc. Oscillation-based test method for testing an at least partially analog circuit
JPH09213073A (ja) * 1996-02-06 1997-08-15 Mitsubishi Electric Corp 半導体集積回路
US5991214A (en) * 1996-06-14 1999-11-23 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
JPH10125742A (ja) * 1996-10-22 1998-05-15 Mitsubishi Electric Corp 半導体集積回路の良否判定方法及び半導体集積回路
DE19713570C2 (de) * 1997-04-02 1999-08-26 Temic Semiconductor Gmbh Verfahren zum Testen einer Schaltungsanordnung
US6115295A (en) * 1997-07-31 2000-09-05 Texas Instruments Incorporated Efficient back bias (VBB) detection and control scheme for low voltage DRAMS
KR100453885B1 (ko) * 1997-08-06 2005-01-17 삼성전자주식회사 칩 테스트를 위한 전압강하회로
US6496027B1 (en) * 1997-08-21 2002-12-17 Micron Technology, Inc. System for testing integrated circuit devices
KR100268451B1 (ko) * 1997-12-31 2000-10-16 윤종용 반도체 테스트시스템
US6628564B1 (en) 1998-06-29 2003-09-30 Fujitsu Limited Semiconductor memory device capable of driving non-selected word lines to first and second potentials
JP3430050B2 (ja) 1998-12-28 2003-07-28 日本電気株式会社 半導体記憶装置およびその駆動方法
DE10115614C2 (de) * 2001-03-29 2003-12-18 Infineon Technologies Ag Verfahren zur Stromversorgung eines Halbleiter-Speicherbausteins und Halbleiterbauelement
JP4084117B2 (ja) * 2002-07-26 2008-04-30 株式会社ルネサステクノロジ モータの駆動装置
KR100590204B1 (ko) * 2003-11-04 2006-06-15 삼성전자주식회사 온-칩 셋업/홀드 측정 회로를 포함한 집적 회로 장치
JP4440658B2 (ja) * 2004-01-20 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置
US7023233B1 (en) * 2004-10-12 2006-04-04 Advantest Corporation Test apparatus and test method
JP5135608B2 (ja) * 2007-12-27 2013-02-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR20160122411A (ko) 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3969706A (en) * 1974-10-08 1976-07-13 Mostek Corporation Dynamic random access memory misfet integrated circuit
JPS62205Y2 (ja) * 1979-12-27 1987-01-07
JPS57186351A (en) * 1981-05-12 1982-11-16 Fujitsu Ltd Semiconductor device
JPS58105563A (ja) * 1981-12-17 1983-06-23 Mitsubishi Electric Corp 基板バイアス発生回路
JPS58153294A (ja) * 1982-03-04 1983-09-12 Mitsubishi Electric Corp 半導体記憶装置
DE3337906A1 (de) * 1983-10-19 1985-05-09 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum pruefen von elektronischen digitalschaltungen
JPS60103587A (ja) * 1983-11-09 1985-06-07 Toshiba Corp 半導体記憶装置のメモリセルキヤパシタ電圧印加回路
US4654849B1 (en) * 1984-08-31 1999-06-22 Texas Instruments Inc High speed concurrent testing of dynamic read/write memory array
JPS61292755A (ja) * 1985-06-20 1986-12-23 Fujitsu Ltd 半導体集積回路
JPS62121374A (ja) * 1985-11-20 1987-06-02 Ricoh Co Ltd テストモ−ド起動回路
JP2721151B2 (ja) * 1986-04-01 1998-03-04 株式会社東芝 半導体集積回路装置

Also Published As

Publication number Publication date
KR900015142A (ko) 1990-10-26
JPH02235368A (ja) 1990-09-18
DE4007187C2 (de) 1997-07-10
DE4007187A1 (de) 1990-09-20
KR930009025B1 (ko) 1993-09-18
US5065091A (en) 1991-11-12

Similar Documents

Publication Publication Date Title
JP2688976B2 (ja) 半導体集積回路装置
KR100231951B1 (ko) 반도체 집적회로
US6560164B2 (en) Semiconductor integrated circuit device with internal clock generating circuit
KR100285184B1 (ko) 승압 회로 및 반도체 기억 장치
KR940001643B1 (ko) 반도체 집적 회로장치
US6525972B2 (en) Semiconductor memory device with boosting control circuit and control method
US6392944B1 (en) Semiconductor memory device capable of performing stable sensing operation even under low power supply voltage environment
US20070097769A1 (en) Semiconductor memory
US6359494B2 (en) Semiconductor integrated circuit device having an oscillation circuit using reference current source independent from influence of variation of power supply voltage and threshold voltage of transistor
US6288961B1 (en) Semiconductor memory device for reading charges stored in capacitor in memory cell and data reading method thereof
US5258669A (en) Current sense amplifier circuit
US4985869A (en) Semiconductor memory device with an improved substrate back-bias arrangement
US5267203A (en) Sense amplifier control circuit of a semiconductor memory device
EP0052504B1 (en) Semiconductor buffer circuit
US6483357B2 (en) Semiconductor device reduced in through current
US5436586A (en) Semiconductor integrated circuit apparatus including supply voltage conversion circuit
US6272037B1 (en) Ferroelectric memory device and method for generating reference level signal therefor
KR100221799B1 (ko) 모드설정회로와 모드설정장치
JP3938410B2 (ja) 半導体集積回路
US6476664B2 (en) Integrated device with voltage selector
KR950005171B1 (ko) 전류 미러 증폭회로 및 그의 구동 방법
US4875195A (en) Semiconductor device with a reference voltage generator
US6226206B1 (en) Semiconductor memory device including boost circuit
US5742558A (en) Semiconductor memory device for plurality of ranges of power supply voltage
US5815032A (en) Semiconductor device capable of preventing fluctuations of substrate potential

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070829

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080829

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080829

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090829

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090829

Year of fee payment: 12