JPH0689576A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【目的】 ビット線対31とデータ線対32が電気的に
接続される場合にエラーが発生しない半導体記憶装置を
提供する。 【構成】 データを記憶するためのメモリセル33、メ
モリセル33に接続されたビット線対31、ビット線対
31を一定の電位にプリチャージするためのビット線プ
リチャージ信号発生回路7、ビット線対31とデータ線
対32とを電気的に接続するためのスイッチング素子対
34、入力された列アドレスに応じてスイッチング素子
対34のそれぞれに列選択信号を与えるための列デコー
ダ4を備えた半導体記憶装置であって、ビット線プリチ
ャージ信号発生回路7によってプリチャージされるその
一定の電位をVP、スイッチング素子対34のそれぞれ
の閾値電圧をVT、その列選択信号のアクティブ時の電
位をVAと表すとき、VP≦VA≦VP+VTの関係をほぼ
満足する。
接続される場合にエラーが発生しない半導体記憶装置を
提供する。 【構成】 データを記憶するためのメモリセル33、メ
モリセル33に接続されたビット線対31、ビット線対
31を一定の電位にプリチャージするためのビット線プ
リチャージ信号発生回路7、ビット線対31とデータ線
対32とを電気的に接続するためのスイッチング素子対
34、入力された列アドレスに応じてスイッチング素子
対34のそれぞれに列選択信号を与えるための列デコー
ダ4を備えた半導体記憶装置であって、ビット線プリチ
ャージ信号発生回路7によってプリチャージされるその
一定の電位をVP、スイッチング素子対34のそれぞれ
の閾値電圧をVT、その列選択信号のアクティブ時の電
位をVAと表すとき、VP≦VA≦VP+VTの関係をほぼ
満足する。
Description
【0001】
【産業上の利用分野】本発明は、ダイナミックRAM等
の半導体記憶装置に関する。
の半導体記憶装置に関する。
【0002】
【従来の技術】図8は、従来の半導体記憶装置の回路の
一部(メモリブロックの1つ)を示している。図8に
は、メモリセルアレイ1、行デコーダ2、列プリデコー
ダ90、列デコーダ4、ビット線対31、データ線対3
2及びスイッチング素子対34等が示されている。本明
細書では、ビット線対31の一方をビット線31A、他
方をビット線31Bと示す。同様に、データ線対32の
一方をデータ線32A、他方をデータ線32B、スイッ
チング素子対34の一方をスイッチング素子34A、他
方をスイッチング素子34Bと示す。スイッチング素子
としては、限定されないが、Nchトランジスタを用い
ることができる。
一部(メモリブロックの1つ)を示している。図8に
は、メモリセルアレイ1、行デコーダ2、列プリデコー
ダ90、列デコーダ4、ビット線対31、データ線対3
2及びスイッチング素子対34等が示されている。本明
細書では、ビット線対31の一方をビット線31A、他
方をビット線31Bと示す。同様に、データ線対32の
一方をデータ線32A、他方をデータ線32B、スイッ
チング素子対34の一方をスイッチング素子34A、他
方をスイッチング素子34Bと示す。スイッチング素子
としては、限定されないが、Nchトランジスタを用い
ることができる。
【0003】図8に示すメモリブロックには、行アドレ
ス、列アドレス(CA0−CA7)が入力されている。
ス、列アドレス(CA0−CA7)が入力されている。
【0004】行デコーダ2は、入力された行アドレスに
応じて、複数本のワード線30から1本のワード線30
を選択的にアクティブにする。本明細書では、「信号線
をアクティブにする」とは「信号線の電位をある値にす
ることにより、その信号線を論理的に活性化状態あるい
は選択状態にする」と定義する。同様に、「信号線を非
アクティブにする」とは「信号線の電位をある値にする
ことにより、その信号線を論理的に非活性化状態あるい
は非選択状態にする」と定義する。
応じて、複数本のワード線30から1本のワード線30
を選択的にアクティブにする。本明細書では、「信号線
をアクティブにする」とは「信号線の電位をある値にす
ることにより、その信号線を論理的に活性化状態あるい
は選択状態にする」と定義する。同様に、「信号線を非
アクティブにする」とは「信号線の電位をある値にする
ことにより、その信号線を論理的に非活性化状態あるい
は非選択状態にする」と定義する。
【0005】列プリデコーダ90は、入力された列アド
レス(CA0−CA7)に応じて、それぞれ4本の信号
線からなる4組の信号線セット(CA01、CA23、
CA45、CA67)の内、それぞれの組から1本の信
号線を選択的にアクティブにする。列プリデコーダ90
によって選択的にアクティブにされた信号線の組み合わ
せに応じて、0番の列デコーダから255番の列デコー
ダまでのいづれかが選択され、その列デコーダに接続さ
れた列信号線47がアクティブになる。このとき、その
列信号線47に接続されたスイッチング素子対34がオ
ン状態となることにより、ビット線対31とデータ線対
32とが電気的に接続される。
レス(CA0−CA7)に応じて、それぞれ4本の信号
線からなる4組の信号線セット(CA01、CA23、
CA45、CA67)の内、それぞれの組から1本の信
号線を選択的にアクティブにする。列プリデコーダ90
によって選択的にアクティブにされた信号線の組み合わ
せに応じて、0番の列デコーダから255番の列デコー
ダまでのいづれかが選択され、その列デコーダに接続さ
れた列信号線47がアクティブになる。このとき、その
列信号線47に接続されたスイッチング素子対34がオ
ン状態となることにより、ビット線対31とデータ線対
32とが電気的に接続される。
【0006】ビット線プリチャージ信号発生回路7は、
ビット線プリチャージ信号を発生させる。そのビット線
プリチャージ信号によって、ビット線31A、31Bの
それぞれの電位が1/2Vcc電位にプリチャージされ
る。ここで、Vccは電源電位を表す。また、データ線
32A、32Bの電位はビット線31A、31Bの電位
と同じ電位にプリチャージされる。
ビット線プリチャージ信号を発生させる。そのビット線
プリチャージ信号によって、ビット線31A、31Bの
それぞれの電位が1/2Vcc電位にプリチャージされ
る。ここで、Vccは電源電位を表す。また、データ線
32A、32Bの電位はビット線31A、31Bの電位
と同じ電位にプリチャージされる。
【0007】センスアンプ駆動発生回路8は、ビット線
対31がプリチャージされている時は、PMOSセンス
アンプ駆動信号線48及びNMOSセンスアンプ駆動信
号線49の電位をそれぞれ1/2Vccとし、センスア
ンプ9が動作している時は、PMOSセンスアンプ駆動
信号線48の電位をVccに、NMOSセンスアンプ駆
動信号線49の電位をGNDとする。
対31がプリチャージされている時は、PMOSセンス
アンプ駆動信号線48及びNMOSセンスアンプ駆動信
号線49の電位をそれぞれ1/2Vccとし、センスア
ンプ9が動作している時は、PMOSセンスアンプ駆動
信号線48の電位をVccに、NMOSセンスアンプ駆
動信号線49の電位をGNDとする。
【0008】センスアンプ9は、メモリセル33からビ
ット線対31に読みだされた電位差を増幅する。
ット線対31に読みだされた電位差を増幅する。
【0009】メインアンプ5は、データ線対32の電位
差を増幅する。出力回路6は、メインアンプ5の出力に
応じて、メモリセル33に記憶されていたデータを特定
するための信号を出力端子35に出力する。
差を増幅する。出力回路6は、メインアンプ5の出力に
応じて、メモリセル33に記憶されていたデータを特定
するための信号を出力端子35に出力する。
【0010】タイミング発生回路10は、行デコーダ
2、ビット線プリチャージ信号発生回路7、センスアン
プ駆動信号発生回路8、列プリデコーダ90、メインア
ンプ5のそれぞれに接続された信号線51−55を予め
決められたタイミングでアクティブにする。
2、ビット線プリチャージ信号発生回路7、センスアン
プ駆動信号発生回路8、列プリデコーダ90、メインア
ンプ5のそれぞれに接続された信号線51−55を予め
決められたタイミングでアクティブにする。
【0011】図9は、従来の列プリデコーダ90の構成
例を示す。図9に示すように、列プリデコーダ90は、
4つの回路60、61、62及び63を有している。回
路60は、入力される列アドレスCA6、CA7に応じ
て、4本の信号線からなる信号線セットCA67から1
本の信号線を選択的にアクティブにする。回路61及び
回路62は、回路60と同じ回路であり、同様に動作す
る。回路63は、入力される列アドレスCA0、CA1
に応じて、4本の信号線からなる信号線セットCA01
から1本の信号線を選択的にアクティブにする。本従来
例では、選択的にアクティブにされる信号線の電位は、
電源電位(Vcc)である。
例を示す。図9に示すように、列プリデコーダ90は、
4つの回路60、61、62及び63を有している。回
路60は、入力される列アドレスCA6、CA7に応じ
て、4本の信号線からなる信号線セットCA67から1
本の信号線を選択的にアクティブにする。回路61及び
回路62は、回路60と同じ回路であり、同様に動作す
る。回路63は、入力される列アドレスCA0、CA1
に応じて、4本の信号線からなる信号線セットCA01
から1本の信号線を選択的にアクティブにする。本従来
例では、選択的にアクティブにされる信号線の電位は、
電源電位(Vcc)である。
【0012】図10は、図8に示された従来の半導体記
憶装置が動作する場合における各種の信号線の電位の変
化を示す。図10において、横軸は経過時間、縦軸は電
圧を示す。この例では、メモリセル33から読みだされ
るデータはローレベル(L)であるとしている。
憶装置が動作する場合における各種の信号線の電位の変
化を示す。図10において、横軸は経過時間、縦軸は電
圧を示す。この例では、メモリセル33から読みだされ
るデータはローレベル(L)であるとしている。
【0013】タイミング発生回路10は、信号線52を
非アクティブとし、信号線51をアクティブとし、信号
線53をアクティブとし、信号線54をアクティブと
し、信号線55をアクティブとする。その結果、図10
に示すように、各信号線の電位が変化する。
非アクティブとし、信号線51をアクティブとし、信号
線53をアクティブとし、信号線54をアクティブと
し、信号線55をアクティブとする。その結果、図10
に示すように、各信号線の電位が変化する。
【0014】ビット線プリチャージ信号発生回路7は、
信号線52が非アクティブになると、ビット線プリチャ
ージ信号の電位をローレベル(L)にする。
信号線52が非アクティブになると、ビット線プリチャ
ージ信号の電位をローレベル(L)にする。
【0015】行デコーダ2は、信号線51がアクティブ
になると、入力された行アドレスに応じて、1本のワー
ド線30を選択的にアクティブにする。
になると、入力された行アドレスに応じて、1本のワー
ド線30を選択的にアクティブにする。
【0016】センスアンプ駆動信号発生回路8は、信号
線53がアクティブになると、PMOSセンスアンプ駆
動信号線48の電位を1/2Vccから電源電位Vcc
にし、NMOSセンスアンプ駆動信号線49の電位を1
/2VccからGNDにする。
線53がアクティブになると、PMOSセンスアンプ駆
動信号線48の電位を1/2Vccから電源電位Vcc
にし、NMOSセンスアンプ駆動信号線49の電位を1
/2VccからGNDにする。
【0017】列プリデコーダ90は、信号線54がアク
ティブになると、入力された列アドレス(CA0−CA
7)に応じて、4本の信号線からなる信号線セットCA
01の内1本を選択的にアクティブにする。これ以前
に、他の3組の信号線セット(CA23、CA45、C
A67)の内、それぞれの組から1本の信号線が既に選
択的にアクティブにされている。選択的にアクティブに
された信号線の電位は、図9からも明かなように電源電
位(Vcc)である。
ティブになると、入力された列アドレス(CA0−CA
7)に応じて、4本の信号線からなる信号線セットCA
01の内1本を選択的にアクティブにする。これ以前
に、他の3組の信号線セット(CA23、CA45、C
A67)の内、それぞれの組から1本の信号線が既に選
択的にアクティブにされている。選択的にアクティブに
された信号線の電位は、図9からも明かなように電源電
位(Vcc)である。
【0018】列デコーダ4は、列プリデコーダ90によ
って選択的にアクティブにされた信号線の組み合わせに
応じて、信号線セットCA01の内1本が選択的にアク
ティブになるのと同時に列信号線47をアクティブにす
る。このアクティブにされた列信号線47の電位は、選
択的にアクティブにされる信号線セット(CA01、C
A23、CA45、CA67)の信号線の電位と同じ
く、電源電位(Vcc)である。その列信号線47に接
続されたスイッチング素子対34がオン状態となること
により、ビット線対31とデータ線対32とが電気的に
接続される。
って選択的にアクティブにされた信号線の組み合わせに
応じて、信号線セットCA01の内1本が選択的にアク
ティブになるのと同時に列信号線47をアクティブにす
る。このアクティブにされた列信号線47の電位は、選
択的にアクティブにされる信号線セット(CA01、C
A23、CA45、CA67)の信号線の電位と同じ
く、電源電位(Vcc)である。その列信号線47に接
続されたスイッチング素子対34がオン状態となること
により、ビット線対31とデータ線対32とが電気的に
接続される。
【0019】メインアンプ5は、信号線55がアクティ
ブになると、データ線対32に伝達された電位差を増幅
する。
ブになると、データ線対32に伝達された電位差を増幅
する。
【0020】
【発明が解決しようとする課題】通常、データ線32
A、32Bの容量は、ビット線31A、31Bの容量に
比べて数倍大きい。このため、上記従来の半導体記憶装
置では、列信号線47がアクティブにされることによ
り、ビット線対31とデータ線対32とがをスイッチン
グ素子対34を介して接続されたときに、ビット線対3
1の電位差が、図10に示すように小さくなる。
A、32Bの容量は、ビット線31A、31Bの容量に
比べて数倍大きい。このため、上記従来の半導体記憶装
置では、列信号線47がアクティブにされることによ
り、ビット線対31とデータ線対32とがをスイッチン
グ素子対34を介して接続されたときに、ビット線対3
1の電位差が、図10に示すように小さくなる。
【0021】また、タイミング発生回路10の調整が不
十分であること、及び電源電圧が変動すること等の原因
によって、ビット線対31の電位差が十分に大きく増幅
される前に、列選択信号により列信号線47がアクティ
ブにされることもあり得る。このため、図11に示すよ
うに、ビット線対31とデータ線対32が電気的に接続
されたときに、ビット線対31のデータが反転してしま
うことがあり得る。その結果、データ線対32に出力さ
れるデータも反転し、エラーとなる。
十分であること、及び電源電圧が変動すること等の原因
によって、ビット線対31の電位差が十分に大きく増幅
される前に、列選択信号により列信号線47がアクティ
ブにされることもあり得る。このため、図11に示すよ
うに、ビット線対31とデータ線対32が電気的に接続
されたときに、ビット線対31のデータが反転してしま
うことがあり得る。その結果、データ線対32に出力さ
れるデータも反転し、エラーとなる。
【0022】本発明は、上記の課題を解決するためにな
されたものであり、半導体記憶装置において、ビット線
対とデータ線対が電気的に接続されるときに起こり得る
エラーを無くすことを目的としている。
されたものであり、半導体記憶装置において、ビット線
対とデータ線対が電気的に接続されるときに起こり得る
エラーを無くすことを目的としている。
【0023】
【課題を解決するための手段】本発明の半導体記憶装置
は、データを記憶するためのメモリセル、該メモリセル
に接続されたビット線対、該ビット線対を一定の電位に
プリチャージするためのビット線プリチャージ手段、該
ビット線対とデータ線対とを電気的に接続するためのス
イッチング素子対、入力された列アドレスに応じて該ス
イッチング素子対のそれぞれに列選択信号を与えるため
の列デコーダを備えており、該ビット線プリチャージ手
段によってプリチャージされる該一定の電位をVP、該
スイッチング素子対のそれぞれの閾値電圧をVT、該列
選択信号のアクティブ時の電位をVAと表すとき、VP≦
VA≦VP+VTの関係をほぼ満足することにより、上記
目的が達成される。
は、データを記憶するためのメモリセル、該メモリセル
に接続されたビット線対、該ビット線対を一定の電位に
プリチャージするためのビット線プリチャージ手段、該
ビット線対とデータ線対とを電気的に接続するためのス
イッチング素子対、入力された列アドレスに応じて該ス
イッチング素子対のそれぞれに列選択信号を与えるため
の列デコーダを備えており、該ビット線プリチャージ手
段によってプリチャージされる該一定の電位をVP、該
スイッチング素子対のそれぞれの閾値電圧をVT、該列
選択信号のアクティブ時の電位をVAと表すとき、VP≦
VA≦VP+VTの関係をほぼ満足することにより、上記
目的が達成される。
【0024】前記ビット線プリチャージ手段によってプ
リチャージされる前記一定の電位をVP、前記該列選択
信号のアクティブ時の前記電位をVAと表すとき、VP=
VAの関係をほぼ満足するようにしてもよい。
リチャージされる前記一定の電位をVP、前記該列選択
信号のアクティブ時の前記電位をVAと表すとき、VP=
VAの関係をほぼ満足するようにしてもよい。
【0025】前記ビット線プリチャージ手段によってプ
リチャージされる前記一定の電位をVP、前記スイッチ
ング素子対のそれぞれの前記閾値電圧をVT前記該列選
択信号のアクティブ時の前記電位をVAと表すとき、VA
=VP+VTの関係をほぼ満足するようにしてもよい。
リチャージされる前記一定の電位をVP、前記スイッチ
ング素子対のそれぞれの前記閾値電圧をVT前記該列選
択信号のアクティブ時の前記電位をVAと表すとき、VA
=VP+VTの関係をほぼ満足するようにしてもよい。
【0026】前記ビット線プリチャージ手段によってプ
リチャージされる前記一定の電位は、電源電位のほぼ1
/2に等しいことが好ましい。
リチャージされる前記一定の電位は、電源電位のほぼ1
/2に等しいことが好ましい。
【0027】
【作用】上記従来例において、列選択信号により列信号
線47がアクティブにされ、ビット線対とデータ線対が
電気的に接続される時にエラーが起こり得る理由を以下
に述べる。
線47がアクティブにされ、ビット線対とデータ線対が
電気的に接続される時にエラーが起こり得る理由を以下
に述べる。
【0028】従来、列選択信号のアクティブ時の電位は
電源電位(Vcc)にほぼ等しく、例えば5Vである。
ビット線対31、データ線対32の電位は1/2Vcc
電位にほぼ等しく、例えば2.5Vである。このよう
に、列選択信号のアクティブ時の電位は、ビット線対3
1、データ線対32の電位に比べて、スイッチング素子
対34の閾値電圧分(通常1V前後)以上高い。その結
果、列選択信号により列信号線47がアクティブにされ
た時に、ビット線対31の電位差が十分に大きくなって
いるか否かにかかわらず、ビット線対31とデータ線対
32とが電気的に接続されるので、エラーが起こり得
る。
電源電位(Vcc)にほぼ等しく、例えば5Vである。
ビット線対31、データ線対32の電位は1/2Vcc
電位にほぼ等しく、例えば2.5Vである。このよう
に、列選択信号のアクティブ時の電位は、ビット線対3
1、データ線対32の電位に比べて、スイッチング素子
対34の閾値電圧分(通常1V前後)以上高い。その結
果、列選択信号により列信号線47がアクティブにされ
た時に、ビット線対31の電位差が十分に大きくなって
いるか否かにかかわらず、ビット線対31とデータ線対
32とが電気的に接続されるので、エラーが起こり得
る。
【0029】本発明の第1の実施例の半導体記憶装置で
は、列選択信号のアクティブ時の電位は、ビット線対が
プリチャージされる電位とほぼ等しくなるように設定さ
れている。その結果、タイミングのずれなどの原因によ
り、ビット線対31の電位差が十分に大きくなる前、特
に、ビット線対のそれぞれの電位がほとんど1/2Vc
c電位に近い時に列選択信号により列信号線47がアク
ティブになったとしても、スイッチング素子対34はオ
ン状態にならない。また、ビット線対31の電位差が十
分に大きくビット線対31の一方がGND電位に近付い
ている時に列選択信号により列信号線がアクティブにな
ると、直ちにスイッチング素子対34はオン状態となる
が、ビット線対31の電位差が小さくなると、スイッチ
ング素子対34はオフ状態になるように制御される。し
たがって、本発明の半導体装置によれば、従来、ビット
線対とデータ線対が電気的に接続される時に起こること
があったエラーが原理的に起こり得ない。
は、列選択信号のアクティブ時の電位は、ビット線対が
プリチャージされる電位とほぼ等しくなるように設定さ
れている。その結果、タイミングのずれなどの原因によ
り、ビット線対31の電位差が十分に大きくなる前、特
に、ビット線対のそれぞれの電位がほとんど1/2Vc
c電位に近い時に列選択信号により列信号線47がアク
ティブになったとしても、スイッチング素子対34はオ
ン状態にならない。また、ビット線対31の電位差が十
分に大きくビット線対31の一方がGND電位に近付い
ている時に列選択信号により列信号線がアクティブにな
ると、直ちにスイッチング素子対34はオン状態となる
が、ビット線対31の電位差が小さくなると、スイッチ
ング素子対34はオフ状態になるように制御される。し
たがって、本発明の半導体装置によれば、従来、ビット
線対とデータ線対が電気的に接続される時に起こること
があったエラーが原理的に起こり得ない。
【0030】上記の改善効果は、本発明の第2の実施例
の半導体記憶装置によっても同じ理由で得られる。
の半導体記憶装置によっても同じ理由で得られる。
【0031】
【実施例】以下に、本発明を実施例について説明する。
【0032】(第1の実施例)図1は、本発明の半導体
記憶装置の回路の一部を示す。図1は、列プリデコーダ
3を除いて、図8と同じである。
記憶装置の回路の一部を示す。図1は、列プリデコーダ
3を除いて、図8と同じである。
【0033】図2は、第1の実施例の半導体記憶装置に
おける列プリデコーダ3の構成例を示す。図2に示す列
プリデコーダ3と図9に示す従来の列プリデコーダ90
とが異なる点は、図9に示す従来の列プリデコーダ90
では、信号線セットCA01の内の1本の信号線を選択
的にアクティブにするための回路63のインバータの電
源として、電源電位(Vcc)を用いていたのに対し、
図2に示す列プリデコーダ3では、回路73のインバー
タの電源としてビット線対31がプリチャージされる電
位とほぼ等しい電位を用いている点である。したがっ
て、図1の列デコーダ4の回路図から明かなように、列
選択信号のアクティブ時の電位もビット線対31がプリ
チャージされる電位にほぼ等しくなる。ビット線対31
がプリチャージされる電位は、限定されないが、1/2
Vcc電位であり得る。ここで、Vccは電源電位を表
す。以下、ビット線対31がプリチャージされる電位
は、1/2Vcc電位であると仮定して説明する。
おける列プリデコーダ3の構成例を示す。図2に示す列
プリデコーダ3と図9に示す従来の列プリデコーダ90
とが異なる点は、図9に示す従来の列プリデコーダ90
では、信号線セットCA01の内の1本の信号線を選択
的にアクティブにするための回路63のインバータの電
源として、電源電位(Vcc)を用いていたのに対し、
図2に示す列プリデコーダ3では、回路73のインバー
タの電源としてビット線対31がプリチャージされる電
位とほぼ等しい電位を用いている点である。したがっ
て、図1の列デコーダ4の回路図から明かなように、列
選択信号のアクティブ時の電位もビット線対31がプリ
チャージされる電位にほぼ等しくなる。ビット線対31
がプリチャージされる電位は、限定されないが、1/2
Vcc電位であり得る。ここで、Vccは電源電位を表
す。以下、ビット線対31がプリチャージされる電位
は、1/2Vcc電位であると仮定して説明する。
【0034】図3は、第1の実施例の半導体記憶装置が
動作する場合における各種の信号線の電位の変化を示
す。従来例の図10と異なる点についてのみ述べる。列
選択信号のアクティブ時の電位は、上述したようにほぼ
1/2Vcc電位となる。その結果、列選択信号により
列信号線47がアクティブにされた時に、ビット線31
Aに接続されたスイッチング素子34Aはオン状態とな
らないため、ビット線31Aの電位(Hデータ)は下が
らない。また、ビット線31Bに接続されたスイッチン
グ素子34Bはオン状態となるが、ビット線31Bの電
位(Lデータ)は最悪時でも1/2Vcc−VTまでし
か上がらない。ここで、VTはスイッチング素子34
A、34Bの閾値電圧を表す。なぜなら、ビット線31
Bの電位(Lデータ)が1/2Vcc−VT以上に上が
ると、スイッチング素子34Bがオフ状態になるからで
ある。
動作する場合における各種の信号線の電位の変化を示
す。従来例の図10と異なる点についてのみ述べる。列
選択信号のアクティブ時の電位は、上述したようにほぼ
1/2Vcc電位となる。その結果、列選択信号により
列信号線47がアクティブにされた時に、ビット線31
Aに接続されたスイッチング素子34Aはオン状態とな
らないため、ビット線31Aの電位(Hデータ)は下が
らない。また、ビット線31Bに接続されたスイッチン
グ素子34Bはオン状態となるが、ビット線31Bの電
位(Lデータ)は最悪時でも1/2Vcc−VTまでし
か上がらない。ここで、VTはスイッチング素子34
A、34Bの閾値電圧を表す。なぜなら、ビット線31
Bの電位(Lデータ)が1/2Vcc−VT以上に上が
ると、スイッチング素子34Bがオフ状態になるからで
ある。
【0035】図4は、信号線54がアクティブにされる
タイミングが図3に示すタイミングより前にずれた場合
の第1の実施例の半導体記憶装置の各種の信号線の電位
の変化を示す。図4において、ビット線対31の電位差
は十分大きくなっていない時点で列信号線47がアクテ
ィブにされる。したがって、列信号線47がアクティブ
にされた時点では、スイッチング素子34A、34Bは
いづれもオン状態にならない。センスアンプ9によっ
て、ビット線対31の電位差が大きくなることにより、
ビット線31Bの電位が1/2Vcc−VTよりも下が
った時点ではじめてスイッチング素子34Bがオン状態
となる。したがって、信号線54がアクティブにされる
タイミングが前にずれた時でも、データ反転すなわちエ
ラーは起こり得ない。
タイミングが図3に示すタイミングより前にずれた場合
の第1の実施例の半導体記憶装置の各種の信号線の電位
の変化を示す。図4において、ビット線対31の電位差
は十分大きくなっていない時点で列信号線47がアクテ
ィブにされる。したがって、列信号線47がアクティブ
にされた時点では、スイッチング素子34A、34Bは
いづれもオン状態にならない。センスアンプ9によっ
て、ビット線対31の電位差が大きくなることにより、
ビット線31Bの電位が1/2Vcc−VTよりも下が
った時点ではじめてスイッチング素子34Bがオン状態
となる。したがって、信号線54がアクティブにされる
タイミングが前にずれた時でも、データ反転すなわちエ
ラーは起こり得ない。
【0036】(第2の実施例)図5は、第2の実施例の
半導体記憶装置における列プリデコーダ3の構成例を示
す。第1の実施例との違いは、信号線セットCA01の
内の1本の信号線を選択的にアクティブにするための回
路83におけるインバータの電源として、ビット線対3
1がプリチャージされる電位にスイッチング素子対34
の閾値電圧を加えた電位とほぼ等しい電位を用いている
点である。その結果、列選択信号のアクティブ時の電位
は、ビット線対31がプリチャージされる電位にスイッ
チング素子対34の閾値電圧を加えた電位とほぼ等しく
なる。ビット線対31がプリチャージされる電位は、限
定されないが、1/2Vcc電位であり得る。ここで、
Vccは電源電位を表す。以下、ビット線対31がプリ
チャージされる電位は、1/2Vcc電位であると仮定
して説明する。
半導体記憶装置における列プリデコーダ3の構成例を示
す。第1の実施例との違いは、信号線セットCA01の
内の1本の信号線を選択的にアクティブにするための回
路83におけるインバータの電源として、ビット線対3
1がプリチャージされる電位にスイッチング素子対34
の閾値電圧を加えた電位とほぼ等しい電位を用いている
点である。その結果、列選択信号のアクティブ時の電位
は、ビット線対31がプリチャージされる電位にスイッ
チング素子対34の閾値電圧を加えた電位とほぼ等しく
なる。ビット線対31がプリチャージされる電位は、限
定されないが、1/2Vcc電位であり得る。ここで、
Vccは電源電位を表す。以下、ビット線対31がプリ
チャージされる電位は、1/2Vcc電位であると仮定
して説明する。
【0037】図6は、第2の実施例の半導体記憶装置が
動作する場合における各種の信号線の電位の変化を示
す。列選択信号により列信号線47がアクティブにされ
ると、スイッチング素子34Bはオン状態となり、ビッ
ト線31Bの電位(データL)が上がるが、1/2Vc
cよりも上がることはない。なぜなら、ビット線31B
の電位が1/2Vccより上がると、スイッチング素子
34Bがオフ状態となるからである。また、ビット線3
1A(データH)に接続されたスイッチング素子34A
はオン状態にならない。
動作する場合における各種の信号線の電位の変化を示
す。列選択信号により列信号線47がアクティブにされ
ると、スイッチング素子34Bはオン状態となり、ビッ
ト線31Bの電位(データL)が上がるが、1/2Vc
cよりも上がることはない。なぜなら、ビット線31B
の電位が1/2Vccより上がると、スイッチング素子
34Bがオフ状態となるからである。また、ビット線3
1A(データH)に接続されたスイッチング素子34A
はオン状態にならない。
【0038】図7は、信号線54がアクティブにされる
タイミングが図6に示すタイミングより前にずれた場合
の第2の実施例の半導体記憶装置の各種の信号線の電位
の変化を示す。図7において、ビット線対31の電位差
が十分大きくなっていない時点で列信号線47がアクテ
ィブにされる。列信号線47がアクティブにされると、
スイッチング素子34Bはオン状態となるが、ビット線
31Bの電位(データL)は1/2Vccよりも上がる
ことはない。また、ビット線31A(データH)に接続
されたスイッチング素子34Aはオン状態にならない。
したがって、信号線54がアクティブにされるタイミン
グが前にずれた時でも、データ反転すなわちエラーは起
こり得ない。
タイミングが図6に示すタイミングより前にずれた場合
の第2の実施例の半導体記憶装置の各種の信号線の電位
の変化を示す。図7において、ビット線対31の電位差
が十分大きくなっていない時点で列信号線47がアクテ
ィブにされる。列信号線47がアクティブにされると、
スイッチング素子34Bはオン状態となるが、ビット線
31Bの電位(データL)は1/2Vccよりも上がる
ことはない。また、ビット線31A(データH)に接続
されたスイッチング素子34Aはオン状態にならない。
したがって、信号線54がアクティブにされるタイミン
グが前にずれた時でも、データ反転すなわちエラーは起
こり得ない。
【0039】上述したように、第1の実施例では、列選
択信号のアクティブ時の電位はビット線対31がプリチ
ャージされる電位(VP)にほぼ等しくなるように設定
されている。また、第2の実施例では、列選択信号のア
クティブ時の電位はビット線対31がプリチャージされ
る電位(VP)にスイッチング素子対34の閾値電圧
(VT)を加えた電位にほぼ等しくなるように設定され
ている。
択信号のアクティブ時の電位はビット線対31がプリチ
ャージされる電位(VP)にほぼ等しくなるように設定
されている。また、第2の実施例では、列選択信号のア
クティブ時の電位はビット線対31がプリチャージされ
る電位(VP)にスイッチング素子対34の閾値電圧
(VT)を加えた電位にほぼ等しくなるように設定され
ている。
【0040】他の実施例では、列選択信号のアクティブ
時の電位(VA)は、VP≦VA≦VP+VTの関係式をほ
ぼ満たすように設定されてもよい。ここで、VPはビッ
ト線対31がプリチャージされる電位、VTはスイッチ
ング素子対34の閾値電圧を表す。列選択信号のアクテ
ィブ時の電位(VA)が上記の関係式をほぼ満たすよう
に設定されている場合にも、第1の実施例及び第2の実
施例の場合と同様に、第1の実施例及び第2の実施例で
得られる効果と同じ効果が得られる。
時の電位(VA)は、VP≦VA≦VP+VTの関係式をほ
ぼ満たすように設定されてもよい。ここで、VPはビッ
ト線対31がプリチャージされる電位、VTはスイッチ
ング素子対34の閾値電圧を表す。列選択信号のアクテ
ィブ時の電位(VA)が上記の関係式をほぼ満たすよう
に設定されている場合にも、第1の実施例及び第2の実
施例の場合と同様に、第1の実施例及び第2の実施例で
得られる効果と同じ効果が得られる。
【0041】
【発明の効果】本発明によれば、ビット線対31とデー
タ線対32が電気的に接続される場合に、タイミング発
生回路10の調整が不十分であること、電源電圧が変動
すること、及びセンスアンプ9によるビット線対31の
電位差の増幅が遅延すること等の原因によって、列信号
線47がアクティブにされるタイミングとビット線対3
1の電位差が十分に大きく増幅されるタイミングとの間
にずれが生じる場合でも、データ破壊等のエラーは起こ
り得ない。したがって、ビット線対31とデータ線対3
2が電気的に接続される場合にエラーが発生しない半導
体記憶装置を提供することが可能になる。
タ線対32が電気的に接続される場合に、タイミング発
生回路10の調整が不十分であること、電源電圧が変動
すること、及びセンスアンプ9によるビット線対31の
電位差の増幅が遅延すること等の原因によって、列信号
線47がアクティブにされるタイミングとビット線対3
1の電位差が十分に大きく増幅されるタイミングとの間
にずれが生じる場合でも、データ破壊等のエラーは起こ
り得ない。したがって、ビット線対31とデータ線対3
2が電気的に接続される場合にエラーが発生しない半導
体記憶装置を提供することが可能になる。
【図1】本発明の半導体記憶装置の回路の一部を示す図
である。
である。
【図2】第1の実施例の半導体記憶装置における列プリ
デコーダの構成例を示す図である。
デコーダの構成例を示す図である。
【図3】第1の実施例の半導体記憶装置が動作する場合
の各種信号線の電位の変化を例示する図である。
の各種信号線の電位の変化を例示する図である。
【図4】第1の実施例の半導体記憶装置が動作する場合
の各種信号線の電位の変化を例示する図である。
の各種信号線の電位の変化を例示する図である。
【図5】第2の実施例の半導体記憶装置における列プリ
デコーダの構成例を示す図である。
デコーダの構成例を示す図である。
【図6】第2の実施例の半導体記憶装置が動作する場合
の各種信号線の電位の変化を例示する図である。
の各種信号線の電位の変化を例示する図である。
【図7】第2の実施例の半導体記憶装置が動作する場合
の各種信号線の電位の変化を例示する図である。
の各種信号線の電位の変化を例示する図である。
【図8】従来の半導体記憶装置の回路の一部を示す図で
ある。
ある。
【図9】従来の半導体記憶装置における列プリデコーダ
の構成例を示す図である。
の構成例を示す図である。
【図10】従来の半導体記憶装置が動作する場合の各種
信号線の電位の変化を例示する図である。
信号線の電位の変化を例示する図である。
【図11】従来の半導体記憶装置が動作する場合の各種
信号線の電位の変化を例示する図である。
信号線の電位の変化を例示する図である。
1 メモリセルアレイ 2 行デコーダ 3 列プリデコーダ 4 列デコーダ 5 メインアンプ 6 出力回路 31 ビット線対 32 データ線対 33 メモリセル 34 スイッチング素子対
Claims (4)
- 【請求項1】 データを記憶するためのメモリセル、該
メモリセルに接続されたビット線対、該ビット線対を一
定の電位にプリチャージするためのビット線プリチャー
ジ手段、該ビット線対とデータ線対とを電気的に接続す
るためのスイッチング素子対、入力された列アドレスに
応じて該スイッチング素子対のそれぞれに列選択信号を
与えるための列デコーダを備えた半導体記憶装置であっ
て、 該ビット線プリチャージ手段によってプリチャージされ
る該一定の電位をVP、該スイッチング素子対のそれぞ
れの閾値電圧をVT、該列選択信号のアクティブ時の電
位をVAと表すとき、VP≦VA≦VP+VTの関係をほぼ
満足する半導体記憶装置。 - 【請求項2】 前記ビット線プリチャージ手段によって
プリチャージされる前記一定の電位をVP、前記該列選
択信号のアクティブ時の前記電位をVAと表すとき、VP
=VAの関係をほぼ満足する、請求項1記載の半導体記
憶装置。 - 【請求項3】 前記ビット線プリチャージ手段によって
プリチャージされる前記一定の電位をVP、前記スイッ
チング素子対のそれぞれの前記閾値電圧をVT前記該列
選択信号のアクティブ時の前記電位をVAと表すとき、
VA=VP+VTの関係をほぼ満足する、請求項1記載の
半導体記憶装置。 - 【請求項4】 前記ビット線プリチャージ手段によって
プリチャージされる前記一定の電位は、電源電位のほぼ
1/2に等しい、請求項1記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4239814A JP2940845B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体記憶装置 |
US08/117,252 US5414661A (en) | 1992-09-08 | 1993-09-03 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4239814A JP2940845B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0689576A true JPH0689576A (ja) | 1994-03-29 |
JP2940845B2 JP2940845B2 (ja) | 1999-08-25 |
Family
ID=17050249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4239814A Expired - Fee Related JP2940845B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5414661A (ja) |
JP (1) | JP2940845B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004319047A (ja) * | 2003-04-18 | 2004-11-11 | Toshiba Corp | 強誘電体メモリ |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100214462B1 (ko) * | 1995-11-27 | 1999-08-02 | 구본준 | 반도체메모리셀의 라이트 방법 |
US20020143331A1 (en) * | 1998-10-20 | 2002-10-03 | Zucherman James F. | Inter-spinous process implant and method with deformable spacer |
DE19925881B4 (de) * | 1999-06-07 | 2005-08-11 | Infineon Technologies Ag | Integrierter Speicher mit in Kreuzungspunkten von Wortleitungen und Bitleitungen angeordneten Speicherzellen |
US10729469B2 (en) | 2006-01-09 | 2020-08-04 | Roger P. Jackson | Flexible spinal stabilization assembly with spacer having off-axis core member |
US8353932B2 (en) | 2005-09-30 | 2013-01-15 | Jackson Roger P | Polyaxial bone anchor assembly with one-piece closure, pressure insert and plastic elongate member |
US8292926B2 (en) | 2005-09-30 | 2012-10-23 | Jackson Roger P | Dynamic stabilization connecting member with elastic core and outer sleeve |
US10258382B2 (en) | 2007-01-18 | 2019-04-16 | Roger P. Jackson | Rod-cord dynamic connection assemblies with slidable bone anchor attachment members along the cord |
US6723095B2 (en) * | 2001-12-28 | 2004-04-20 | Hemodynamics, Inc. | Method of spinal fixation using adhesive media |
US8152810B2 (en) | 2004-11-23 | 2012-04-10 | Jackson Roger P | Spinal fixation tool set and method |
US7009911B2 (en) * | 2004-07-09 | 2006-03-07 | Micron Technology, Inc. | Memory array decoder |
US8105368B2 (en) | 2005-09-30 | 2012-01-31 | Jackson Roger P | Dynamic stabilization connecting member with slitted core and outer sleeve |
US7862592B2 (en) * | 2005-12-06 | 2011-01-04 | Nuvasive, Inc. | Methods and apparatus for treating spinal stenosis |
US10383660B2 (en) | 2007-05-01 | 2019-08-20 | Roger P. Jackson | Soft stabilization assemblies with pretensioned cords |
-
1992
- 1992-09-08 JP JP4239814A patent/JP2940845B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-03 US US08/117,252 patent/US5414661A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004319047A (ja) * | 2003-04-18 | 2004-11-11 | Toshiba Corp | 強誘電体メモリ |
Also Published As
Publication number | Publication date |
---|---|
US5414661A (en) | 1995-05-09 |
JP2940845B2 (ja) | 1999-08-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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