DE2445368A1 - Verfahren zur herstellung fuer maskenvorlagen fuer integrierte halbleiterschaltungen - Google Patents

Verfahren zur herstellung fuer maskenvorlagen fuer integrierte halbleiterschaltungen

Info

Publication number
DE2445368A1
DE2445368A1 DE19742445368 DE2445368A DE2445368A1 DE 2445368 A1 DE2445368 A1 DE 2445368A1 DE 19742445368 DE19742445368 DE 19742445368 DE 2445368 A DE2445368 A DE 2445368A DE 2445368 A1 DE2445368 A1 DE 2445368A1
Authority
DE
Germany
Prior art keywords
cell
cells
group
potential
groups
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19742445368
Other languages
English (en)
Inventor
Konrad Dr Rer Nat Koller
Ulrich Dr Ing Lauther
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19742445368 priority Critical patent/DE2445368A1/de
Priority to US05/615,357 priority patent/US4093990A/en
Priority to JP11542375A priority patent/JPS5341509B2/ja
Publication of DE2445368A1 publication Critical patent/DE2445368A1/de
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Holders For Sensitive Materials And Originals (AREA)

Description

Verfahren zur Herstellung für Maskenvorlagen für integrierte Halbleiterschaltungen
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Maskenvorlagen für integrierte Halbleiterschaltungen, die in Standardzellen aufgeteilt sind.
Bei der Herstellung der Maskenvorlagen für integrierte Halbleiterschaltungen ist man bestrebt, die einzelnen Zellen der Halbleiterschaltungen so zu plazieren, daß eine möglichst kleine Chip-Fläche benötigt wird. Dies bedeutet, daß die Verdrahtungsfläche möglichst klein gemacht werden muß. Da der Flächenbedarf der Verdrahtung stark von der Anordnung der Zellen abhängt, muß darauf geachtet werden, daß die Zellen entsprechend optimal plaziert werden.
Die Maskenvorlagen werden unter Verwendung eines automatischen Zeichengerätes erstellt. Dieses Zeichengerät zeichnet die Maskenvorlagen, die dann nach Verkleinerung als Photomasken bei der Herstellung der integrierten Halbleiterschaltungen verwendet werden.
Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren zur Herstellung von Maskenvorlagen für integrierte Halbleiterschaltungen, die in Standardzellen aufgeteilt sind, anzugeben, bei dem ein automatisches Zeichengerät, das zur Erstellung der Maskenvorlagen verwendet wird, derart,gesteuert wird, daß eine möglichst kleine Chip-Fläche zur Unterbringung einer vorgegebenen Halbleiterschaltung benötigt wird.
VPA 9/733/4010 Fc/The
-2-
609814/0637
Die Erfindung löst diese Aufgabe durch ein Verfahren der eingangs genannten Art, wobei erfindungsgemäß zunächst die Standardzellen derart auf eine vorgebbare Anzahl von Zellengruppen aufgeteilt werden, daß möglichst wenige Verbindungen zwischen den Gruppen verlaufen und der Platzbedarf der einzelnen Gruppen gleich ist und daß sodann die eine Gruppe bildenden Standardzellen so plaziert werden, daß ihre Verdrahtung auf möglichst wenigen Verdrahtungsniveaus möglich ist, daß hiernach der Verlauf der Verbindungsleitungen ermittelt wird und die sich ergebenden Werte zur Steuerung eines automatischen Zeichengerätes zur Erstellung der Maskenvorlagen verwendet werden. Hierdurch wird insbesondere erreicht, daß eine Belastung der Ausgänge der Zellengruppen durch Zwischengruppenverbindungen soweitgehend, daß die aus der Gruppe herausführenden Leitungen die Zahl der notwendigen Verdrahtungsniveaus bestimmen, vermieden wird. Auf diese Weise wird die Verdrahtung besser auf die gesamte Verdrahtungsfläche verteilt und vermieden, daß die Verdrahtung sich auf die Zeilenenden konzentriert. Ferner wird vermieden, daß an den Gruppenenden Einbuchtungen entstehen, die zu ungenutzten Chip-Flächen führen.
Die Aufteilung der Standardzellen auf die Zellengruppen kann vorzugsweise in der Weise erfolgen, daß eine beliebige Zelle einer Gruppe zugeteilt wird und hierauf fortlaufend jeweils die Zelle der gleichen Gruppe zugeordnet wird0 deren Verknüpfungszahl v. den größten Wert erreicht, wobei ν
V\
Gi
Hierbei ist η die Anzahl der Anschlüsse an Zelle 3» &; = 1, wenn von Anschluß i an Zelle j eine Verbindung zu äen bereits zugeteilten Zellen besteht und O9 wenn kein© solche Verbindung besteht, fi. ist das Gewicht dee ac Anschluß i endenden Potentialzuges und m^ ist die Anzahl der luden dieses Potentiälsugee. Es wird nun fortlaufend, nacfe Aktualisierung der ¥er-
VPA 9/735/4010 -3-
6098U/0637
kmifungszahlen v^ die Zelle jeweils mit dem größten v. zugeteilt," solange bis die Summe aus den Breiten der zugeteilten Zellen und dem Platzbedarf der Leitungen, welche die Gruppe verlassen, einen Grenzwert L überschreitet, danach erfolgt die Zuteilung der Zellen zur nächsten Gruppe usw..
Die Ermittlung der Verknüpfungszahlen v., und der Anzahl der Leitungen, die die Gruppe verlassen, gestaltet sich sehr einfach, wenn man jedem Potentialzug i eine Aktivität a^ zuordnet: Zu Beginn des Verfahrens werden alle Aktivitäten auf Null gesetzt. Nach der Zuteilung einer Zelle wird in allen Potential-•zügen i, die an dieser Zellen enden, die Aktivität a^ um 1 erhöht. Wird auf diese Weise ein aA =1, so ist in allen Zellen, die an diesen Potentialzug angeschlossen sind, die Verknüpfungszahl zu erhöhen und der betreffende Potentialzug ist bis auf weiteres als die Gruppe verlassendzu betrachten. Erreicht ein Potentialzug andererseits die Aktivität m^, so endet er in der gerade behandelten Gruppe.
Die Größe des Grenzwertes L wird durch systematische Variation und iterative Wiederholung des Zuteilungsprozesses so bestimmt, daß Gruppen gleichen Platzbedarfs erzeugt werden. Da L keinen Einfluß auf die Zuteilungsreihenfolge der Zellen hat, braucht die Berechnung von Verknüpfungszahlen und.Potentialzugaktivitäten nur beim ersten Durchlauf zu erfolgen, wenn man dabei die Zuteilungsreihenfolge und die Änderung der Anzahl von Zwischengruppenverbindung nach jeder Zuteilung festhält und in den folgenden Durchläufen verwertet. Die Berücksichtigung von Gruppenvorgaben für einzelne Zellen kann in den angegebenen Algorithmus leicht eingebaut werden.
Bei der Plazierung der Zellen innerhalb einer Zellengruppe kann die Suche nach einem optimalen Platz erheblich beschleunigt werden, wenn man zunächst innerhalb einer Zellengruppe den Bereich ermittelt, der vpn den Potentialzügen überspannt wird, die
VPA 9/733/4010 -4-
6098H/0'6 37
2U5368
von der zu plazierenden Zelle ausgehen und die Zelle in diesem Bereich mit der Maßgabe plaziert, daß durch die Plazierung die gesamte Verdrahtungslänge in Längsrichtung den kleinsten Zuwachs erhält. Außer dem geeigneten Platz ist die optimale Einbaulage festzustellen.
Während dieser Initiälplazierung einer Zelle könnennur die Verbindungen zu bereits plazierten Zellen berücksichtigt werden. Aus diesem Grund ist eine nachträgliche Korrektur der Platzzuweisungen notwendig. Dazu wird 3 ede Zelle einmal herausgenommen und auf den nunmehr günstigsten Platz gesetzt. Anders als bei der Initialplazierung richtet sich hierbei die Reihenfolge der Zellenplazierungen nach der Gesamtlänge aller an einer Zelle endenden Potentialzüge.
Jeder Potentialzug, der nicht ganz innerhalb einer Gruppe liegt, enthält k gruppeninterne Teilpotentialzüge und k-1 zu den Zellen senkrechte Klammern, welche die Teilpotentialzüge auf der rechten oder linken Seite miteinander verbinden. Die Lage dieser Klammern ist so zu bestimmen, daß der beim Herausführen der Teilpotentialzüge entstehende Zuwachs an Verdrahtungsfläche ein Minimum wird. Der Gesamtpotentialzug bildet also eine kamm- oder schlangenartige Struktur oder eine Mischung aus beiden Pormen. Beschreibt man die lage der Klammern eines Potentialzuges durch einen Vektor, dessen Elemente die Werte null (Klammer links) oder eins*; (Klammer rechts) annehmen können, so erhält man ein.-. 0-1-Optimierungsproblem der Dimension k-1, das ohne Schwierigkeiten durch einen Braneh-and-Bound-Algorithmus gelöst werden kann.
Durch die Einführung von Pseudozellen am Rande der Gruppen kann die gesamte Zwischengruppenverdrahtung durch gruppeninterne Verbindungen ersetzt werden. Endet eine Klammer in einer Gruppe, so wird der zugehörige Teilpotentialzug auf die entsprechende Pseudozelle geführt. Läuft eine Klammer an einer Gruppe vorbei,
VPA 9/733/4010 -5-
6098U/0637
d.h. führt kein zugehöriger Teilpotentialzug in die Gruppe hinein, so wird in dieser Gruppe ein !Deilpotentialzug erzeugt, der eine obere mit einer unteren Pseudozelle verbindet.
Ähnlich wie die Zwischengruppenverbindungen werden die Leitungen zu den Anschlußflecken behandelt. Die Anschlußleitungen werden an links oder rechts liegende Pseudozellen geführt. Je nach dem welche Richtungen für die Minimierung der Leitungslängen und gleichmäßige Verteilung der Pads auf die beiden Hälften der Chips günstiger ist.
Durch die Berücksichtigung der Zwischengruppenverbindungen und Anschlußleitupgen verliert die bisherige Zellenplazierung ihren optimalen Charakter, Deshalb sind korrigierende Nachplazierungszyklen erforderlich, wie sie oben beschrieben wurden. Im allgemeinen genügen zwei Nachplazierungszyklen, um eine Anordnung zu erreichen, die in dem Sinn optimal ist, daß eine weitere Verbesserung des Layouts durch das Herausnehmen und Neupläzieren einer Zelle nicht möglich ist.
Nach Plazierung der Zellen kann die Leitungsführung der einzelnen Verbindungsleitungen nach bereits bekannten Verfahren, wie .sie von Kernighan, Schweikert und Persky in dem Aufsatz "An Optimum Channel-Routing Algorithm For Polycell Layouts Of Integrated Circuits.'!, Proc. 10th D.A. Workshop (1973), Seite 50 bis 59 und Hashimoto und Stevens "Wire Routing By Optimizing Channel Assignment Within Large Apertures", Proc. 8th Design Automation Workshop (1971)» Seite 155 bis 169 beschrieben worden.sind, durchgeführt werden.
Die Verdrahtung wird zweilagig unter Betonung der Leitungsführung in der Metallebene realisiert. Jeder Potentialzug besteht aus einem zeilenparallelen Hauptweg in der Metallebene und hierzu senkrechten Stichleitungen, die in die Dotierungsebene ausweichen können. Damit ist die gesamte Verdrahtung im
VPA 9/753/4010 -6-
609814/063 7
2U5368
wesentlichen durch die Lage der Hauptwege bestimmt. Bei der Zuordnung der Hauptwege au den Verdrahtungsniveaus sind drei in der Reihenfolge ihrer Wichtigkeit aufgeführte Forderungen zu berücksichtigen;
1. Die Hauptwegeniveaus sind so zu wählen, daß sich möglichst alle Stichleitungen legen lassen,
2. die Hauptwege sollen möglichst wenig Yerdrahtungsniveaus belegen,
3. die Gesamtlänge der Stichleitungen soll möglichst klein sein.
Berücksichtigt man zunächst nur die zweite Forderung, so erhält man eine exakte Lösung durch den "left-edge"-Algorithmus von Hashimoto und Stevens. Die Verdrahtungsniveaus werden sukzessive von links nach rechts und von unten nach oben gefüllt, wobei jeweils derjenige Hauptweg als nächster ausgewählt wirdf dessen linke Ecke die kleinste Abszisse hat, ohne mit bereits zugeteilten Hauptwegen au kollidieren. Die erste Forderung macht eine Modifizierung dieses Algorithmus nötig. Haben zwei Potentialzüge eine Stichleitung auf gleicher Abszisse, so muß der Potentialzug,dessen Stichleitung nach oben führt, auf ein höheres Verdrahtungsniveauü gelegt werden» als derjenige t dessen Stichleitung nach unten gerichtet ist. Untersucht man alle Paare von Stichleitungen gleicher Abszisse und verschiedenen Potentials, so erhält man eine Reihe von Restriktionen, die anschaulich durch einen gerichteten Graphen dargestellt ^werden können. Jeder Knoten des Graphen entspricht einem Hauptweg.,. gede Kante einer Restriktion. Gibt es eine Kante von. Knoten K1 nach Knoten K2, so ist der Hauptweg K1 auf ein höheres Niveau als Hauptweg K2 zu legen. Enthält der Restriktionsgraph mindestens einen Zyklus, so können nicht alle Stichleitungen gelegt werden, wenn das prinzipielle Verdrahtungsschema - ein Hauptweg pro Potentialzug - beibehalten werden soll.
IiBT left-edge-Algorithmus wird nun so erweitert p daß vor jeder Zuteilung eines Hauptweges zu einem Niveau an Hand des Restrik-
A 9/753/4010 ^ftΛ Λ -7-
6098U/0"6 37
tionsgraphen geprüft wird, ob diese Zuteilung zulässig ist. Wenn nicht, so muß die Zuteilungsreihenfolge gegenüber der des reinen left-edge-Algorithmus abgeändert werden. Um dies*: in optimaler Weise zu erreichen, wird ein Branch-and-Bound-Verfahren eingesetzt.
Die auf diese Weise erzielte Zuordnung der Hauptwege zu den Verdrahtungsniveaus ist optimal hinsichtlich der benötigten Verdrahtungsniveaus und der Realisierbarkeit der Stichleitungen, nicht aber in Bezug auf die Stichleitungslänge. TJm dieser dritten Forderung wenigstens teilweise zu entsprechen, werden alle Hauptwege - soweit das durch freigebliebenen Verdrahtungsraum möglich tind mit dem Restriktionsgraphen verträglich ist - in Richtung derjenigen Zeile verschoben, in der die Mehrzahl der zugehörigen Stichleitungen endet.
Zur weiteren Erläuterung der Erfindung sei auf die beigefügten Figuren verwiesen.
Figur 1 zeigt eine schematische Skizze der topplogischen Struktur einer Standardzellenschaltung. Die Zellen sind topologisch bereits ausgelegte Strukturen, deren Parameter und Funktion, z.B. Gatter,Flip-Flops,Schieberegister, katalogmäßig spezifiziert sind. Sie haben gleiche Höhe und ihre Ein- und Ausgänge liegen alle auf einer Seite (Breitseite). Durch Aneinanderreihen von Zellen entstehen Zeilen. Zwischen jeweils^zwei Zeilen verlaufen Kanäle für die Verdrahtung. Zwei Zellen bilden zusammen mit ihrem Verdrahtungsraum eine Gruppe. Die Schaltung kann aus mehreren Gruppen aufgebaut sein. Am Rand sind die Anschlußflecken angeordnet.
Figur 2 zeigt ein Schaltungs-Layout für eine integrierte Schaltung, wie sie durch das erfindungsgemäße Verfahren gewonnen wurde. ·
2 Figuren
6 Patentansprüche
VPA 9/733/4010 "6098 14/0637 -8-

Claims (6)

  1. Patentansprüche
    Verfahren zur Herstellung von Maskenvorlagen für integrierte Halbleiterschaltungen, die in Standardzellen aufgeteilt sind, dadurch gekennzeichnet , daß zunächst die Standardzellen derart auf eine vorgebbare Anzahl von Zellengruppen aufgeteilt werden, daß möglichst wenige Verbindungen zwischen den Gruppen verlaufen und der Platzbedarf der einzelnen Gruppen gleich ist, daß sodann die eine Gruppe bildenden Standardzellen so plaziert werden, daß ihre Verdrahtung auf möglichst wenigen Verdrahtungsniveaus möglich ist, daß hiernach der Verlauf der Verbindungsleitungen ermittelt wird und die sich ergebenden Werte zur Steuerung eines automatischen Zeichengeräts zur Erstellung der Maskenvorlagen verwendet werden.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeich net , daß zur Aufteilung der Standardzellen auf die Zellengruppen zunächst jeweils eine beliebige Zelle dieser Gruppe zugeteilt wird und hierauf fortlaufend jeweils die Zelle der gleichen Gruppe zugeordnet wird, deren Verknüpfungszahl Vj den größten Wert erreicht, wobei
    V· - "TU
    wobei η = Anzahl' der Anschlüsse an Zelle j, Δ ί = 1, wenn von Anschluß i an Zelle j eine Verbindung zu den bereits zugeteilten Zellen besteht und O, wenn keine solche Verbindung besteht, G^ ist das Gewicht des an Anschluß i endenden Potentialzuges und Eb ist die Anzahl der Enden dieses Potentialzuges.
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeich net , daß die Verknüpfungszahlen in der Weise ermittelt werden, daß man jedem Potentialzug der Schaltung eine Aktivität a. zuordnet und zu Beginn alle Aktivitäten a^auf null setzt, nach der Zuteilung einer Zelle wird in allen Potential-
    609814/0637
    VPA 9/733/4010 -9-
    2U5368 ν
    zügen, die an dieser Zelle enden, die Aktivität um 1 erhöht, in allen Zellen die an einen Potentialzug angeschlossen sind, dessen Aktivität gleich 1 ist, wird die Verknüpfungszahl v. erhöht.
  4. 4. Verfahren nach einem oder mehreren der Ansprüche 1 his 3, dadurch gekennzeichnet , daß die Zuteilung von Zellen zu einer Zellengruppe solange durchgeführt wird, bis die Summe aus den Breiten der zugeteilten Zellen und dem Platzbedarf der Leitungen, welche die Gruppe verlassen, einen Grenzwert L überschreitet, wobei die Größe des Grenzwertes L durch systematische Variation und iterative Wiederholung des Zuteilungsprozesses so bestimmt wird, daß Gruppen gleichen Platzbedarfs erzeugt werden.
  5. 5. Verfahren nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet , daß zur Plazierung der Zellen innerhalb einer Zellengruppe der Bereich ermittelt wird, der von den Potentialzügen überspannt wird, die von der zu plazierenden Zelle ausgehen, worauf die Zelle in diesem Bereich mit der Maßgabe plaziert wird, daß durch die Plazierung die gesamte Verdrahtungslänge in Längsrichtung den kleinsten Zuwachs erhält.
  6. 6. Verfahren nach Anspruch 5» dadurch gekennzeich net , daß durch iterative Wiederholung des Zuteilungsprozesses die Plazierung der Zellen optimiert wird.
    VPA 9/733/4010
    6098U/0 6 37
DE19742445368 1974-09-23 1974-09-23 Verfahren zur herstellung fuer maskenvorlagen fuer integrierte halbleiterschaltungen Pending DE2445368A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE19742445368 DE2445368A1 (de) 1974-09-23 1974-09-23 Verfahren zur herstellung fuer maskenvorlagen fuer integrierte halbleiterschaltungen
US05/615,357 US4093990A (en) 1974-09-23 1975-09-22 Method for the production of mask patterns for integrated semiconductor circuits
JP11542375A JPS5341509B2 (de) 1974-09-23 1975-09-23

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19742445368 DE2445368A1 (de) 1974-09-23 1974-09-23 Verfahren zur herstellung fuer maskenvorlagen fuer integrierte halbleiterschaltungen

Publications (1)

Publication Number Publication Date
DE2445368A1 true DE2445368A1 (de) 1976-04-01

Family

ID=5926499

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19742445368 Pending DE2445368A1 (de) 1974-09-23 1974-09-23 Verfahren zur herstellung fuer maskenvorlagen fuer integrierte halbleiterschaltungen

Country Status (3)

Country Link
US (1) US4093990A (de)
JP (1) JPS5341509B2 (de)
DE (1) DE2445368A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4409686A (en) * 1980-06-16 1983-10-11 Harris Corporation Method of serialization of dice
US4484292A (en) * 1981-06-12 1984-11-20 International Business Machines Corporation High speed machine for the physical design of very large scale integrated circuits
US4630219A (en) * 1983-11-23 1986-12-16 International Business Machines Corporation Element placement method
US4615011A (en) * 1983-12-19 1986-09-30 Ibm Iterative method for establishing connections and resulting product
DE3584102D1 (de) * 1984-03-08 1991-10-24 Toshiba Kawasaki Kk Integrierte halbleiterschaltungsvorrichtung.
US4720798A (en) * 1985-04-16 1988-01-19 Protocad, Inc. Process for use in rapidly producing printed circuit boards using a computer controlled plotter
US4852015A (en) * 1987-06-24 1989-07-25 Eta Systems, Inc. Automatic circuit layout router
US5576969A (en) * 1993-03-09 1996-11-19 Nec Corporation IC comprising functional blocks for which a mask pattern is patterned according to connection and placement data
JP3190514B2 (ja) * 1994-03-17 2001-07-23 富士通株式会社 レイアウトデータ生成装置及び生成方法
US5638288A (en) * 1994-08-24 1997-06-10 Lsi Logic Corporation Separable cells having wiring channels for routing signals between surrounding cells
US5910898A (en) * 1995-12-14 1999-06-08 Viewlogic Systems, Inc. Circuit design methods and tools
JPH10319571A (ja) * 1997-05-21 1998-12-04 Sony Corp 露光用マスク製造方法およびその装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1502554A (de) * 1965-12-01 1968-02-07
US3617714A (en) * 1969-04-15 1971-11-02 Bell Telephone Labor Inc Method of minimizing the interconnection cost of linked objects
US3603771A (en) * 1969-07-15 1971-09-07 Texas Instruments Inc Input/output signal point assignment
US3621208A (en) * 1969-07-15 1971-11-16 Texas Instruments Inc Signal point interconnection routing
US3684871A (en) * 1970-10-30 1972-08-15 Systonetics Inc Network plotting system
US3681782A (en) * 1970-12-02 1972-08-01 Honeywell Inf Systems Machine process for positioning interconnected components to minimize interconnecting line length
US3701112A (en) * 1971-06-04 1972-10-24 Bell Telephone Labor Inc Balanced, incomplete, block designs for circuit links interconnecting switching network stages

Also Published As

Publication number Publication date
US4093990A (en) 1978-06-06
JPS5341509B2 (de) 1978-11-04
JPS5160168A (de) 1976-05-25

Similar Documents

Publication Publication Date Title
DE2420759C2 (de) Integrierte Schaltungseinheit mit variierbarer Funktionsgebung
DE69012221T2 (de) Verfahren und Vorrichtung für die Herstellung von Kabelbäumen.
DE2445368A1 (de) Verfahren zur herstellung fuer maskenvorlagen fuer integrierte halbleiterschaltungen
DE3744258A1 (de) Verfahren zum verdrahten einer integrierten halbleiterschaltung
DE3872737T2 (de) Verfahren zur kombinierung von "gate array"-schaltungen mit standardschaltungen auf ein gemeinsames halbleiterplaettchen.
WO2020228890A1 (de) Stator für eine elektrische maschine mit bandförmiger wicklungseinheit für eine statorwicklung und verfahren zu dessen herstellung
DE3587055T2 (de) Verfahren zur verteilung der leitungsbelastung auf einer schaltkarte oder auf einem verbindungspackage mit jeweils mehreren verdrahtungsebenen.
DE3600207A1 (de) Integrierte halbleitervorrichtung
CH629042A5 (de) Aus miteinander verdrillten teilleitern bestehende zwei- oder mehrschichtwicklung fuer eine elektrische maschine.
DE1487623C3 (de) Koppeleinrichtung, insbesondere für eine Fernsprechvermittlungsanlage
DE3017750C2 (de) Halbleiterbauelement vom Planar-Epitaxial-Typ mit mindestens einem bipolaren Leistungstransistor
CH623292A5 (de)
DE1512947C3 (de) Schaltungsanordnung für Fernmeldevermittlungsanlagen mit mehrstufigen Koppelfeldern, insbesondere für Fernsprechanlagen Siemens AG, 1000 Berlin und 8000 München
DE1948053A1 (de) Integrierte Schaltungsanordnung
DE1922652A1 (de) Verfahren zur Herstellung von Loetanschluessen
DE3807816A1 (de) Hochintegriertes master-slice-ic mit speicherbereich und verfahren zu dessen herstellung
DE3852692T2 (de) Integriertes Schaltkreis-Bauelement vom Typ "Master Slice" und dessen Verwendung.
DE3012687C2 (de) Modulblock für Stromrichteranlagen
Schuster Die neuen Grundlagen der weltwirtschaftlichen Zusammenarbeit
DE1120502B (de) Schaltungsanordnung mit mehreren in einer Ebene angeordneten Supraleitern
DE1487848C3 (de) Mischanordnung für eine Koppelstufe in Fernmeldevermittlungsanlagen
DE2406153C3 (de) Steckverteiler für Einrichtungen der elektrischen Nachrichtenübertragungstechnik
DE2339437C3 (de) Aufnahmevorrichtung mit Bandverkabelung
DE102022108819A1 (de) Hairpin-draht-motorstator
DE1161967B (de) Fernmeldekabel mit in Lagen angeordneten Einzeladern, aus denen durch gegenseitiges Kreuzen Doppelleitungen gebildet sind

Legal Events

Date Code Title Description
OHW Rejection