JP3185872B2 - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- gain control
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
- H04L27/08—Amplitude regulation arrangements
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Control Of Amplification And Gain Control (AREA)
- Circuits Of Receivers In General (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、良好に収束する自
動利得制御回路に関する。
動利得制御回路に関する。
【０００２】
【従来の技術】ディジタル位相変調されたバースト信号
の復調装置において、伝搬路におけるレベル変動を自動
利得制御により抑圧するために、バーストの先頭に自動
利得制御を収束させるためのプリアンブルを配置してい
る。
の復調装置において、伝搬路におけるレベル変動を自動
利得制御により抑圧するために、バーストの先頭に自動
利得制御を収束させるためのプリアンブルを配置してい
る。
【０００３】これまで自動利得制御を精度よく収束させ
るためには、このプリアンブルを長くする必要が有り、
その分実際のデータ伝送効率が低下するという欠点があ
った。また逆に、データ伝送効率を上げるためプリアン
ブルを短くすると、自動利得制御の収束する精度が悪く
なるか、もしくは、許容できる受信レベルのダイナミッ
クレンジを狭くせざるをえないという問題があった。
るためには、このプリアンブルを長くする必要が有り、
その分実際のデータ伝送効率が低下するという欠点があ
った。また逆に、データ伝送効率を上げるためプリアン
ブルを短くすると、自動利得制御の収束する精度が悪く
なるか、もしくは、許容できる受信レベルのダイナミッ
クレンジを狭くせざるをえないという問題があった。
【０００４】
【発明が解決しようとする課題】本発明は、従来技術の
上記欠点に鑑み、ディジタル位相変調されたバースト信
号の復調装置において、短期間で収束し、安定して動作
するディジタル処理型自動利得制御回路を提供するもの
である。
上記欠点に鑑み、ディジタル位相変調されたバースト信
号の復調装置において、短期間で収束し、安定して動作
するディジタル処理型自動利得制御回路を提供するもの
である。
【０００５】
【課題を解決するための手段】本発明の自動利得制御回
路は、上記課題を解決するために、バースト入力信号を
増幅するＡＧＣアンプの利得を制御するための利得制御
信号を出力する自動利得制御回路において、バースト入
力信号の受信レベルを検出する対数アンプと、前記対数
アンプの出力を変換するＡ／Ｄ変換器と、バースト信号
の先頭のタイミングを検出するバースト検出回路と、前
記ＡＧＣアンプの出力レベルと基準振幅レベルとから振
幅誤差を求める振幅誤差検出回路と、前記バースト検出
回路より出力するバースト信号の先頭のタイミングに基
づいて遅延された異なるタイミング信号を出力する２つ
の遅延回路と、前記遅延回路からのタイミング信号によ
って前記Ａ／Ｄ変換器及び振幅誤差検出回路のそれぞれ
の出力をラッチする２つのラッチと、該ラッチから前記
ＡＧＣアンプの利得を制御するための利得制御信号を出
力するものである。
路は、上記課題を解決するために、バースト入力信号を
増幅するＡＧＣアンプの利得を制御するための利得制御
信号を出力する自動利得制御回路において、バースト入
力信号の受信レベルを検出する対数アンプと、前記対数
アンプの出力を変換するＡ／Ｄ変換器と、バースト信号
の先頭のタイミングを検出するバースト検出回路と、前
記ＡＧＣアンプの出力レベルと基準振幅レベルとから振
幅誤差を求める振幅誤差検出回路と、前記バースト検出
回路より出力するバースト信号の先頭のタイミングに基
づいて遅延された異なるタイミング信号を出力する２つ
の遅延回路と、前記遅延回路からのタイミング信号によ
って前記Ａ／Ｄ変換器及び振幅誤差検出回路のそれぞれ
の出力をラッチする２つのラッチと、該ラッチから前記
ＡＧＣアンプの利得を制御するための利得制御信号を出
力するものである。
【０００６】この自動利得制御回路は、バースト信号を
受信すると、受信レベルに応じたＲＳＳＩ信号が対数ア
ンプより出力される。ここでまず、ＲＳＳＩ信号を標本
量子化し、遅延回路の出力でラッチした信号でＡＧＣア
ンプの利得を設定する。次に振幅誤差検出回路より出力
される、標本量子化後のベースバンド受信信号を用いて
検出するレベル誤差情報を、遅延回路の出力でラッチし
てＡＧＣアンプの利得の補正を行う。
受信すると、受信レベルに応じたＲＳＳＩ信号が対数ア
ンプより出力される。ここでまず、ＲＳＳＩ信号を標本
量子化し、遅延回路の出力でラッチした信号でＡＧＣア
ンプの利得を設定する。次に振幅誤差検出回路より出力
される、標本量子化後のベースバンド受信信号を用いて
検出するレベル誤差情報を、遅延回路の出力でラッチし
てＡＧＣアンプの利得の補正を行う。
【０００７】このように、本発明の自動利得制御回路
は、対数アンプより出力されるＲＳＳＩ信号を用いるフ
ィードフォワード制御と、振幅誤差検出回路より出力さ
れるＡ／Ｄ変換後のベースバンド信号の振幅誤差情報を
用いるフィードバック制御を組み合わせることにより、
短期間で精度良く利得制御信号を収束させることができ
る。またディジタル処理のため温度等の変動の影響を受
けにくく安定して動作することができ、かつＬＳＩ化に
よる小型化、低消費電力化、無調整化が容易に実現でき
る。
は、対数アンプより出力されるＲＳＳＩ信号を用いるフ
ィードフォワード制御と、振幅誤差検出回路より出力さ
れるＡ／Ｄ変換後のベースバンド信号の振幅誤差情報を
用いるフィードバック制御を組み合わせることにより、
短期間で精度良く利得制御信号を収束させることができ
る。またディジタル処理のため温度等の変動の影響を受
けにくく安定して動作することができ、かつＬＳＩ化に
よる小型化、低消費電力化、無調整化が容易に実現でき
る。
【０００８】
【発明の実施の形態】本発明の実施形態について図面を
参照して説明する。図１は、バースト信号を復調する復
調装置全体の回路構成を示すブロック図である。
参照して説明する。図１は、バースト信号を復調する復
調装置全体の回路構成を示すブロック図である。
【０００９】図１において、バンドパスフィルタ１は、
入力される受信変調信号から不要波を除去する。ＡＧＣ
(自動利得制御)アンプ２は、不要波を除去した受信変調
信号を入力とし、伝搬路におけるレベル変動を抑圧す
る。
入力される受信変調信号から不要波を除去する。ＡＧＣ
(自動利得制御)アンプ２は、不要波を除去した受信変調
信号を入力とし、伝搬路におけるレベル変動を抑圧す
る。
【００１０】ＡＧＣアンプ２より出力されるレベル変動
を抑圧された変調信号は、分配器３により２分岐され、
それぞれ乗算器４，５に供給される。発振器６は変調信
号の搬送波にほぼ等しい周波数のローカル信号を発振し
ている。乗算器４は、２分された１方の変調信号と発振
器６からのローカル信号をπ／２移相器７によりπ／２
だけ移相したローカル信号との乗算を行い、ベースバン
ド帯の複素変調信号の実部信号を出力する。乗算器５は
２分された他方の変調信号と発振器６からのローカル信
号との乗算を行いベースバンド帯の複素変調信号の虚部
信号を出力する。ここで、分配器３、２つの乗算器４，
５、発振器６および移相器７とで直交準同期検波器１０
１を構成している。
を抑圧された変調信号は、分配器３により２分岐され、
それぞれ乗算器４，５に供給される。発振器６は変調信
号の搬送波にほぼ等しい周波数のローカル信号を発振し
ている。乗算器４は、２分された１方の変調信号と発振
器６からのローカル信号をπ／２移相器７によりπ／２
だけ移相したローカル信号との乗算を行い、ベースバン
ド帯の複素変調信号の実部信号を出力する。乗算器５は
２分された他方の変調信号と発振器６からのローカル信
号との乗算を行いベースバンド帯の複素変調信号の虚部
信号を出力する。ここで、分配器３、２つの乗算器４，
５、発振器６および移相器７とで直交準同期検波器１０
１を構成している。
【００１１】乗算器４，５から出力される前記ベースバ
ンド帯の複素変調信号の実部信号、虚部信号は、それぞ
れローパスフィルタ８，９により不要な高調波が除去さ
れた後、Ａ／Ｄ変換器１０，１１に入力される。Ａ／Ｄ
変換器１０，１１は、入力される前記ベースバンド帯の
複素変調信号の実部信号、虚部信号を標本量子化する。
ンド帯の複素変調信号の実部信号、虚部信号は、それぞ
れローパスフィルタ８，９により不要な高調波が除去さ
れた後、Ａ／Ｄ変換器１０，１１に入力される。Ａ／Ｄ
変換器１０，１１は、入力される前記ベースバンド帯の
複素変調信号の実部信号、虚部信号を標本量子化する。
【００１２】Ａ／Ｄ変換器１０，１１より出力される実
部ディジタル信号および虚部ディジタル信号は遅延検波
器１２においてそれぞれ遅延検波され、Ｉチャネルおよ
びＱチャネル復調信号として出力される。
部ディジタル信号および虚部ディジタル信号は遅延検波
器１２においてそれぞれ遅延検波され、Ｉチャネルおよ
びＱチャネル復調信号として出力される。
【００１３】自動利得制御回路１０２は、前記バンドパ
スフィルタ１より出力される不要波を除去後の受信変調
信号と、前記Ａ／Ｄ変換器１０，１１より出力される実
部ディジタル信号および虚部ディジタル信号を入力し、
前記ＡＧＣアンプ２の利得を制御する利得制御信号を出
力する。
スフィルタ１より出力される不要波を除去後の受信変調
信号と、前記Ａ／Ｄ変換器１０，１１より出力される実
部ディジタル信号および虚部ディジタル信号を入力し、
前記ＡＧＣアンプ２の利得を制御する利得制御信号を出
力する。
【００１４】次に、本実施形態の自動利得制御回路につ
いて説明する。図２は本実施形態の自動利得制御回路の
構成を示すブロック図である。
いて説明する。図２は本実施形態の自動利得制御回路の
構成を示すブロック図である。
【００１５】図２の自動利得制御回路１０２において、
対数アンプ１３は、前記のバンドパスフィルタ１より出
力される不要波を除去後の受信変調信号を入力し、受信
信号レベルを示すＲＳＳＩ信号を出力する。このＲＳＳ
Ｉ信号は、Ａ／Ｄ変換器１４に入力され標本量子化され
るとともに、バースト検出回路１５に入力され、バース
ト信号の先頭のタイミング検出に用いられる。
対数アンプ１３は、前記のバンドパスフィルタ１より出
力される不要波を除去後の受信変調信号を入力し、受信
信号レベルを示すＲＳＳＩ信号を出力する。このＲＳＳ
Ｉ信号は、Ａ／Ｄ変換器１４に入力され標本量子化され
るとともに、バースト検出回路１５に入力され、バース
ト信号の先頭のタイミング検出に用いられる。
【００１６】振幅誤差検出回路１６は、前記Ａ／Ｄ変換
器１０，１１より出力される標本量子化後のベースバン
ド受信信号を用いてレベル偏差を検出する。このレベル
偏差は、振幅誤差検出回路において、Ａ／Ｄ変換器１
０，１１より出力される実部ディジタル信号および虚部
ディジタル信号の振幅値の二乗和の平方根を求め、その
値を基準振幅値と比較することより求める。
器１０，１１より出力される標本量子化後のベースバン
ド受信信号を用いてレベル偏差を検出する。このレベル
偏差は、振幅誤差検出回路において、Ａ／Ｄ変換器１
０，１１より出力される実部ディジタル信号および虚部
ディジタル信号の振幅値の二乗和の平方根を求め、その
値を基準振幅値と比較することより求める。
【００１７】前記Ａ／Ｄ変換器１４および振幅誤差検出
回路１６の出力は、それぞれラッチ回路１９および２０
に入力される。それぞれのラッチ回路は、前記バースト
検出回路１５より出力するバースト信号の先頭のタイミ
ングを遅延回路１７および１８により遅延させたタイミ
ング信号によってラッチを行う。
回路１６の出力は、それぞれラッチ回路１９および２０
に入力される。それぞれのラッチ回路は、前記バースト
検出回路１５より出力するバースト信号の先頭のタイミ
ングを遅延回路１７および１８により遅延させたタイミ
ング信号によってラッチを行う。
【００１８】加算器２１はラッチ回路１９、２０の出力
を加算する。Ｄ／Ａ変換器２２は、加算器２１の出力を
Ｄ／Ａ変換し、前記ＡＧＣアンプ２の利得を制御する利
得制御信号を出力する。
を加算する。Ｄ／Ａ変換器２２は、加算器２１の出力を
Ｄ／Ａ変換し、前記ＡＧＣアンプ２の利得を制御する利
得制御信号を出力する。
【００１９】次に、実施形態の動作について図面を参照
して説明する。図３は本実施形態の自動利得制御回路に
おける信号波形のタイムチャートである。
して説明する。図３は本実施形態の自動利得制御回路に
おける信号波形のタイムチャートである。
【００２０】本発明の自動利得制御回路は、バースト信
号の先頭に配置される自動利得制御用のプリアンブルを
用いて利得制御ループを収束させる。
号の先頭に配置される自動利得制御用のプリアンブルを
用いて利得制御ループを収束させる。
【００２１】図３に示すように、バースト信号ａを受信
すると、受信レベルに応じたＲＳＳＩ信号ｂが対数アン
プ１３より出力される。ここで先ず、ＲＳＳＩ信号ｂを
Ａ／Ｄ変換器１４によって標本量子化し、遅延回路１７
の出力でラッチした信号でＡＧＣアンプ２の利得を設定
する。
すると、受信レベルに応じたＲＳＳＩ信号ｂが対数アン
プ１３より出力される。ここで先ず、ＲＳＳＩ信号ｂを
Ａ／Ｄ変換器１４によって標本量子化し、遅延回路１７
の出力でラッチした信号でＡＧＣアンプ２の利得を設定
する。
【００２２】次に、先のＡ／Ｄ変換器１０，１１による
標本量子化後のベースバンド受信信号を用いて振幅誤差
検出回路１６により検出されるレベル誤差情報を、遅延
回路１８の出力でラッチしてＡＧＣアンプ２の利得の補
正設定をさらに行う。
標本量子化後のベースバンド受信信号を用いて振幅誤差
検出回路１６により検出されるレベル誤差情報を、遅延
回路１８の出力でラッチしてＡＧＣアンプ２の利得の補
正設定をさらに行う。
【００２３】このように、対数アンプ１３より出力され
るＲＳＳＩ信号を用いるフィードフォワード制御と、振
幅誤差検出回路１６より出力されるＡ／Ｄ変換後のベー
スバンド信号の振幅情報を用いるフィードバック制御を
組み合わせることにより、自動利得制御を短期間で精度
良く収束することができる。
るＲＳＳＩ信号を用いるフィードフォワード制御と、振
幅誤差検出回路１６より出力されるＡ／Ｄ変換後のベー
スバンド信号の振幅情報を用いるフィードバック制御を
組み合わせることにより、自動利得制御を短期間で精度
良く収束することができる。
【００２４】
【効果の説明】上記の通り、本発明の自動利得制御回路
は、対数アンプより出力されるＲＳＳＩ信号を用いるフ
ィードフォワード制御と、振幅誤差検出回路より出力さ
れるＡ／Ｄ変換後のベースバンド信号の振幅情報を用い
るフィードバック制御を組み合わせることにより、利得
制御を短期間で精度良く収束することができる。
は、対数アンプより出力されるＲＳＳＩ信号を用いるフ
ィードフォワード制御と、振幅誤差検出回路より出力さ
れるＡ／Ｄ変換後のベースバンド信号の振幅情報を用い
るフィードバック制御を組み合わせることにより、利得
制御を短期間で精度良く収束することができる。
【００２５】またディジタル処理のため温度等の変動の
影響を受けにくく安定して動作することができ、かつＬ
ＳＩ化による小型化、低消費電力化、無調整化が容易に
実現できる。
影響を受けにくく安定して動作することができ、かつＬ
ＳＩ化による小型化、低消費電力化、無調整化が容易に
実現できる。
【図１】バースト信号を復調する復調装置全体の回路構
成を示すブロック図
成を示すブロック図
【図２】本実施形態の自動利得制御回路の構成を示すブ
ロック図
ロック図
【図３】本実施形態の自動利得制御回路における信号波
形のタイムチャート
形のタイムチャート
１ バンドパスフィルタ ２ ＡＧＣアンプ ３ 分配器 ４，５ 乗算器 ６ 発振器 ７ 移相器 ８，９ ローパスフィルタ １０，１１ Ａ／Ｄ変換器 １２ 遅延検波器 １３ 対数アンプ １４ Ａ／Ｄ変換器 １５ バースト検出回路 １６ 振幅誤差検出回路 １７，１８ 遅延回路 １９，２０ ラッチ ２１ 加算器 ２２ Ｄ／Ａ変換器 １０１ 直交準同期検波器 １０２ 自動利得制御回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/22 H03G 3/20 H03G 3/30
Claims (1)
- 【請求項１】 バースト入力信号を増幅するＡＧＣアン
プの利得を制御するために、前記バースト入力信号の受
信レベル、および前記ＡＧＣアンプの出力レベルと基準
振幅レベルとの振幅誤差に基づいて利得制御信号を生成
して出力する自動利得制御回路において、バースト入力信号の受信レベルを示す信号を検出する対
数アンプと、 該対数アンプから出力された信号を標本量子化するＡ／
Ｄ変換器と、 前記対数アンプから出力された信号の先頭のタイミング
を検出するバースト検出回路と、 前記ＡＧＣアンプの出力レベルと前記基準振幅レベルと
から振幅偏差を求める振幅誤差検出回路と、 前記バースト検出回路から出力された信号の先頭のタイ
ミングに基づいて遅延された異なるタイミング信号を出
力する２つの遅延回路と、 前記各遅延回路からのタイミング信号によって前記Ａ／
Ｄ変換器及び前記振幅誤差検出回路のそれぞれの出力を
ラッチする２つのラッチ回路と、 該各ラッチ回路の出力を加算する加算器と、 該加算器の出力をＤ／Ａ変換するＤ／Ａ変換し、前記利
得制御信号として出力するＤ／Ａ変換器とを備えること
を特徴とする自動利得制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13996698A JP3185872B2 (ja) | 1998-05-21 | 1998-05-21 | 自動利得制御回路 |
| SE9901853D SE9901853L (sv) | 1998-05-21 | 1999-05-21 | Krets för att generera en förstärkningsreglersignal tillförd en AFR-förstärkare och sätt för detta |
| SE9901853A SE519839C2 (sv) | 1998-05-21 | 1999-05-21 | Krets för att generera en förstärkningsreglersignal tillförd en AFR-förstärkare och sätt för detta |
| US09/315,824 US6370210B1 (en) | 1998-05-21 | 1999-05-21 | Circuitry for generating a gain control signal applied to an AGC amplifier and method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13996698A JP3185872B2 (ja) | 1998-05-21 | 1998-05-21 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11341091A JPH11341091A (ja) | 1999-12-10 |
| JP3185872B2 true JP3185872B2 (ja) | 2001-07-11 |
Family
ID=15257822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13996698A Expired - Fee Related JP3185872B2 (ja) | 1998-05-21 | 1998-05-21 | 自動利得制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6370210B1 (ja) |
| JP (1) | JP3185872B2 (ja) |
| SE (2) | SE519839C2 (ja) |
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|---|---|---|---|---|
| KR20010084821A (ko) * | 2000-02-29 | 2001-09-06 | 서평원 | 이동 통신 시스템 기지국의 수신 장치 |
| US6611794B1 (en) * | 2000-04-20 | 2003-08-26 | Southwest Research Institute | Signal amplitude restoration apparatus and method |
| US6532358B1 (en) * | 2000-08-03 | 2003-03-11 | Tektronix, Inc. | Overload distortion protection for a wideband receiver |
| US6993100B2 (en) * | 2000-12-12 | 2006-01-31 | Skyworks Solutions, Inc. | Burst detector |
| JP2002246860A (ja) * | 2001-02-22 | 2002-08-30 | Kddi Research & Development Laboratories Inc | 受信装置における振幅レベル自動調整装置 |
| JP3599001B2 (ja) | 2001-06-25 | 2004-12-08 | ソニー株式会社 | 自動利得制御回路およびその方法、並びにそれらを用いた復調装置 |
| JP3561702B2 (ja) * | 2001-11-20 | 2004-09-02 | 三洋電機株式会社 | 無線受信装置、信号処理タイミング制御方法、および信号処理タイミング制御プログラム |
| US6968166B2 (en) * | 2002-01-22 | 2005-11-22 | George L. Yang | Method and apparatus of a fast digital automatic gain control circuit |
| US6903592B2 (en) * | 2003-01-22 | 2005-06-07 | Promos Technologies Inc. | Limited variable width internal clock generation |
| US7010330B1 (en) | 2003-03-01 | 2006-03-07 | Theta Microelectronics, Inc. | Power dissipation reduction in wireless transceivers |
| US8401129B2 (en) * | 2009-11-19 | 2013-03-19 | Techwell Llc | Digital automatic gain control |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4007428A (en) * | 1975-08-07 | 1977-02-08 | Danfoss A/S | Automatic gain control of pulses |
| JPS59128837A (ja) * | 1983-01-14 | 1984-07-25 | Nec Corp | バ−スト信号用自動利得制御回路 |
| JPH0812979B2 (ja) * | 1989-11-21 | 1996-02-07 | 日本電気株式会社 | 自動利得制御装置 |
| JPH07107965B2 (ja) | 1993-01-19 | 1995-11-15 | 日本電気株式会社 | 受信周波数変換器用自動利得制御回路 |
| JPH0720235A (ja) | 1993-06-30 | 1995-01-24 | Mitsubishi Electric Corp | モノパルス追尾装置 |
| JPH08293748A (ja) | 1995-04-20 | 1996-11-05 | Fujitsu Ltd | 自動利得制御装置及び移動端末機及び自動利得制御方法 |
| JPH0974323A (ja) | 1995-09-04 | 1997-03-18 | Fujitsu Ltd | ディジタル自動利得制御回路 |
| JP2000516378A (ja) * | 1997-06-03 | 2000-12-05 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 自動利得制御回路 |
-
1998
- 1998-05-21 JP JP13996698A patent/JP3185872B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-21 US US09/315,824 patent/US6370210B1/en not_active Expired - Fee Related
- 1999-05-21 SE SE9901853A patent/SE519839C2/sv not_active IP Right Cessation
- 1999-05-21 SE SE9901853D patent/SE9901853L/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| SE9901853L (sv) | 1999-11-22 |
| SE9901853D0 (sv) | 1999-05-21 |
| JPH11341091A (ja) | 1999-12-10 |
| SE519839C2 (sv) | 2003-04-15 |
| US6370210B1 (en) | 2002-04-09 |
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