JP3184738B2 - エラー訂正可能なメモリ・デバイス - Google Patents
エラー訂正可能なメモリ・デバイスInfo
- Publication number
- JP3184738B2 JP3184738B2 JP11161495A JP11161495A JP3184738B2 JP 3184738 B2 JP3184738 B2 JP 3184738B2 JP 11161495 A JP11161495 A JP 11161495A JP 11161495 A JP11161495 A JP 11161495A JP 3184738 B2 JP3184738 B2 JP 3184738B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- error correction
- uncorrectable
- flag
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1024—Identification of the type of error
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、全般的にはコンピュー
タでのエラー訂正に関する。具体的に言うと、本発明
は、メモリ・デバイスでのオンチップ・エラー訂正の状
況判定に関する。
タでのエラー訂正に関する。具体的に言うと、本発明
は、メモリ・デバイスでのオンチップ・エラー訂正の状
況判定に関する。
【０００２】
【従来の技術】以前は、システム・レベルのエラー訂正
コード（以下、"ECC"と呼称する）方式は、ハイエンド
・メイン・フレーム・システムだけに含まれていた。当
業者には既知のとおり、検索されたデータに付随するEC
Cワードは、そのデータをECCアルゴリズムにかけた後に
得られるものである。メモリから取り出したデータを、
このアルゴリズムにかけ、その結果がECCワードと一致
する場合にはデータが正しく、そうでない場合にはエラ
ーがある。ECCアルゴリズムの一部では、どのデータ・
ビットにエラーがあるかを指摘することも可能である。
そのようなECC方式は、ローエンド・メイン・フレーム
・システムやワークステーションに急速に普及しつつあ
り、最終的にはパーソナル・コンピュータにも含まれる
可能性が高い。システム・レベルECC方式のほかに、一
部のメモリ・チップにも、システム・レベルECC方式の
ような複雑なエラーはさておき、単純なエラーを訂正す
るためにオンチップECC方式が含まれている。オンチッ
プECCを用いると、効率が改善されるのみならず、すべ
てのチップが完全である必要がなくなるので、製造歩留
まりも高くなる。最近、システム・レベルECC方式とオ
ンチップECC方式の間で、両方のタイプのエラー訂正を
用いるコンピュータ・システムに影響を及ぼす「互換
性」問題が表面化してきた。一般に、広く使用されてい
る補数化／再補数化システム・レベルECC方式は、エラ
ーの再現性に依存するが、ビット訂正を試みるオンチッ
プまたはデバイス・レベルのECC方式は、一部のエラー
の再現性をなくす。
コード（以下、"ECC"と呼称する）方式は、ハイエンド
・メイン・フレーム・システムだけに含まれていた。当
業者には既知のとおり、検索されたデータに付随するEC
Cワードは、そのデータをECCアルゴリズムにかけた後に
得られるものである。メモリから取り出したデータを、
このアルゴリズムにかけ、その結果がECCワードと一致
する場合にはデータが正しく、そうでない場合にはエラ
ーがある。ECCアルゴリズムの一部では、どのデータ・
ビットにエラーがあるかを指摘することも可能である。
そのようなECC方式は、ローエンド・メイン・フレーム
・システムやワークステーションに急速に普及しつつあ
り、最終的にはパーソナル・コンピュータにも含まれる
可能性が高い。システム・レベルECC方式のほかに、一
部のメモリ・チップにも、システム・レベルECC方式の
ような複雑なエラーはさておき、単純なエラーを訂正す
るためにオンチップECC方式が含まれている。オンチッ
プECCを用いると、効率が改善されるのみならず、すべ
てのチップが完全である必要がなくなるので、製造歩留
まりも高くなる。最近、システム・レベルECC方式とオ
ンチップECC方式の間で、両方のタイプのエラー訂正を
用いるコンピュータ・システムに影響を及ぼす「互換
性」問題が表面化してきた。一般に、広く使用されてい
る補数化／再補数化システム・レベルECC方式は、エラ
ーの再現性に依存するが、ビット訂正を試みるオンチッ
プまたはデバイス・レベルのECC方式は、一部のエラー
の再現性をなくす。
【０００３】しばらくの間、システム・レベルECC方式
では、データ・エラーの発見と訂正に「補数化／再補数
化」と称するものを使用してきた。一般に、補数化／再
補数化では、特定のメモリ・セルが１または０に「固
定」しているかどうかを判定する。補数化／再補数化の
特性と非互換性の基礎は、例を通じて説明するのが最適
である。しかしまず、補数化／再補数化に関する有用な
背景情報を提供する。
では、データ・エラーの発見と訂正に「補数化／再補数
化」と称するものを使用してきた。一般に、補数化／再
補数化では、特定のメモリ・セルが１または０に「固
定」しているかどうかを判定する。補数化／再補数化の
特性と非互換性の基礎は、例を通じて説明するのが最適
である。しかしまず、補数化／再補数化に関する有用な
背景情報を提供する。
【０００４】まず、補数化／再補数化の動作を説明す
る。第３ビットと第４ビットが実際には正しくない４ビ
ットの読み"1 1 1 1"を検討する。すなわち、このデー
タは実際には"1 1 0 0"である。当業者に既知のとお
り、チェックビットの使用により、エラーを見つけるこ
とができる。補数化／再補数化は、まず読み取ったデー
タを補数化し、"0 0 0 0"をもたらし、この補数化デー
タを同一のメモリ位置に書き戻す。本明細書では、補数
化とは、単に１を０に、０を１に変更することを指す。
補数化データを書き戻した後に、そのメモリ位置のデー
タをもう一度読み戻して、「固定」エラーが存在するか
どうかを判定する。この時、結果は"0 0 1 1"である。
したがって、０を書き込んだのに１が読み取られたの
で、位置３と位置４が１に固定していることがわかる。
その後、最後に読み取ったデータを再度補数化し、"1 1
0 0"を得る。これは、そのデータの本来の値と推測さ
れる値である。オンチップ・エラー訂正は、固定エラー
を効果的にマスクする。次に、システム・レベルのECC
方式とデバイス・レベルのECC方式の補数化／再補数化
の間の互換性問題を説明する。
る。第３ビットと第４ビットが実際には正しくない４ビ
ットの読み"1 1 1 1"を検討する。すなわち、このデー
タは実際には"1 1 0 0"である。当業者に既知のとお
り、チェックビットの使用により、エラーを見つけるこ
とができる。補数化／再補数化は、まず読み取ったデー
タを補数化し、"0 0 0 0"をもたらし、この補数化デー
タを同一のメモリ位置に書き戻す。本明細書では、補数
化とは、単に１を０に、０を１に変更することを指す。
補数化データを書き戻した後に、そのメモリ位置のデー
タをもう一度読み戻して、「固定」エラーが存在するか
どうかを判定する。この時、結果は"0 0 1 1"である。
したがって、０を書き込んだのに１が読み取られたの
で、位置３と位置４が１に固定していることがわかる。
その後、最後に読み取ったデータを再度補数化し、"1 1
0 0"を得る。これは、そのデータの本来の値と推測さ
れる値である。オンチップ・エラー訂正は、固定エラー
を効果的にマスクする。次に、システム・レベルのECC
方式とデバイス・レベルのECC方式の補数化／再補数化
の間の互換性問題を説明する。
【０００５】それぞれが４つのカドラントに分割され、
各カドラントが４つのメモリ・デバイスからの合計１６
ビットの情報の可能なすべての情報のうちの１ビットを
出力する４つのメモリ・デバイスのアレイを検討する。
実際のシステムでは、１６個、３２個、６４個またはそ
れ以上の個数のそのようなメモリ・デバイスが、並列に
システム・バスに出力することを理解されたい。各チッ
プは、４つの同一のビット（どのカドラントにもエラー
がない場合）を出力するが、特定のメモリ・デバイス上
の不良カドラントの影響を減らすために、実際にはその
うちの１ビットだけを使用する（各メモリ・デバイスか
らの同じ順序のビット）。各デバイスからの第３ビット
だけを使用するが、デバイスのうちの２つに２つのエラ
ーがあると仮定する。すなわち、２つのチップで４つの
カドラントのうちの２つにエラーが発生している。さら
に、各チップは、単一ビット・エラー訂正能力を有する
オンチップECCを有すると仮定する。
各カドラントが４つのメモリ・デバイスからの合計１６
ビットの情報の可能なすべての情報のうちの１ビットを
出力する４つのメモリ・デバイスのアレイを検討する。
実際のシステムでは、１６個、３２個、６４個またはそ
れ以上の個数のそのようなメモリ・デバイスが、並列に
システム・バスに出力することを理解されたい。各チッ
プは、４つの同一のビット（どのカドラントにもエラー
がない場合）を出力するが、特定のメモリ・デバイス上
の不良カドラントの影響を減らすために、実際にはその
うちの１ビットだけを使用する（各メモリ・デバイスか
らの同じ順序のビット）。各デバイスからの第３ビット
だけを使用するが、デバイスのうちの２つに２つのエラ
ーがあると仮定する。すなわち、２つのチップで４つの
カドラントのうちの２つにエラーが発生している。さら
に、各チップは、単一ビット・エラー訂正能力を有する
オンチップECCを有すると仮定する。
【０００６】ここで表１を参照すると、単一ビットのデ
ータ項目を有する行（たとえば行（３））は、システム
・バス上のデータまたはシステム・レベルのデータを表
す。４ビットのデータ項目を有する行は、列見出しに示
される特定のチップ内のデータを示す。行（１）に、チ
ップ１ないしチップ４内の所与のDRAMアドレスに記憶さ
れたデータを示す。チップ１とチップ２の両方で、位置
３にハード・エラーがあり、位置４にソフト・エラーが
あると仮定する。したがって、オンチップECCはこれら
のエラーを訂正できない。行（２）に、DRAM内の所与の
アドレスから検索され、SRAMに置かれるデータを示す。
行（３）に、システム・データ・バスに置かれる各チッ
プからのビット３を示す。この時点で、システム・レベ
ルのエラー訂正が２ビットのエラーを検出し、補数化／
再補数化を呼び出す。行（３）のデータの補数が行
（４）であり、これがシステム・メモリに書き戻され
る。SRAM内のデータ（ここには示されていないが、この
データ・パターンに関連するECCチェック・ビットを有
する）と併合された補数データが、行（５）であり、こ
れが所与のDRAMアドレスに書き戻される。その後、この
データが読み戻され、行（６）に示されるように、単一
ビットのエラーが、チップ１およびチップ２の両方のオ
ンチップECCによって位置３で検出される。
ータ項目を有する行（たとえば行（３））は、システム
・バス上のデータまたはシステム・レベルのデータを表
す。４ビットのデータ項目を有する行は、列見出しに示
される特定のチップ内のデータを示す。行（１）に、チ
ップ１ないしチップ４内の所与のDRAMアドレスに記憶さ
れたデータを示す。チップ１とチップ２の両方で、位置
３にハード・エラーがあり、位置４にソフト・エラーが
あると仮定する。したがって、オンチップECCはこれら
のエラーを訂正できない。行（２）に、DRAM内の所与の
アドレスから検索され、SRAMに置かれるデータを示す。
行（３）に、システム・データ・バスに置かれる各チッ
プからのビット３を示す。この時点で、システム・レベ
ルのエラー訂正が２ビットのエラーを検出し、補数化／
再補数化を呼び出す。行（３）のデータの補数が行
（４）であり、これがシステム・メモリに書き戻され
る。SRAM内のデータ（ここには示されていないが、この
データ・パターンに関連するECCチェック・ビットを有
する）と併合された補数データが、行（５）であり、こ
れが所与のDRAMアドレスに書き戻される。その後、この
データが読み戻され、行（６）に示されるように、単一
ビットのエラーが、チップ１およびチップ２の両方のオ
ンチップECCによって位置３で検出される。
【０００７】行（７）に、オンチップECCがチップ１お
よびチップ２の単一ビット・エラーを訂正した後のデー
タを示す。行（８）に示されるように、各チップのビッ
ト３が、システム・バスに置かれる。チップ・レベルの
訂正後のこのデータは、システム・レベルでは正しく見
える。システムは、行（９）に示されるようにこのデー
タを補数化する。行（１０）が、このシステムによって
使用されるデータのとるべき姿、すなわち、行（１）の
各チップからのビット３である。したがって、２個のエ
ラーは再現不能であり、チップ・レベルECCのマスキン
グ効果のためにシステム・レベルでのエラー訂正が失敗
している。
よびチップ２の単一ビット・エラーを訂正した後のデー
タを示す。行（８）に示されるように、各チップのビッ
ト３が、システム・バスに置かれる。チップ・レベルの
訂正後のこのデータは、システム・レベルでは正しく見
える。システムは、行（９）に示されるようにこのデー
タを補数化する。行（１０）が、このシステムによって
使用されるデータのとるべき姿、すなわち、行（１）の
各チップからのビット３である。したがって、２個のエ
ラーは再現不能であり、チップ・レベルECCのマスキン
グ効果のためにシステム・レベルでのエラー訂正が失敗
している。
【０００８】
【発明が解決しようとする課題】動作中に、システムに
よって、メモリ・カードが大量のエラーを発生している
と示される時には、フィールド・エンジニアがそのメモ
リ・カードを試験室に持ち帰って試験する。しかし、
「システムのみ」の障害すなわち、カードがそのシステ
ム内にある時だけに発生するエラーがある時には、エラ
ーが発生した条件を再現できないので、どのチップが不
良であるかを判定することはできない。さらに、特定の
チップが複数ビットのエラーを有する場合、そのために
オンチップECCがオフになる可能性がある。しかし、そ
のカードを元のシステムから取外し、電力を断ち、試験
室で電力を復元した時には、オンチップECCが復活し、
フィールド・エンジニアは、どのチップのECCがオフに
なっていたかを知る方法がない。したがって、カードを
取り外す前にオンチップECCの状況を把握できるなら
ば、フィールド・エンジニアは、オンチップECCの他の
態様の中でも、どのチップのECCがオフになっていたか
を判定できるはずである。
よって、メモリ・カードが大量のエラーを発生している
と示される時には、フィールド・エンジニアがそのメモ
リ・カードを試験室に持ち帰って試験する。しかし、
「システムのみ」の障害すなわち、カードがそのシステ
ム内にある時だけに発生するエラーがある時には、エラ
ーが発生した条件を再現できないので、どのチップが不
良であるかを判定することはできない。さらに、特定の
チップが複数ビットのエラーを有する場合、そのために
オンチップECCがオフになる可能性がある。しかし、そ
のカードを元のシステムから取外し、電力を断ち、試験
室で電力を復元した時には、オンチップECCが復活し、
フィールド・エンジニアは、どのチップのECCがオフに
なっていたかを知る方法がない。したがって、カードを
取り外す前にオンチップECCの状況を把握できるなら
ば、フィールド・エンジニアは、オンチップECCの他の
態様の中でも、どのチップのECCがオフになっていたか
を判定できるはずである。
【０００９】したがって、オンチップECCを有するコン
ピュータ・システムにおいて、オンチップECCの処理能
力を越えるエラーを生じているメモリ・デバイスを判定
し、より一般的には、オンチップ・エラー訂正の異なる
態様の状況を判定することが必要である。
ピュータ・システムにおいて、オンチップECCの処理能
力を越えるエラーを生じているメモリ・デバイスを判定
し、より一般的には、オンチップ・エラー訂正の異なる
態様の状況を判定することが必要である。
【００１０】上記に従い、本発明の目的は、オンチップ
・エラー訂正の訂正能力を越えるエラーを生じているメ
モリ・デバイスを判定する手段を提供することである。
・エラー訂正の訂正能力を越えるエラーを生じているメ
モリ・デバイスを判定する手段を提供することである。
【００１１】本発明のもう１つの目的は、オンチップ・
エラー訂正の１つまたは複数の態様の状況を判定する手
段を提供することである。
エラー訂正の１つまたは複数の態様の状況を判定する手
段を提供することである。
【００１２】本発明のもう１つの目的は、エラー訂正状
況判定能力を有するメモリ・デバイスを提供することで
ある。
況判定能力を有するメモリ・デバイスを提供することで
ある。
【００１３】本発明のもう１つの目的は、互換性のある
システム・レベル・エラー訂正とデバイス・レベル・エ
ラー訂正とを有するコンピュータ・システムを提供する
ことである。
システム・レベル・エラー訂正とデバイス・レベル・エ
ラー訂正とを有するコンピュータ・システムを提供する
ことである。
【００１４】
【課題を解決するための手段】手短に言うと、本発明
は、メモリ・デバイス内のデバイス・レベル・エラー訂
正の状況を判定するための方法および装置を提供するこ
とによって、上記の目的を満足する。
は、メモリ・デバイス内のデバイス・レベル・エラー訂
正の状況を判定するための方法および装置を提供するこ
とによって、上記の目的を満足する。
【００１５】具体的に言うと、本発明は、その第１の態
様において、エラー訂正を使用するメモリ・デバイスを
提供する。このメモリ・デバイスには、エラー訂正を活
動化する手段、エラー訂正を非活動化する手段およびエ
ラー訂正の状況を判定する手段が含まれる。
様において、エラー訂正を使用するメモリ・デバイスを
提供する。このメモリ・デバイスには、エラー訂正を活
動化する手段、エラー訂正を非活動化する手段およびエ
ラー訂正の状況を判定する手段が含まれる。
【００１６】本発明の第２の態様では、メモリ・デバイ
スによって使用されるデバイス・レベル・エラー訂正の
状況を判定する方法を提供する。このデバイス・レベル
・エラー訂正は、所定の個数の同時に発生するエラーを
訂正する能力を有する。この方法には、所与のエラーが
前記デバイス・レベル・エラー訂正によって訂正不能で
あるかどうかを判定するステップと、所与のエラーが訂
正不能と判定されるかどうかに基づいて第１フラグをセ
ットするステップと、セットされた第１フラグをラッチ
するステップとが含まれる。この方法にはさらに、所与
のエラーが訂正不能と判定される場合にデバイス・レベ
ル・エラー訂正を使用不能にするステップと、デバイス
・レベル・エラー訂正が使用不能にされているかどうか
に基づいて第２フラグをセットするステップと、セット
された第２フラグをラッチするステップとを含めること
ができる。また、この方法には、所与のエラーが訂正不
能と判定される場合にデバイス・レベル・エラー訂正を
使用不能にするステップと、デバイス・レベル・エラー
訂正が前に使用不能にされている場合にデバイス・レベ
ル・エラー訂正を再度使用可能にする任意選択のステッ
プと、再度使用可能にするオプションが活動状態である
かどうかを判定するステップと、再度使用可能にするオ
プションが活動状態であると判定されるかどうかに基づ
いて第３フラグをセットするステップと、セットされた
第３フラグをラッチするステップとを含めることができ
る。この方法にはさらに、再使用可能にするオプション
にそのリセットが含まれる場合に、オプションのリセッ
トが活動状態であるかどうかを判定するステップと、オ
プションのリセットが活動状態と判定されるかどうかに
基づいて第４フラグをセットするステップと、セットさ
れた第４フラグをラッチするステップとを含めることが
できる。
スによって使用されるデバイス・レベル・エラー訂正の
状況を判定する方法を提供する。このデバイス・レベル
・エラー訂正は、所定の個数の同時に発生するエラーを
訂正する能力を有する。この方法には、所与のエラーが
前記デバイス・レベル・エラー訂正によって訂正不能で
あるかどうかを判定するステップと、所与のエラーが訂
正不能と判定されるかどうかに基づいて第１フラグをセ
ットするステップと、セットされた第１フラグをラッチ
するステップとが含まれる。この方法にはさらに、所与
のエラーが訂正不能と判定される場合にデバイス・レベ
ル・エラー訂正を使用不能にするステップと、デバイス
・レベル・エラー訂正が使用不能にされているかどうか
に基づいて第２フラグをセットするステップと、セット
された第２フラグをラッチするステップとを含めること
ができる。また、この方法には、所与のエラーが訂正不
能と判定される場合にデバイス・レベル・エラー訂正を
使用不能にするステップと、デバイス・レベル・エラー
訂正が前に使用不能にされている場合にデバイス・レベ
ル・エラー訂正を再度使用可能にする任意選択のステッ
プと、再度使用可能にするオプションが活動状態である
かどうかを判定するステップと、再度使用可能にするオ
プションが活動状態であると判定されるかどうかに基づ
いて第３フラグをセットするステップと、セットされた
第３フラグをラッチするステップとを含めることができ
る。この方法にはさらに、再使用可能にするオプション
にそのリセットが含まれる場合に、オプションのリセッ
トが活動状態であるかどうかを判定するステップと、オ
プションのリセットが活動状態と判定されるかどうかに
基づいて第４フラグをセットするステップと、セットさ
れた第４フラグをラッチするステップとを含めることが
できる。
【００１７】本発明の第３の態様では、メモリ・デバイ
スによって使用されるデバイス・レベル・エラー訂正の
少なくとも１つの所定の態様の状況を判定するための診
断方法を提供する。この診断方法には、入力診断コード
に基づいて状況を判定するステップと、判定された状況
に基づいてフラグをセットするステップと、セットされ
たフラグをラッチするステップと、メモリ・デバイスに
診断コードを入力するステップと、ラッチされたフラグ
を読み取るステップとが含まれる。
スによって使用されるデバイス・レベル・エラー訂正の
少なくとも１つの所定の態様の状況を判定するための診
断方法を提供する。この診断方法には、入力診断コード
に基づいて状況を判定するステップと、判定された状況
に基づいてフラグをセットするステップと、セットされ
たフラグをラッチするステップと、メモリ・デバイスに
診断コードを入力するステップと、ラッチされたフラグ
を読み取るステップとが含まれる。
【００１８】
【実施例】図１に、チップの１カドラント用のオンチッ
プECCシステム１１の状況を提供するDRAMチップの部分
回路１０を示す。DRAMチップの完全な状況を提供するた
めに、このような部分回路が他に３つ存在することを理
解されたい。図１には、出力パッド１２と、入出力制御
１４と、SRAMレジスタ１６、１８、２０、２２および２
４と、SRAM復号器２６と、初期プログラム・ロード（IP
L）コントローラ２８と、ECC制御／状況回路３０と、エ
ラー・フラグ回路３２と、エラー位置復号器３４と、９
ビットのシンドローム・バス３６とが示されている。
プECCシステム１１の状況を提供するDRAMチップの部分
回路１０を示す。DRAMチップの完全な状況を提供するた
めに、このような部分回路が他に３つ存在することを理
解されたい。図１には、出力パッド１２と、入出力制御
１４と、SRAMレジスタ１６、１８、２０、２２および２
４と、SRAM復号器２６と、初期プログラム・ロード（IP
L）コントローラ２８と、ECC制御／状況回路３０と、エ
ラー・フラグ回路３２と、エラー位置復号器３４と、９
ビットのシンドローム・バス３６とが示されている。
【００１９】部分回路１０とその構成要素の動作をこれ
から説明する。出力パッド１２は、SRAMレジスタ１６、
１８、２０および２２の状況をチップの外部に供給す
る。入出力制御１４は、インタフェースとして働き、SR
AMレジスタ１６、１８、２０および２２と出力パッド１
２の間のタイミングを制御する。SRAMレジスタ１６、１
８、２０および２２は、本質的には、そのカドラントに
関するオンチップECCシステム１１の４つの態様の状況
を保持するラッチである。本明細書ではオンチップECC
システムの４つの態様だけを述べるが、追跡可能な態様
は４つに限らず、それ以上でも以下でも構わない。SRAM
レジスタ１６は、そのカドラントのオンチップECCシス
テムのオン／オフ状況を示すフラグを保持する。SRAMレ
ジスタ１６への入力は、CORECTPフラグ信号線１７であ
り、CORECTPフラグは、ローまたはハイのいずれかであ
る（CORECTPは、"Correction on Positive"すなわち
「正の時に訂正」の略である）。SRAMレジスタ１６の出
力（すなわちCORECTP）がローである場合、そのカドラ
ントに関するエラー訂正が、現在使用不能にされてお
り、ハイの場合には、エラー訂正が活動状態である。SR
AMレジスタ１８への入力は、UERPフラグ信号線１９であ
り、UERPフラグは、ローまたはハイのいずれかである
（UERPは、"Uncorrectable Error Recovery on Positiv
e"すなわち「正の時に訂正不能エラー回復」の略であ
る）。SRAMレジスタ１８の出力（すなわちUERP）がハイ
の場合、訂正不能エラー回復モードが活動状態である。
訂正不能エラー回復モードでは、訂正不能エラーに遭遇
した時にエラー訂正をオフにする。SRAMレジスタ２０へ
の入力は、UERESPフラグ信号線２１であり、UERESPフラ
グは、ローまたはハイのいずれかである（UERESPは、"U
ncorrectable Error Reset on Positive"すなわち「正
の時に訂正不能エラー・リセット」の略である）。SRAM
レジスタ２０の出力（すなわちUERESP）がハイの場合、
オンチップ・エラー訂正が、訂正不能エラー（以下、"U
E"と呼称する）回復システムの処置によって以前にオフ
にされている場合に、これをオンに戻す。言い換える
と、UERESPフラグがハイになると、（システム・レベル
ECCによる修正のために）訂正不能エラーを含む情報を
出力した後に、訂正をオンに戻すことができる。この一
時的なオフは、UERESPがローになる時に終了する。SRAM
レジスタ２２への入力は、UEPフラグ信号線２３であ
り、UEPフラグは、ローまたはハイのいずれかである（U
EPは、"Uncorrectable Error on Positive"すなわち
「正の時訂正不能エラー」の略である）。SRAMレジスタ
２２の出力（すなわちUEP）がハイの場合、訂正不能エ
ラーが発生している。この実施例では、どれか１つのカ
ドラントで複数ビットのエラーが発生した時に、チップ
内で訂正不能エラーが発生する。言い換えると、デバイ
ス・レベル・エラー訂正は、単一ビットのエラーを訂正
できるが、複数ビットのエラーは、システム・レベル・
エラー訂正によって処理される。UEPがハイになったな
らば、オンチップECCシステム１１が回復されるか、新
サイクルをアクセスしない限り、UEPはローにならな
い。
から説明する。出力パッド１２は、SRAMレジスタ１６、
１８、２０および２２の状況をチップの外部に供給す
る。入出力制御１４は、インタフェースとして働き、SR
AMレジスタ１６、１８、２０および２２と出力パッド１
２の間のタイミングを制御する。SRAMレジスタ１６、１
８、２０および２２は、本質的には、そのカドラントに
関するオンチップECCシステム１１の４つの態様の状況
を保持するラッチである。本明細書ではオンチップECC
システムの４つの態様だけを述べるが、追跡可能な態様
は４つに限らず、それ以上でも以下でも構わない。SRAM
レジスタ１６は、そのカドラントのオンチップECCシス
テムのオン／オフ状況を示すフラグを保持する。SRAMレ
ジスタ１６への入力は、CORECTPフラグ信号線１７であ
り、CORECTPフラグは、ローまたはハイのいずれかであ
る（CORECTPは、"Correction on Positive"すなわち
「正の時に訂正」の略である）。SRAMレジスタ１６の出
力（すなわちCORECTP）がローである場合、そのカドラ
ントに関するエラー訂正が、現在使用不能にされてお
り、ハイの場合には、エラー訂正が活動状態である。SR
AMレジスタ１８への入力は、UERPフラグ信号線１９であ
り、UERPフラグは、ローまたはハイのいずれかである
（UERPは、"Uncorrectable Error Recovery on Positiv
e"すなわち「正の時に訂正不能エラー回復」の略であ
る）。SRAMレジスタ１８の出力（すなわちUERP）がハイ
の場合、訂正不能エラー回復モードが活動状態である。
訂正不能エラー回復モードでは、訂正不能エラーに遭遇
した時にエラー訂正をオフにする。SRAMレジスタ２０へ
の入力は、UERESPフラグ信号線２１であり、UERESPフラ
グは、ローまたはハイのいずれかである（UERESPは、"U
ncorrectable Error Reset on Positive"すなわち「正
の時に訂正不能エラー・リセット」の略である）。SRAM
レジスタ２０の出力（すなわちUERESP）がハイの場合、
オンチップ・エラー訂正が、訂正不能エラー（以下、"U
E"と呼称する）回復システムの処置によって以前にオフ
にされている場合に、これをオンに戻す。言い換える
と、UERESPフラグがハイになると、（システム・レベル
ECCによる修正のために）訂正不能エラーを含む情報を
出力した後に、訂正をオンに戻すことができる。この一
時的なオフは、UERESPがローになる時に終了する。SRAM
レジスタ２２への入力は、UEPフラグ信号線２３であ
り、UEPフラグは、ローまたはハイのいずれかである（U
EPは、"Uncorrectable Error on Positive"すなわち
「正の時訂正不能エラー」の略である）。SRAMレジスタ
２２の出力（すなわちUEP）がハイの場合、訂正不能エ
ラーが発生している。この実施例では、どれか１つのカ
ドラントで複数ビットのエラーが発生した時に、チップ
内で訂正不能エラーが発生する。言い換えると、デバイ
ス・レベル・エラー訂正は、単一ビットのエラーを訂正
できるが、複数ビットのエラーは、システム・レベル・
エラー訂正によって処理される。UEPがハイになったな
らば、オンチップECCシステム１１が回復されるか、新
サイクルをアクセスしない限り、UEPはローにならな
い。
【００２０】オンチップECCシステム１１内の９ビット
のシンドローム・バス３６は、１２８ビットのデータと
９ビットのチェック・ビットからなる１３７ビット幅の
ECCワード内の不正ビットの２進位置を保持する。デー
タ・ビットは、アドレス信号線６６上に適切なアドレス
を入力してそれをSRAM復号器２６で復号することによっ
て、SRAMレジスタ２４を介してアクセスできる。エラー
位置復号器３４には、ECCワード内の１３７位置のそれ
ぞれについて１つの復号器が含まれる。シンドローム・
バス上の奇数アドレスに対応するエラー位置復号器のそ
れぞれは、エラー・フラグをアサートすることによって
応答する。シンドローム・バス上の奇数番号のアドレス
は、奇数個のエラーを表すが、複数のエラーがあると、
どのエラー位置復号器も起動しなくなる。シンドローム
・バス上の偶数番号のアドレスは、偶数個のビット・エ
ラーを表す。エラー・フラグ回路３２の目的は、デバイ
ス・レベル・エラー訂正で訂正できるエラーとそれ以外
のエラーを区別すること、この場合では、単一ビット・
エラーと複数ビット・エラーを区別することである。
のシンドローム・バス３６は、１２８ビットのデータと
９ビットのチェック・ビットからなる１３７ビット幅の
ECCワード内の不正ビットの２進位置を保持する。デー
タ・ビットは、アドレス信号線６６上に適切なアドレス
を入力してそれをSRAM復号器２６で復号することによっ
て、SRAMレジスタ２４を介してアクセスできる。エラー
位置復号器３４には、ECCワード内の１３７位置のそれ
ぞれについて１つの復号器が含まれる。シンドローム・
バス上の奇数アドレスに対応するエラー位置復号器のそ
れぞれは、エラー・フラグをアサートすることによって
応答する。シンドローム・バス上の奇数番号のアドレス
は、奇数個のエラーを表すが、複数のエラーがあると、
どのエラー位置復号器も起動しなくなる。シンドローム
・バス上の偶数番号のアドレスは、偶数個のビット・エ
ラーを表す。エラー・フラグ回路３２の目的は、デバイ
ス・レベル・エラー訂正で訂正できるエラーとそれ以外
のエラーを区別すること、この場合では、単一ビット・
エラーと複数ビット・エラーを区別することである。
【００２１】エラー・フラグ回路３２は、NORゲート３
８、ORゲート４０およびANDゲート４２からなる。１３
７個のエラー・フラグのすべてが、NORゲート３８に供
給され、そのうちのどれかがハイになる場合、NORゲー
ト３８の出力がローになる。９ビットのシンドローム・
バス３６からの信号線が、ORゲート４０に供給され、そ
の結果、シンドローム・バス３６上に非０のアドレスが
存在する時には必ず、ORゲート４０の出力がハイにな
る。NORゲート３８の出力とORゲート４０の出力は、AND
ゲート４２に供給される。ANDゲート４２の出力（SRAM
レジスタ２２につながるUEPフラグ信号線２３に接続さ
れる）がハイの場合、UEが表面化している（UEPもハイ
である）。ANDゲート４２の出力は、ECC制御／状況回路
３０にも供給される。非０アドレスがシンドローム・バ
ス３６上に存在し、どのエラー位置復号器も起動してい
ない状況が有り得る。というのは、復号器を起動させる
「鍵」が、シンドローム・バス上の奇数であり、どの偶
数でも（またはエラー位置復号器が起動していない１つ
の奇数が）、複数ビットのエラーを示すからである。
８、ORゲート４０およびANDゲート４２からなる。１３
７個のエラー・フラグのすべてが、NORゲート３８に供
給され、そのうちのどれかがハイになる場合、NORゲー
ト３８の出力がローになる。９ビットのシンドローム・
バス３６からの信号線が、ORゲート４０に供給され、そ
の結果、シンドローム・バス３６上に非０のアドレスが
存在する時には必ず、ORゲート４０の出力がハイにな
る。NORゲート３８の出力とORゲート４０の出力は、AND
ゲート４２に供給される。ANDゲート４２の出力（SRAM
レジスタ２２につながるUEPフラグ信号線２３に接続さ
れる）がハイの場合、UEが表面化している（UEPもハイ
である）。ANDゲート４２の出力は、ECC制御／状況回路
３０にも供給される。非０アドレスがシンドローム・バ
ス３６上に存在し、どのエラー位置復号器も起動してい
ない状況が有り得る。というのは、復号器を起動させる
「鍵」が、シンドローム・バス上の奇数であり、どの偶
数でも（またはエラー位置復号器が起動していない１つ
の奇数が）、複数ビットのエラーを示すからである。
【００２２】ECC制御／状況回路３０は、オンチップECC
のオン／オフならびにSRAMレジスタ１６へのCORECTPフ
ラグ入力の状況を提供する論理回路である。ANDゲート
４２の出力によって駆動されるUEPフラグ信号線２３が
ハイになり、UERPフラグ信号線１９がハイになる場合
（UERPフラグ信号線１９がハイの場合、UE回復がオンで
ある）、ANDゲート４８の出力４６がハイになり、訂正
ラッチ５０を使用不能にすることによって、局所（オン
チップ）エラー訂正の使用不能化がトリガされる。訂正
ラッチ５０の「使用不能化」とは、本明細書では、オン
チップ・エラー訂正のターンオフを示す状態が訂正ラッ
チに記憶されていることを指す。ANDゲート４８を設け
た理由は、一部の小型コンピュータ・システムがUE回復
機能を有しない、すなわち、オンチップECCをオフにし
ないからである。小型コンピュータ・システムでは、オ
ンチップECC方式が常にオンであり、このため、時とし
てシステム障害がもたらされるが、現在のところ小型コ
ンピュータ・システムにはシステム・レベルECCが含ま
れないので、本発明が解決する互換性の問題が存在しな
い。しかし、上で述べたように、この問題が表面化する
可能性は高い。訂正ラッチ５０の出力は、CORECTPフラ
グ信号線１７であり、これは通常ハイであって、訂正が
オンであることを意味する。UERESPフラグ信号線２１が
ロー（UEリセットがオフ）であり、ゲート５６でインバ
ータ５８によってハイに反転されているためにＮチャネ
ル電界効果トランジスタ（NFET）５４がオンであると仮
定すると、ANDゲート４８の出力がハイになると、NFET
５２がオンになる。NFET５４がオンであると、NFET５２
がオンになる時にCORECTPフラグ信号線１７がグラウン
ドに落ちる。これによって、局所エラー訂正がオフにな
る。UEリセットがオンの時、すなわち、UERESPフラグ信
号線２１がハイの時には、NFET６０がオンになり（NFET
５４はオフになる）、訂正ラッチ５０がリセットまたは
クリアされる。PFET６２は、ローの時に訂正オフを示す
COROFFNフラグ信号線６４が通常はハイなので、通常は
オフである。COROFFNフラグがローになる時、PFET６２
がオンになり、CORECTPをローにし、訂正を使用不能に
する。CORECTPは、訂正ラッチ５０によってローに保持
される。そのカドラントが訂正不能エラーから成功裡に
回復した時には、UERESPフラグ信号線２１がハイになる
ことに留意されたい。
のオン／オフならびにSRAMレジスタ１６へのCORECTPフ
ラグ入力の状況を提供する論理回路である。ANDゲート
４２の出力によって駆動されるUEPフラグ信号線２３が
ハイになり、UERPフラグ信号線１９がハイになる場合
（UERPフラグ信号線１９がハイの場合、UE回復がオンで
ある）、ANDゲート４８の出力４６がハイになり、訂正
ラッチ５０を使用不能にすることによって、局所（オン
チップ）エラー訂正の使用不能化がトリガされる。訂正
ラッチ５０の「使用不能化」とは、本明細書では、オン
チップ・エラー訂正のターンオフを示す状態が訂正ラッ
チに記憶されていることを指す。ANDゲート４８を設け
た理由は、一部の小型コンピュータ・システムがUE回復
機能を有しない、すなわち、オンチップECCをオフにし
ないからである。小型コンピュータ・システムでは、オ
ンチップECC方式が常にオンであり、このため、時とし
てシステム障害がもたらされるが、現在のところ小型コ
ンピュータ・システムにはシステム・レベルECCが含ま
れないので、本発明が解決する互換性の問題が存在しな
い。しかし、上で述べたように、この問題が表面化する
可能性は高い。訂正ラッチ５０の出力は、CORECTPフラ
グ信号線１７であり、これは通常ハイであって、訂正が
オンであることを意味する。UERESPフラグ信号線２１が
ロー（UEリセットがオフ）であり、ゲート５６でインバ
ータ５８によってハイに反転されているためにＮチャネ
ル電界効果トランジスタ（NFET）５４がオンであると仮
定すると、ANDゲート４８の出力がハイになると、NFET
５２がオンになる。NFET５４がオンであると、NFET５２
がオンになる時にCORECTPフラグ信号線１７がグラウン
ドに落ちる。これによって、局所エラー訂正がオフにな
る。UEリセットがオンの時、すなわち、UERESPフラグ信
号線２１がハイの時には、NFET６０がオンになり（NFET
５４はオフになる）、訂正ラッチ５０がリセットまたは
クリアされる。PFET６２は、ローの時に訂正オフを示す
COROFFNフラグ信号線６４が通常はハイなので、通常は
オフである。COROFFNフラグがローになる時、PFET６２
がオンになり、CORECTPをローにし、訂正を使用不能に
する。CORECTPは、訂正ラッチ５０によってローに保持
される。そのカドラントが訂正不能エラーから成功裡に
回復した時には、UERESPフラグ信号線２１がハイになる
ことに留意されたい。
【００２３】所与のECC状況フラグの状況を判定するた
めに、SRAM復号器２６へのアドレス信号線６６にアドレ
スを入力し、SRAM復号器２６が、このアドレスを解釈し
て、対応する状況レジスタの読取りを可能にする。この
実施例では、１時に１つの状況レジスタだけを読み取る
ことができる。しかし、当業者に既知であろう設計変更
を用いれば、複数の状況レジスタを同時に読み取れるは
ずであることを理解されたい。
めに、SRAM復号器２６へのアドレス信号線６６にアドレ
スを入力し、SRAM復号器２６が、このアドレスを解釈し
て、対応する状況レジスタの読取りを可能にする。この
実施例では、１時に１つの状況レジスタだけを読み取る
ことができる。しかし、当業者に既知であろう設計変更
を用いれば、複数の状況レジスタを同時に読み取れるは
ずであることを理解されたい。
【００２４】IPLコントローラ２８は、１９９４年のJED
EC（Joint Electron Device Engineering Council、電
子素子技術連合評議会）標準規格に従って動作し、その
主目的は、初期プログラム・ロード（以下、"IPL"と呼
称する）制御コードの生成である。チップの電源を初め
て投入する時に、IPLコントローラ２８が、その動作を
決定する。たとえば、メモリ内の情報をアクセスする方
法を制御するIPLコードがある。IPLコントローラは、こ
の実施例では、チップがオンチップECCを常時オンにす
るか、常時オフにするか、UE回復をオンにするかをチッ
プに「伝える」のにも使用される。RE信号線７０とCE信
号線７４がローで、W信号線７２がハイの時に、IPLコン
トローラ２８がアドレス信号線６８上のアドレスを復号
して、IPLコントローラ２８からの３本の出力信号線す
なわち、COROFFNフラグ信号線６４、UERESPフラグ信号
線２１およびUERPフラグ信号線１９の状態を決定する。
EC（Joint Electron Device Engineering Council、電
子素子技術連合評議会）標準規格に従って動作し、その
主目的は、初期プログラム・ロード（以下、"IPL"と呼
称する）制御コードの生成である。チップの電源を初め
て投入する時に、IPLコントローラ２８が、その動作を
決定する。たとえば、メモリ内の情報をアクセスする方
法を制御するIPLコードがある。IPLコントローラは、こ
の実施例では、チップがオンチップECCを常時オンにす
るか、常時オフにするか、UE回復をオンにするかをチッ
プに「伝える」のにも使用される。RE信号線７０とCE信
号線７４がローで、W信号線７２がハイの時に、IPLコン
トローラ２８がアドレス信号線６８上のアドレスを復号
して、IPLコントローラ２８からの３本の出力信号線す
なわち、COROFFNフラグ信号線６４、UERESPフラグ信号
線２１およびUERPフラグ信号線１９の状態を決定する。
【００２５】図２は、本発明の第２の態様に従う、メモ
リ・デバイスによって使用されるデバイス・レベル・エ
ラー訂正の状況を判定するための方法の流れ図である。
まず、図１のエラー・フラグ回路３２を使用して、所与
のエラーが訂正不能であるかどうかを判定する（ステッ
プ７６「エラーは訂正不能か」）。このエラーが訂正不
能と判定される場合、UEPフラグを１にセットし（ステ
ップ７８「UEPフラグ＝１」）、SRAMレジスタ２２にラ
ッチする（ステップ８０「UEPフラグをラッチす
る」）。UEPフラグをラッチした後に、デバイス・レベ
ル・エラー訂正を使用不能にし（ステップ８２「デバイ
ス・レベル・エラー訂正を使用不能にする」）、CORECT
Pフラグを０にセットし（ステップ８４「CORECTPフラグ
＝０」）、SRAMレジスタ１６にラッチする（ステップ８
６「CORECTPフラグをラッチする」）。
リ・デバイスによって使用されるデバイス・レベル・エ
ラー訂正の状況を判定するための方法の流れ図である。
まず、図１のエラー・フラグ回路３２を使用して、所与
のエラーが訂正不能であるかどうかを判定する（ステッ
プ７６「エラーは訂正不能か」）。このエラーが訂正不
能と判定される場合、UEPフラグを１にセットし（ステ
ップ７８「UEPフラグ＝１」）、SRAMレジスタ２２にラ
ッチする（ステップ８０「UEPフラグをラッチす
る」）。UEPフラグをラッチした後に、デバイス・レベ
ル・エラー訂正を使用不能にし（ステップ８２「デバイ
ス・レベル・エラー訂正を使用不能にする」）、CORECT
Pフラグを０にセットし（ステップ８４「CORECTPフラグ
＝０」）、SRAMレジスタ１６にラッチする（ステップ８
６「CORECTPフラグをラッチする」）。
【００２６】ステップ７６でエラーが訂正可能と判定さ
れる場合、このエラーは、デバイス・レベル・エラー訂
正システムによって訂正される（ステップ８８「エラー
を訂正する」）。さらに、このエラーは訂正可能である
から、UEPフラグを０にセットし（ステップ９０「UEPフ
ラグ＝０」）、SRAMレジスタ２２にラッチする（ステッ
プ９２「UEPフラグをラッチする」）。エラー訂正は使
用不能にされなかったので、CORECTPフラグを１にセッ
トし（ステップ９４「CORECTPフラグ＝１」）、ラッチ
する（ステップ８６「CORECTPフラグをラッチす
る」）。
れる場合、このエラーは、デバイス・レベル・エラー訂
正システムによって訂正される（ステップ８８「エラー
を訂正する」）。さらに、このエラーは訂正可能である
から、UEPフラグを０にセットし（ステップ９０「UEPフ
ラグ＝０」）、SRAMレジスタ２２にラッチする（ステッ
プ９２「UEPフラグをラッチする」）。エラー訂正は使
用不能にされなかったので、CORECTPフラグを１にセッ
トし（ステップ９４「CORECTPフラグ＝１」）、ラッチ
する（ステップ８６「CORECTPフラグをラッチす
る」）。
【００２７】使用されるデバイス・レベル・エラー訂正
には、訂正不能エラーの影響から回復するためのオプシ
ョンの機能すなわち、エラー訂正をオンに戻す機能（ス
テップ９６「デバイス・レベル・エラー訂正を再度使用
可能にする」）が含まれることが好ましい。したがっ
て、回復機能が活動状態であるかどうかに関して問い合
わせを行う（ステップ９８「再度使用可能は活動状態
か」）。再度使用可能機能が活動状態の場合、UERPフラ
グを１にセットし（ステップ１００「UERPフラグ＝
１」）、SRAMレジスタ１８にラッチする（ステップ１０
２「UERPフラグをラッチする」）。再度使用可能機能が
非活動状態の場合、UERPフラグを０にセットし（ステッ
プ１０４「UERPフラグ＝０」）、ラッチする（ステップ
１０２）。
には、訂正不能エラーの影響から回復するためのオプシ
ョンの機能すなわち、エラー訂正をオンに戻す機能（ス
テップ９６「デバイス・レベル・エラー訂正を再度使用
可能にする」）が含まれることが好ましい。したがっ
て、回復機能が活動状態であるかどうかに関して問い合
わせを行う（ステップ９８「再度使用可能は活動状態
か」）。再度使用可能機能が活動状態の場合、UERPフラ
グを１にセットし（ステップ１００「UERPフラグ＝
１」）、SRAMレジスタ１８にラッチする（ステップ１０
２「UERPフラグをラッチする」）。再度使用可能機能が
非活動状態の場合、UERPフラグを０にセットし（ステッ
プ１０４「UERPフラグ＝０」）、ラッチする（ステップ
１０２）。
【００２８】回復機能には、リセット・オプションも含
まれることが好ましい。リセット機能は、UERESPをハイ
にすることによって活動化され、これによって、訂正ラ
ッチ５０をリセットしてCORECTPをハイに保持させ、UE
がUE回復システムをトリガしてオンチップ・エラー訂正
をオフにした後のオンチップ訂正を使用可能にする。リ
セット・オプションが含まれる場合、それが活動状態で
あるかどうかに関する問い合わせを行う（ステップ１０
６「リセットは活動状態か」）。リセット・オプション
が活動状態の場合、UERESPフラグを１にセットし（ステ
ップ１０８「UERESPフラグ＝１」）、SRAMレジスタ２０
にラッチする（ステップ１１０「UERESPフラグをラッチ
する」）。リセット機能が非活動状態の場合、UERESPフ
ラグを０にセットし（ステップ１１２「UERESPフラグ＝
０」）、ラッチする（ステップ１１０）。
まれることが好ましい。リセット機能は、UERESPをハイ
にすることによって活動化され、これによって、訂正ラ
ッチ５０をリセットしてCORECTPをハイに保持させ、UE
がUE回復システムをトリガしてオンチップ・エラー訂正
をオフにした後のオンチップ訂正を使用可能にする。リ
セット・オプションが含まれる場合、それが活動状態で
あるかどうかに関する問い合わせを行う（ステップ１０
６「リセットは活動状態か」）。リセット・オプション
が活動状態の場合、UERESPフラグを１にセットし（ステ
ップ１０８「UERESPフラグ＝１」）、SRAMレジスタ２０
にラッチする（ステップ１１０「UERESPフラグをラッチ
する」）。リセット機能が非活動状態の場合、UERESPフ
ラグを０にセットし（ステップ１１２「UERESPフラグ＝
０」）、ラッチする（ステップ１１０）。
【００２９】第１の実施例のオンチップECC状況装置
は、上の背景で述べたように、診断に役立つ。したがっ
て、本発明の第３の態様では、デバイス・レベル・エラ
ー訂正を使用するメモリ・デバイスの状況を判定するた
めの診断方法を提供する。図３は、第３の態様の方法の
流れ図である。まず、１つまたは複数の所定の態様の状
況を判定する（ステップ１１４「所定の態様の状況を判
定する」）。たとえば、１つの態様を、エラー訂正が活
動状態であるかどうかとすることができ、もう１つの態
様を、回復オプションが活動状態であるかどうかとする
ことができる。状況を判定した後に、諸態様のそれぞれ
についてフラグをセットし（ステップ１１６「状況に基
づいてフラグをセットする」）、ラッチする（ステップ
１１８「セットしたフラグをラッチする」）。状況判定
は、メモリ・デバイス内で進行中の処置であることを理
解されたい。この形で、状況情報が必要になった時に、
最新の情報が得られる。したがって、診断コードは、ア
ドレス信号線６６上のアドレスを介して入力される（ス
テップ１２０「診断コードを入力する」）。この入力コ
ードに応答して、所望の態様を、出力パッド１２を介し
て読み取る（ステップ１２２「ラッチされたフラグを読
み取る」）。
は、上の背景で述べたように、診断に役立つ。したがっ
て、本発明の第３の態様では、デバイス・レベル・エラ
ー訂正を使用するメモリ・デバイスの状況を判定するた
めの診断方法を提供する。図３は、第３の態様の方法の
流れ図である。まず、１つまたは複数の所定の態様の状
況を判定する（ステップ１１４「所定の態様の状況を判
定する」）。たとえば、１つの態様を、エラー訂正が活
動状態であるかどうかとすることができ、もう１つの態
様を、回復オプションが活動状態であるかどうかとする
ことができる。状況を判定した後に、諸態様のそれぞれ
についてフラグをセットし（ステップ１１６「状況に基
づいてフラグをセットする」）、ラッチする（ステップ
１１８「セットしたフラグをラッチする」）。状況判定
は、メモリ・デバイス内で進行中の処置であることを理
解されたい。この形で、状況情報が必要になった時に、
最新の情報が得られる。したがって、診断コードは、ア
ドレス信号線６６上のアドレスを介して入力される（ス
テップ１２０「診断コードを入力する」）。この入力コ
ードに応答して、所望の態様を、出力パッド１２を介し
て読み取る（ステップ１２２「ラッチされたフラグを読
み取る」）。
【００３０】本発明の複数の態様を図示し、説明してき
たが、当業者であれば、他の態様を実施して同一の目的
を達成できるであろう。たとえば、ECC制御／状況回路
３０またはエラー・フラグ回路３２内の論理機構を異な
る形で設計して、同一の目的を達成することができるは
ずである。
たが、当業者であれば、他の態様を実施して同一の目的
を達成できるであろう。たとえば、ECC制御／状況回路
３０またはエラー・フラグ回路３２内の論理機構を異な
る形で設計して、同一の目的を達成することができるは
ずである。
【００３１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３２】（１）所定の個数の同時エラーを訂正する
能力を有するメモリ・デバイスであって、前記エラー訂
正を活動化する手段と、前記エラー訂正を非活動化する
手段と、前記エラー訂正に関する状況を判定する手段
と、所与のエラーに前記所定の個数の同時エラーより多
いエラーが含まれるかどうかを判定するエラー判定手段
であって、コード化されたエラー位置標識を通信するた
めのバスと、前記エラー位置標識を復号するため前記バ
スに結合された復号器と、前記エラー訂正が前記所与の
エラーを訂正する能力を有するかどうかを判定するため
に、前記バスおよび前記復号器に結合された論理回路と
を含むエラー判定手段とを備え、前記複数のエラー位置
復号器が、多重ビット・エラー訂正ワード内のビットご
とに１つの復号器を含み、前記論理回路が、前記複数の
エラー位置復号器のそれぞれに入力を結合されたNORゲ
ートと、前記バスに入力を結合されたORゲートと、前記
NORゲートおよび前記ORゲートのそれぞれからの出力に
入力を結合されたANDゲートとを含むことを特徴とす
る、メモリ・デバイス。 （２）前記復号器が、複数のエラー位置復号器を含むこ
とを特徴とする、上記（１）に記載のメモリ・デバイ
ス。 （３）前記複数のエラー位置復号器が、多重ビット・エ
ラー訂正ワード内のビットごとに１つの復号器を含むこ
とを特徴とする、上記（２）に記載のメモリ・デバイ
ス。 （４）前記メモリ・デバイスが、訂正不能エラーに応答
して非活動化され、前記エラー訂正は訂正不能エラー回
復を含み、前記訂正不能エラー回復のため、前記訂正不
能エラー回復を活動化する手段と、前記訂正不能エラー
回復を非活動化する手段と、前記訂正不能エラー回復を
リセットする手段と、前記訂正不能エラー回復に関する
状況を判定する手段とを更に含むことを特徴とする、上
記（１）に記載のメモリ・デバイス。 （５）前記訂正不能エラー回復活動化手段、前記訂正不
能エラー回復非活動化手段および前記リセット手段が、
前記メモリ・デバイスを初期設定し制御するためのコン
トローラを構成することを特徴とする、上記（４）に記
載のメモリ・デバイス。 （６）前記コントローラが、前記訂正不能エラー回復を
活動化し非活動化するために第１信号を出力する手段
と、前記訂正不能エラー回復をリセットするために第２
信号を出力する手段とを含み、前記訂正不能エラー状況
判定手段が、前記第１信号をラッチするための第１手段
と前記第２信号をラッチするための第２手段とを含むこ
とを特徴とする、上記（５）に記載のメモリ・デバイ
ス。 （７）エラー訂正活動化機構と、エラー訂正非活動化機
構と、エラー訂正状況追跡回路と所与のエラーが前記所
定の情報量以下の情報量を含むかどうかを判定するため
のNORゲートと、前記所与のエラーが前記所定の情報量
を超える情報量を含むかどうかを判定するためのORゲー
トとを含み、前記所与のエラーを訂正する能力を有する
かどうかを判定する論理回路とを含む、エラー訂正を使
用する集積回路。 （８）前記エラー訂正が、訂正不能エラーに応答して非
活動化され、前記エラー訂正がさらに、訂正不能エラー
回復を含み、前記集積回路がさらに、訂正不能エラー回
復活動化機構と、訂正不能エラー回復非活動化機構と、
訂正不能エラー回復リセット機構と、訂正不能エラー回
復状況追跡回路とを含むことを特徴とする、上記（７）
に記載の集積回路。 （９）前記訂正不能エラー回復活動化機構、前記訂正不
能エラー回復非活動化機構および前記訂正不能エラー回
復リセット機構が、初期プログラム・ロード・コントロ
ーラを構成することを特徴とする、上記（８）に記載の
集積回路。 （１０）前記初期プログラム・ロード・コントローラ
が、前記訂正不能エラー回復活動化機構を活動化し、前
記訂正不能エラー回復非活動化機構を非活動化するため
の第１信号と、前記訂正不能エラー回復リセット機構を
リセットするための第２信号とを出力し、前記訂正不能
エラー回復状況追跡回路が、前記第１信号をラッチする
ための第１ラッチと前記第２信号をラッチするための第
２ラッチとを含むことを特徴とする、上記（９）に記載
の集積回路。 （１１）エラー訂正可能なメモリ・デバイスであって、
前記エラー訂正を活動化する手段と、前記エラー訂正を
非活動化する手段と、前記エラー訂正に関する状況を判
定する手段と、エラー訂正状況信号生成回路及び生成さ
れたエラー訂正状況信号をラッチするためのラッチを含
む前記エラー訂正状況追跡回路とを備え、前記エラー訂
正状況信号生成回路が、訂正ラッチと、前記訂正ラッチ
をラッチするための回路と、前記訂正ラッチをリセット
するための回路とを含むことを特徴とする、集積回路 （１２）前記ラッチするための回路が、Ｐチャネル電界
効果トランジスタを含み、前記リセットするための回路
が、Ｎチャネル電界効果トランジスタを含むことを特徴
とする、上記（１１）に記載の集積回路。 （１３）所定数の同時エラーを訂正できるデバイス・レ
ベル・エラー訂正に関する状況を判定する方法であっ
て、 （ａ）所与のエラーが前記デバイス・レベル・エラー訂
正によって訂正できるかどうかを判定するステップと、 （ｂ）ステップ（ａ）での判定結果に基づいて第１フラ
グをセットするステップと、 （ｃ）セットされた第１フラグをラッチするステップ
と、 （ｄ）前記所与のエラーがステップ（ａ）で訂正不能と
判定された場合に、前記デバイス・レベル・エラー訂正
を使用不能にするステップと、 （ｅ）前記デバイス・レベル・エラー訂正がステップ
（ｄ）で使用不能にされたかどうかに基づいて第２フラ
グをセットするステップと、 （ｆ）セットされた第２フラグをラッチするステップ
と、を含む方法。 （１４）所定数の同時エラーを訂正できるデバイス・レ
ベル・エラー訂正に関する状況を判定する方法であっ
て、 （ａ）所与のエラーが前記デバイス・レベル・エラー訂
正によって訂正できるかどうかを判定するステップと、 （ｂ）ステップ（ａ）での判定結果に基づいて第１フラ
グをセットするステップと、 （ｃ）セットされた第１フラグをラッチするステップ
と、 （ｄ）前記所与のエラーがステップ（ａ）で訂正不能と
判定された場合に、前記デバイス・レベル・エラー訂正
を使用不能にするステップと、 （ｅ）前記デバイス・レベル・エラー訂正がステップ
（ｄ）で使用不能にされた場合に、これを再度使用可能
にするオプションが活動状態であるかどうかを判定する
ステップと、 （ｆ）ステップ（ｅ）での判定結果に基づいて第３フラ
グをセットするステップと、 （ｇ）セットされた第３フラグをラッチするステップと
を含む方法。 （１５）前記再度使用可能にするオプションが、その任
意選択のリセットを含み、前記方法がさらに、 （ｈ）前記任意選択のリセットが活動状態であるかどう
かを判定するステップと、 （ｉ）ステップ（ｈ）での判定結果に基づいて第４フラ
グをセットするステップと、 （ｊ）前記セットされた第４フラグをラッチするステッ
プとを含むことを特徴とする、上記（１４）に記載の方
法。
能力を有するメモリ・デバイスであって、前記エラー訂
正を活動化する手段と、前記エラー訂正を非活動化する
手段と、前記エラー訂正に関する状況を判定する手段
と、所与のエラーに前記所定の個数の同時エラーより多
いエラーが含まれるかどうかを判定するエラー判定手段
であって、コード化されたエラー位置標識を通信するた
めのバスと、前記エラー位置標識を復号するため前記バ
スに結合された復号器と、前記エラー訂正が前記所与の
エラーを訂正する能力を有するかどうかを判定するため
に、前記バスおよび前記復号器に結合された論理回路と
を含むエラー判定手段とを備え、前記複数のエラー位置
復号器が、多重ビット・エラー訂正ワード内のビットご
とに１つの復号器を含み、前記論理回路が、前記複数の
エラー位置復号器のそれぞれに入力を結合されたNORゲ
ートと、前記バスに入力を結合されたORゲートと、前記
NORゲートおよび前記ORゲートのそれぞれからの出力に
入力を結合されたANDゲートとを含むことを特徴とす
る、メモリ・デバイス。 （２）前記復号器が、複数のエラー位置復号器を含むこ
とを特徴とする、上記（１）に記載のメモリ・デバイ
ス。 （３）前記複数のエラー位置復号器が、多重ビット・エ
ラー訂正ワード内のビットごとに１つの復号器を含むこ
とを特徴とする、上記（２）に記載のメモリ・デバイ
ス。 （４）前記メモリ・デバイスが、訂正不能エラーに応答
して非活動化され、前記エラー訂正は訂正不能エラー回
復を含み、前記訂正不能エラー回復のため、前記訂正不
能エラー回復を活動化する手段と、前記訂正不能エラー
回復を非活動化する手段と、前記訂正不能エラー回復を
リセットする手段と、前記訂正不能エラー回復に関する
状況を判定する手段とを更に含むことを特徴とする、上
記（１）に記載のメモリ・デバイス。 （５）前記訂正不能エラー回復活動化手段、前記訂正不
能エラー回復非活動化手段および前記リセット手段が、
前記メモリ・デバイスを初期設定し制御するためのコン
トローラを構成することを特徴とする、上記（４）に記
載のメモリ・デバイス。 （６）前記コントローラが、前記訂正不能エラー回復を
活動化し非活動化するために第１信号を出力する手段
と、前記訂正不能エラー回復をリセットするために第２
信号を出力する手段とを含み、前記訂正不能エラー状況
判定手段が、前記第１信号をラッチするための第１手段
と前記第２信号をラッチするための第２手段とを含むこ
とを特徴とする、上記（５）に記載のメモリ・デバイ
ス。 （７）エラー訂正活動化機構と、エラー訂正非活動化機
構と、エラー訂正状況追跡回路と所与のエラーが前記所
定の情報量以下の情報量を含むかどうかを判定するため
のNORゲートと、前記所与のエラーが前記所定の情報量
を超える情報量を含むかどうかを判定するためのORゲー
トとを含み、前記所与のエラーを訂正する能力を有する
かどうかを判定する論理回路とを含む、エラー訂正を使
用する集積回路。 （８）前記エラー訂正が、訂正不能エラーに応答して非
活動化され、前記エラー訂正がさらに、訂正不能エラー
回復を含み、前記集積回路がさらに、訂正不能エラー回
復活動化機構と、訂正不能エラー回復非活動化機構と、
訂正不能エラー回復リセット機構と、訂正不能エラー回
復状況追跡回路とを含むことを特徴とする、上記（７）
に記載の集積回路。 （９）前記訂正不能エラー回復活動化機構、前記訂正不
能エラー回復非活動化機構および前記訂正不能エラー回
復リセット機構が、初期プログラム・ロード・コントロ
ーラを構成することを特徴とする、上記（８）に記載の
集積回路。 （１０）前記初期プログラム・ロード・コントローラ
が、前記訂正不能エラー回復活動化機構を活動化し、前
記訂正不能エラー回復非活動化機構を非活動化するため
の第１信号と、前記訂正不能エラー回復リセット機構を
リセットするための第２信号とを出力し、前記訂正不能
エラー回復状況追跡回路が、前記第１信号をラッチする
ための第１ラッチと前記第２信号をラッチするための第
２ラッチとを含むことを特徴とする、上記（９）に記載
の集積回路。 （１１）エラー訂正可能なメモリ・デバイスであって、
前記エラー訂正を活動化する手段と、前記エラー訂正を
非活動化する手段と、前記エラー訂正に関する状況を判
定する手段と、エラー訂正状況信号生成回路及び生成さ
れたエラー訂正状況信号をラッチするためのラッチを含
む前記エラー訂正状況追跡回路とを備え、前記エラー訂
正状況信号生成回路が、訂正ラッチと、前記訂正ラッチ
をラッチするための回路と、前記訂正ラッチをリセット
するための回路とを含むことを特徴とする、集積回路 （１２）前記ラッチするための回路が、Ｐチャネル電界
効果トランジスタを含み、前記リセットするための回路
が、Ｎチャネル電界効果トランジスタを含むことを特徴
とする、上記（１１）に記載の集積回路。 （１３）所定数の同時エラーを訂正できるデバイス・レ
ベル・エラー訂正に関する状況を判定する方法であっ
て、 （ａ）所与のエラーが前記デバイス・レベル・エラー訂
正によって訂正できるかどうかを判定するステップと、 （ｂ）ステップ（ａ）での判定結果に基づいて第１フラ
グをセットするステップと、 （ｃ）セットされた第１フラグをラッチするステップ
と、 （ｄ）前記所与のエラーがステップ（ａ）で訂正不能と
判定された場合に、前記デバイス・レベル・エラー訂正
を使用不能にするステップと、 （ｅ）前記デバイス・レベル・エラー訂正がステップ
（ｄ）で使用不能にされたかどうかに基づいて第２フラ
グをセットするステップと、 （ｆ）セットされた第２フラグをラッチするステップ
と、を含む方法。 （１４）所定数の同時エラーを訂正できるデバイス・レ
ベル・エラー訂正に関する状況を判定する方法であっ
て、 （ａ）所与のエラーが前記デバイス・レベル・エラー訂
正によって訂正できるかどうかを判定するステップと、 （ｂ）ステップ（ａ）での判定結果に基づいて第１フラ
グをセットするステップと、 （ｃ）セットされた第１フラグをラッチするステップ
と、 （ｄ）前記所与のエラーがステップ（ａ）で訂正不能と
判定された場合に、前記デバイス・レベル・エラー訂正
を使用不能にするステップと、 （ｅ）前記デバイス・レベル・エラー訂正がステップ
（ｄ）で使用不能にされた場合に、これを再度使用可能
にするオプションが活動状態であるかどうかを判定する
ステップと、 （ｆ）ステップ（ｅ）での判定結果に基づいて第３フラ
グをセットするステップと、 （ｇ）セットされた第３フラグをラッチするステップと
を含む方法。 （１５）前記再度使用可能にするオプションが、その任
意選択のリセットを含み、前記方法がさらに、 （ｈ）前記任意選択のリセットが活動状態であるかどう
かを判定するステップと、 （ｉ）ステップ（ｈ）での判定結果に基づいて第４フラ
グをセットするステップと、 （ｊ）前記セットされた第４フラグをラッチするステッ
プとを含むことを特徴とする、上記（１４）に記載の方
法。
【図１】本発明の第１の態様に従う、メモリ・デバイス
によって使用されるデバイス・レベル・エラー訂正の状
況を判定するための回路を示す図である。
によって使用されるデバイス・レベル・エラー訂正の状
況を判定するための回路を示す図である。
【図２】本発明の第２の態様に従う、メモリ・デバイス
によって使用されるデバイス・レベル・エラー訂正の状
況を判定するための方法を示す流れ図である。
によって使用されるデバイス・レベル・エラー訂正の状
況を判定するための方法を示す流れ図である。
【図３】本発明の第３の態様に従う、メモリ・デバイス
によって使用されるデバイス・レベル・エラー訂正の状
況を判定するための診断方法を示す流れ図である。
によって使用されるデバイス・レベル・エラー訂正の状
況を判定するための診断方法を示す流れ図である。
１１ オンチップECCシステム １７ CORECTPフラグ信号線 １９ UERPフラグ信号線 ２１ UERESPフラグ信号線 ２３ UEPフラグ信号線 ２８ 初期プログラム・ロード（IPL）コントローラ ３０ ECC制御／状況部分回路 ３２ エラー・フラグ部分回路 ３４ エラー位置復号器 ３６ シンドローム・バス ３８ NORゲート ４０ ORゲート ４２ ANDゲート ４８ ANDゲート ５０ 訂正ラッチ ５２ NFET ５４ NFET ５６ ゲート ５８ インバータ ６０ NFET ６２ PFET ６４ COROFFNフラグ信号線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・アトキンソン・フィフィールド アメリカ合衆国05489 バーモント州ア ンダーヒル ポーカーヒル・ロード ア ール・アール１ ボックス7490 (72)発明者 リチャード・ダグラス・ホイーラー アメリカ合衆国12546 ニューヨーク州 ミラートン ステート・ライン・ロード アール・アール２ ボックス77 (72)発明者 バリー・ジョー・ウォルフォード アメリカ合衆国78758 テキサス州オー スチン メトリック・ブールバード 11701 ナンバー1213 (56)参考文献 特開 昭56−94597（ＪＰ，Ａ) 特開 平５−108495（ＪＰ，Ａ) 特開 昭60−254243（ＪＰ，Ａ) 特開 昭47−13840（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 11/10
Claims (15)
- 【請求項１】所定の個数の同時エラーを訂正する能力を
有するメモリ・デバイスであって、 前記エラー訂正を活動化する手段と、 前記エラー訂正を非活動化する手段と、 前記エラー訂正に関する状況を判定する手段と、 所与のエラーに前記所定の個数の同時エラーより多いエ
ラーが含まれるかどうかを判定するエラー判定手段であ
って、コード化されたエラー位置標識を通信するための
バスと、前記エラー位置標識を復号するため前記バスに
結合された復号器と、前記エラー訂正が前記所与のエラ
ーを訂正する能力を有するかどうかを判定するために、
前記バスおよび前記復号器に結合された論理回路とを含
むエラー判定手段とを備え、 前記複数のエラー位置復号器が、多重ビット・エラー訂
正ワード内のビットごとに１つの復号器を含み、前記論
理回路が、前記複数のエラー位置復号器のそれぞれに入
力を結合されたNORゲートと、前記バスに入力を結合さ
れたORゲートと、前記NORゲートおよび前記ORゲートの
それぞれからの出力に入力を結合されたANDゲートとを
含むことを特徴とする、メモリ・デバイス。 - 【請求項２】前記復号器が、複数のエラー位置復号器を
含むことを特徴とする、請求項１に記載のメモリ・デバ
イス。 - 【請求項３】前記複数のエラー位置復号器が、多重ビッ
ト・エラー訂正ワード内のビットごとに１つの復号器を
含むことを特徴とする、請求項２に記載のメモリ・デバ
イス。 - 【請求項４】前記メモリ・デバイスが、 訂正不能エラーに応答して非活動化され、前記エラー訂
正は訂正不能エラー回復を含み、 前記訂正不能エラー回復のため、 前記訂正不能エラー回復を活動化する手段と、 前記訂正不能エラー回復を非活動化する手段と、 前記訂正不能エラー回復をリセットする手段と、 前記訂正不能エラー回復に関する状況を判定する手段と
を更に含むことを特徴とする、請求項１に記載のメモリ
・デバイス。 - 【請求項５】前記訂正不能エラー回復活動化手段、前記
訂正不能エラー回復非活動化手段および前記リセット手
段が、前記メモリ・デバイスを初期設定し制御するため
のコントローラを構成することを特徴とする、請求項４
に記載のメモリ・デバイス。 - 【請求項６】前記コントローラが、前記訂正不能エラー
回復を活動化し非活動化するために第１信号を出力する
手段と、前記訂正不能エラー回復をリセットするために
第２信号を出力する手段とを含み、前記訂正不能エラー
状況判定手段が、前記第１信号をラッチするための第１
手段と前記第２信号をラッチするための第２手段とを含
むことを特徴とする、請求項５に記載のメモリ・デバイ
ス。 - 【請求項７】エラー訂正活動化機構と、 エラー訂正非活動化機構と、 エラー訂正状況追跡回路と所与のエラーが前記所定の情
報量以下の情報量を含むかどうかを判定するためのNOR
ゲートと、前記所与のエラーが前記所定の情報量を超え
る情報量を含むかどうかを判定するためのORゲートとを
含み、前記所与のエラーを訂正する能力を有するかどう
かを判定する論理回路とを含む、エラー訂正を使用する
集積回路。 - 【請求項８】前記エラー訂正が、訂正不能エラーに応答
して非活動化され、前記エラー訂正がさらに、訂正不能
エラー回復を含み、前記集積回路がさらに、 訂正不能エラー回復活動化機構と、 訂正不能エラー回復非活動化機構と、 訂正不能エラー回復リセット機構と、 訂正不能エラー回復状況追跡回路とを含むことを特徴と
する、請求項７に記載の集積回路。 - 【請求項９】前記訂正不能エラー回復活動化機構、前記
訂正不能エラー回復非活動化機構および前記訂正不能エ
ラー回復リセット機構が、初期プログラム・ロード・コ
ントローラを構成することを特徴とする、請求項８に記
載の集積回路。 - 【請求項１０】前記初期プログラム・ロード・コントロ
ーラが、前記訂正不能エラー回復活動化機構を活動化
し、前記訂正不能エラー回復非活動化機構を非活動化す
るための第１信号と、前記訂正不能エラー回復リセット
機構をリセットするための第２信号とを出力し、前記訂
正不能エラー回復状況追跡回路が、前記第１信号をラッ
チするための第１ラッチと前記第２信号をラッチするた
めの第２ラッチとを含むことを特徴とする、請求項９に
記載の集積回路。 - 【請求項１１】エラー訂正可能なメモリ・デバイスであ
って、 前記エラー訂正を活動化する手段と、 前記エラー訂正を非活動化する手段と、 前記エラー訂正に関する状況を判定する手段と、 エラー訂正状況信号生成回路及び生成されたエラー訂正
状況信号をラッチするためのラッチを含む前記エラー訂
正状況追跡回路とを備え、 前記エラー訂正状況信号生成回路が、訂正ラッチと、前
記訂正ラッチをラッチするための回路と、前記訂正ラッ
チをリセットするための回路とを含むことを特徴とす
る、集積回路 - 【請求項１２】前記ラッチするための回路が、Ｐチャネ
ル電界効果トランジスタを含み、前記リセットするため
の回路が、Ｎチャネル電界効果トランジスタを含むこと
を特徴とする、請求項１１に記載の集積回路。 - 【請求項１３】所定数の同時エラーを訂正できるデバイ
ス・レベル・エラー訂正に関する状況を判定する方法で
あって、 （ａ）所与のエラーが前記デバイス・レベル・エラー訂
正によって訂正できるかどうかを判定するステップと、 （ｂ）ステップ（ａ）での判定結果に基づいて第１フラ
グをセットするステップと、 （ｃ）セットされた第１フラグをラッチするステップ
と、 （ｄ）前記所与のエラーがステップ（ａ）で訂正不能と
判定された場合に、前記デバイス・レベル・エラー訂正
を使用不能にするステップと、 （ｅ）前記デバイス・レベル・エラー訂正がステップ
（ｄ）で使用不能にされたかどうかに基づいて第２フラ
グをセットするステップと、 （ｆ）セットされた第２フラグをラッチするステップ
と、 を含む方法。 - 【請求項１４】所定数の同時エラーを訂正できるデバイ
ス・レベル・エラー訂正に関する状況を判定する方法で
あって、 （ａ）所与のエラーが前記デバイス・レベル・エラー訂
正によって訂正できるかどうかを判定するステップと、 （ｂ）ステップ（ａ）での判定結果に基づいて第１フラ
グをセットするステップと、 （ｃ）セットされた第１フラグをラッチするステップ
と、 （ｄ）前記所与のエラーがステップ（ａ）で訂正不能と
判定された場合に、前記デバイス・レベル・エラー訂正
を使用不能にするステップと、 （ｅ）前記デバイス・レベル・エラー訂正がステップ
（ｄ）で使用不能にされた場合に、これを再度使用可能
にするオプションが活動状態であるかどうかを判定する
ステップと、 （ｆ）ステップ（ｅ）での判定結果に基づいて第３フラ
グをセットするステップと、 （ｇ）セットされた第３フラグをラッチするステップと
を含む方法。 - 【請求項１５】前記再度使用可能にするオプションが、
その任意選択のリセットを含み、前記方法がさらに、 （ｈ）前記任意選択のリセットが活動状態であるかどう
かを判定するステップと、 （ｉ）ステップ（ｈ）での判定結果に基づいて第４フラ
グをセットするステップと、 （ｊ）前記セットされた第４フラグをラッチするステッ
プとを含むことを特徴とする、請求項１４に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US251056 | 1994-05-31 | ||
| US08/251,056 US5535226A (en) | 1994-05-31 | 1994-05-31 | On-chip ECC status |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07325764A JPH07325764A (ja) | 1995-12-12 |
| JP3184738B2 true JP3184738B2 (ja) | 2001-07-09 |
Family
ID=22950295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11161495A Expired - Fee Related JP3184738B2 (ja) | 1994-05-31 | 1995-05-10 | エラー訂正可能なメモリ・デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5535226A (ja) |
| JP (1) | JP3184738B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784391A (en) * | 1996-10-08 | 1998-07-21 | International Business Machines Corporation | Distributed memory system with ECC and method of operation |
| US6237116B1 (en) | 1998-11-16 | 2001-05-22 | Lockheed Martin Corporation | Testing error correcting code feature in computers that do not have direct hardware features for causing single bit and multi-bit errors |
| US6675341B1 (en) * | 1999-11-17 | 2004-01-06 | International Business Machines Corporation | Extended error correction for SEC-DED codes with package error detection ability |
| US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
| US20030115538A1 (en) * | 2001-12-13 | 2003-06-19 | Micron Technology, Inc. | Error correction in ROM embedded DRAM |
| US7073099B1 (en) | 2002-05-30 | 2006-07-04 | Marvell International Ltd. | Method and apparatus for improving memory operation and yield |
| US7069494B2 (en) * | 2003-04-17 | 2006-06-27 | International Business Machines Corporation | Application of special ECC matrix for solving stuck bit faults in an ECC protected mechanism |
| US6988237B1 (en) | 2004-01-06 | 2006-01-17 | Marvell Semiconductor Israel Ltd. | Error-correction memory architecture for testing production errors |
| US7555703B2 (en) * | 2004-06-17 | 2009-06-30 | Intel Corporation | Method and apparatus for reducing false error detection in a microprocessor |
| US7386756B2 (en) * | 2004-06-17 | 2008-06-10 | Intel Corporation | Reducing false error detection in a microprocessor by tracking instructions neutral to errors |
| US7266635B1 (en) | 2004-07-22 | 2007-09-04 | Marvell Semiconductor Israel Ltd. | Address lookup apparatus having memory and content addressable memory |
| US7392456B2 (en) * | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
| US7689814B2 (en) * | 2004-12-20 | 2010-03-30 | Sony Computer Entertainment Inc. | Methods and apparatus for disabling error countermeasures in a processing system |
| US7725183B1 (en) * | 2006-02-10 | 2010-05-25 | Pacesetter, Inc. | Implantable stimulation device equipped with a hardware elastic buffer |
| US20070294588A1 (en) * | 2006-05-09 | 2007-12-20 | Coulson Richard L | Performing a diagnostic on a block of memory associated with a correctable read error |
| JP4865016B2 (ja) * | 2009-08-27 | 2012-02-01 | 株式会社東芝 | プロセッサ |
| US9772900B2 (en) * | 2014-07-10 | 2017-09-26 | Samsung Electronics Co., Ltd. | Tiered ECC single-chip and double-chip Chipkill scheme |
| US20190042358A1 (en) * | 2018-02-06 | 2019-02-07 | Intel Corporation | Shared parity check for correcting memory errors |
| US11036578B2 (en) | 2018-04-12 | 2021-06-15 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and memory systems including the same |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3735105A (en) * | 1971-06-11 | 1973-05-22 | Ibm | Error correcting system and method for monolithic memories |
| US4058851A (en) * | 1976-10-18 | 1977-11-15 | Sperry Rand Corporation | Conditional bypass of error correction for dual memory access time selection |
| US4185269A (en) * | 1978-06-30 | 1980-01-22 | International Business Machines Corporation | Error correcting system for serial by byte data |
| US4359771A (en) * | 1980-07-25 | 1982-11-16 | Honeywell Information Systems Inc. | Method and apparatus for testing and verifying the operation of error control apparatus within a memory |
| JPS61134988A (ja) * | 1984-12-04 | 1986-06-23 | Toshiba Corp | 半導体メモリにおける誤り検出訂正機能制御系 |
| US4730320A (en) * | 1985-02-07 | 1988-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPS6273500A (ja) * | 1985-09-26 | 1987-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4833677A (en) * | 1987-06-12 | 1989-05-23 | The United States Of America As Represented By The Secretary Of The Air Force | Easily testable high speed architecture for large RAMS |
| NL8701996A (nl) * | 1987-08-26 | 1989-03-16 | Philips Nv | Halfgeleidergeheugen voorzien van een medegeintegreerde foutkorrektie-inrichting, en geintegreerde schakeling voorzien van zo een halfgeleidergeheugen. |
| JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
| US5228046A (en) * | 1989-03-10 | 1993-07-13 | International Business Machines | Fault tolerant computer memory systems and components employing dual level error correction and detection with disablement feature |
| US5058115A (en) * | 1989-03-10 | 1991-10-15 | International Business Machines Corp. | Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature |
| US5127014A (en) * | 1990-02-13 | 1992-06-30 | Hewlett-Packard Company | Dram on-chip error correction/detection |
| US5134616A (en) * | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
| US5307356A (en) * | 1990-04-16 | 1994-04-26 | International Business Machines Corporation | Interlocked on-chip ECC system |
-
1994
- 1994-05-31 US US08/251,056 patent/US5535226A/en not_active Expired - Fee Related
-
1995
- 1995-05-10 JP JP11161495A patent/JP3184738B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5535226A (en) | 1996-07-09 |
| JPH07325764A (ja) | 1995-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3184738B2 (ja) | エラー訂正可能なメモリ・デバイス | |
| JP3892832B2 (ja) | 半導体記憶装置 | |
| US10019312B2 (en) | Error monitoring of a memory device containing embedded error correction | |
| US8869007B2 (en) | Three dimensional (3D) memory device sparing | |
| JPH02278449A (ja) | フオールト・トレラント・メモリ・システム | |
| US7587658B1 (en) | ECC encoding for uncorrectable errors | |
| JP2006318461A (ja) | 水平及び垂直のエラー訂正符号化（ｅｃｃ）システム及び方法 | |
| JP2001249854A (ja) | メモリ設計のための共有式誤り訂正 | |
| JPH0782446B2 (ja) | 多重エラー訂正方法 | |
| AU597140B2 (en) | Efficient address test for large memories | |
| JP3039455B2 (ja) | 半導体メモリ装置テスト方法及び半導体メモリ装置 | |
| JP3935149B2 (ja) | 半導体集積回路 | |
| US7949933B2 (en) | Semiconductor integrated circuit device | |
| JP2007066423A (ja) | 半導体集積回路装置 | |
| US6799291B1 (en) | Method and system for detecting a hard failure in a memory array | |
| JP2009048751A (ja) | エラー修正コード（ｅｃｃ）回路テストモード | |
| US6732291B1 (en) | High performance fault tolerant memory system utilizing greater than four-bit data word memory arrays | |
| JP4050091B2 (ja) | 半導体メモリ装置 | |
| US11681458B2 (en) | Memory device and method reading data | |
| JPH0594377A (ja) | パリテイ検出回路 | |
| JPH02278355A (ja) | フオールト・トレラント・メモリ・システム | |
| US20080028278A1 (en) | Circuit architecture protected against perturbations | |
| CN111367708B (zh) | 多个存储器件共享的错误校正*** | |
| US10122384B2 (en) | Logical interleaver | |
| JP2020071589A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080427 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |