JPH0563610A - Jitter compensation device - Google Patents
Jitter compensation deviceInfo
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- JPH0563610A JPH0563610A JP3219578A JP21957891A JPH0563610A JP H0563610 A JPH0563610 A JP H0563610A JP 3219578 A JP3219578 A JP 3219578A JP 21957891 A JP21957891 A JP 21957891A JP H0563610 A JPH0563610 A JP H0563610A
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、送信側から受信側に回
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、複数のディジタル・フ
ェーズ・ロックド・ループ回路（ＤＰＬＬ、以下同じ）
を用いて受信信号からのタイミング再生や網への同期を
行い、それぞれのＤＰＬＬで発生する位相ジャンプ（ジ
ッタ）を補償する複数のジッタ補償装置を備えた伝送装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission device equipped with an echo canceller for removing an echo component sneaking around from a transmission side to a reception side, and more particularly, to a plurality of digital phase locked loop circuits (DPLL, same as below)
The present invention relates to a transmission device including a plurality of jitter compensating devices for performing timing reproduction from a received signal and synchronization with a network by using the above, and compensating for a phase jump (jitter) generated in each DPLL.
【０００２】[0002]
【従来の技術】ディジタル加入者線伝送装置の１構成例
として、ハイブリッド回路を使用した２線式ディジタル
加入者線伝送装置がある。2. Description of the Related Art As one example of the configuration of a digital subscriber line transmission device, there is a two-line digital subscriber line transmission device using a hybrid circuit.
【０００３】図４に、上記ディジタル加入者線伝送装置
が局側に設けられる場合の構成例を示す。送信部（Ｔ
Ｘ）４０１は、２値のディジタル送信データを伝送符号
（例えば２Ｂ１Ｑ符号）に変換し、回線４０５を駆動し
伝送符号を送信する。この場合、第１のＤＰＬＬ４０２
は、交換機の内部クロックに同期した送信クロックを発
生し、送信部４０１は、ＤＰＬＬ４０２からの送信クロ
ックに同期して送信動作を行う。FIG. 4 shows an example of a configuration in which the above-mentioned digital subscriber line transmission device is provided on the station side. Transmitter (T
X) 401 converts the binary digital transmission data into a transmission code (for example, 2B1Q code), drives the line 405, and transmits the transmission code. In this case, the first DPLL 402
Generates a transmission clock synchronized with the internal clock of the exchange, and the transmission unit 401 performs a transmission operation in synchronization with the transmission clock from the DPLL 402.
【０００４】ハイブリッド回路（ＨＹＢ）４０４は、２
線の回線（加入者線）４０５と、２線の送信線４０３及
び２線の受信線４０６との間で２線／４線変換を行う。
Ａ／Ｄ変換器（ＡＤＣ）４０７は、ハイブリッド回路４
０４を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され回線４０５上で減衰した受信
信号（アナログ信号）とが混合された信号を、ディジタ
ル信号に変換する。The hybrid circuit (HYB) 404 has two
Two-line / four-line conversion is performed between the line circuit (subscriber line) 405 and the two-line transmission line 403 and the two-line reception line 406.
The A / D converter (ADC) 407 is a hybrid circuit 4
A signal obtained by mixing an echo of a transmission signal from its own device that goes around via 04 and a reception signal (analog signal) transmitted from the other device and attenuated on the line 405 is converted into a digital signal.
【０００５】エコーキャンセラ（ＥＣ）４１２及び減算
器４０８は、上記エコーをキャンセルする。等化器（Ｅ
ＱＬ）４０９は、相手装置から送信され回線４０５上で
減衰した受信信号を等化する。The echo canceller (EC) 412 and the subtractor 408 cancel the echo. Equalizer (E
The QL) 409 equalizes the received signal transmitted from the partner device and attenuated on the line 405.
【０００６】タイミング再生回路（ＴＩＭ）４１０は、
受信信号からＡ／Ｄ変換器４０７における最適なサンプ
リング位相を抽出する。第２のＤＰＬＬ４１１は、この
サンプリング位相に同期したサンプリングクロックを発
生し、Ａ／Ｄ変換器４０７に供給する。The timing recovery circuit (TIM) 410 is
The optimum sampling phase in the A / D converter 407 is extracted from the received signal. The second DPLL 411 generates a sampling clock synchronized with this sampling phase and supplies it to the A / D converter 407.
【０００７】以上のような構成を有するハイブリッド回
路を使用した２線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路４０４を経由して
エコーが漏れ込み、一方、回線４０５上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ４１２を中心とする補償回路によるエコーキャンセ
ルの処理が不可欠となる。In the two-wire digital subscriber line transmission device using the hybrid circuit having the above structure,
The echo leaks from the transmitting side to the receiving side via the hybrid circuit 404, while the received signal transmitted on the line 405 is considerably attenuated. Therefore, the intensity ratio between the echo and the received signal may reach several tens of decibels. Therefore, in the transmission device as described above, the echo canceling process by the compensation circuit centering on the echo canceller 412 is indispensable.
【０００８】ここで、受信信号に含まれるエコーのイン
パルス応答波形は、例えば図５に示されるような形状を
有する。従って、エコーキャンセラ４１２は、サンプル
リングタイミング毎に図５のＣ1 、Ｃ2 、Ｃ3、・・・
で示されるタップ係数からなるインパルス応答を有する
フィルタとして構成されればよい。そして、エコーキャ
ンセラ４１２は、各送信タイミング毎の送信シンボルａ
n を順次遅延させた信号と上記各タップ係数Ｃ1 、
Ｃ2 、Ｃ3 、・・・とをたたみ込み、その結果、エコー
レプリカ４１３を出力する。そして、減算器４０８が、
Ａ／Ｄ変換器４０７の出力からエコーレプリカ４１３を
減算することにより、各送信タイミング毎に受信側に回
り込んでくるエコーをキャンセルすることができる。Here, the impulse response waveform of the echo included in the received signal has a shape as shown in FIG. 5, for example. Therefore, the echo canceller 412 is provided with C 1 , C 2 , C 3 , ... Of FIG.
It may be configured as a filter having an impulse response composed of tap coefficients represented by. The echo canceller 412 then transmits the transmission symbol a for each transmission timing.
a signal obtained by sequentially delaying n and the above tap coefficients C 1 ,
C 2, C 3, convolution and ..., as a result, outputs an echo replica 413. Then, the subtractor 408
By subtracting the echo replica 413 from the output of the A / D converter 407, it is possible to cancel the echo that wraps around to the receiving side at each transmission timing.
【０００９】ここで、第２のＤＰＬＬ４１１は、タイミ
ング再生回路４１０で抽出されたサンプリング位相に同
期したサンプリングクロックを発生する場合に、そのク
ロックの位相制御を行う過程で同クロックの位相をジャ
ンプさせ、ジッタを発生させ得る。Here, when the second DPLL 411 generates a sampling clock synchronized with the sampling phase extracted by the timing reproduction circuit 410, the second DPLL 411 jumps the phase of the clock in the process of controlling the phase of the clock. It can cause jitter.
【００１０】ここで、任意のサンプリングタイミングに
おいて、第２のＤＰＬＬ４１１がサンプリングクロック
の位相を図６のように±Δθだけジャンプさせた場合、
そのタイミング以後の任意のタイミングでは、エコーキ
ャンセラ４１２からの各タイミングにおけるタップ係数
Ｃn の値を図６のように±Ｊn だけ補正した値Ｃn '又
はＣn " によって、エコー成分をキャンセルできる。Here, when the second DPLL 411 jumps the phase of the sampling clock by ± Δθ as shown in FIG. 6 at an arbitrary sampling timing,
At any timing after that timing, the echo component can be canceled by the value C n 'or C n "which is obtained by correcting the value of the tap coefficient C n at each timing from the echo canceller 412 by ± J n as shown in FIG. ..
【００１１】従って、図４の第２のジッタ補償回路（Ｐ
ＨＣ）４１５が、上述のジッタ補償値Ｊn を発生し、こ
の補償値をエコーキャンセラ４１２におけるタップ係数
Ｃn に加算することにより、第２のＤＰＬＬ４１１が発
生させるジッタを補償することができる。Therefore, the second jitter compensation circuit (P
The HC) 415 generates the above-mentioned jitter compensation value J n and adds this compensation value to the tap coefficient C n in the echo canceller 412, whereby the jitter generated by the second DPLL 411 can be compensated.
【００１２】一方、第１のＤＰＬＬ４０２も、送信クロ
ックの位相を制御する過程でジッタを発生し得る。しか
し、この場合には、送信クロックのクロック幅が変化
し、エコーの波形自体が例えば図７のように変化する。
このため、上述した第２のジッタ補償回路４１５が発生
するジッタ補償値Ｊn と同じ補償値では補償できない。
従って、新たな第１のジッタ補償回路（ＪＴＣ）４１４
が必要となる。On the other hand, the first DPLL 402 may also generate jitter in the process of controlling the phase of the transmission clock. However, in this case, the clock width of the transmission clock changes and the echo waveform itself changes as shown in FIG. 7, for example.
For this reason, compensation cannot be performed with the same compensation value as the jitter compensation value J n generated by the second jitter compensation circuit 415 described above.
Therefore, a new first jitter compensation circuit (JTC) 414
Is required.
【００１３】図８に、図４の従来のディジタル加入者線
伝送装置における第１のジッタ補償回路（ＪＴＣ）４１
４と第２のジッタ補償回路（ＰＨＣ）４１５の構成を示
す。図８に示されるように、両回路４１４と４１５のそ
れぞれにおいて、ＤＰＬＬ４０２と４１１のそれぞれに
対応するジッタ補償用タップ係数を記憶するＲＡＭ８０
１と８０４、これら各ＲＡＭからの各ジッタ補償用タッ
プ係数の組と各タイミング毎の送信シンボルａn の時系
列とをたたみ込むタップ係数たたみ込み用演算回路８０
２と８０５、並びに図４の等化器４０９から得られるジ
ッタ発生時の残留エラーεと送信シンボルａn とから各
ＲＡＭ８０１と８０４における各タップ係数の組をそれ
ぞれ更新するタップ係数更新用演算回路８０３と８０６
が必要となる。FIG. 8 shows a first jitter compensation circuit (JTC) 41 in the conventional digital subscriber line transmission apparatus of FIG.
4 and the configuration of the second jitter compensation circuit (PHC) 415 are shown. As shown in FIG. 8, in each of the circuits 414 and 415, the RAM 80 that stores the jitter compensation tap coefficient corresponding to each of the DPLLs 402 and 411.
1 and 804, a tap coefficient convolution operation circuit 80 for convolving the set of jitter compensation tap coefficients from each of these RAMs and the time series of the transmission symbol a n at each timing.
2 and 805, and the tap coefficient updating arithmetic circuit 803 for updating the respective tap coefficient sets in the RAMs 801 and 804 from the residual error ε at the time of jitter occurrence and the transmission symbol a n obtained from the equalizer 409 of FIG. And 806
Is required.
【００１４】ここで、コントロール部８０８（図４では
特には図示していない）は、第１のＤＰＬＬ４０２がジ
ッタを発生した場合には、ＲＡＭ８０１に対してタップ
係数の組をタップ係数たたみ込み用演算回路８０２に出
力させ、第１のジッタ補償回路４１４を動作させる。同
様に、コントロール部８０８は、第２のＤＰＬＬ４１１
がジッタを発生した場合には、ＲＡＭ８０４に対してタ
ップ係数の組をタップ係数たたみ込み用演算回路８０５
に出力させ、第２のジッタ補償回路４１５を動作させ
る。Here, the control unit 808 (not specifically shown in FIG. 4), when the first DPLL 402 generates a jitter, performs a tap coefficient convolution operation on the RAM 801 with a set of tap coefficients. The signal is output to the circuit 802, and the first jitter compensation circuit 414 is operated. Similarly, the control unit 808 controls the second DPLL 411.
If a jitter occurs, the tap coefficient convolution operation circuit 805 outputs a set of tap coefficients to the RAM 804.
And the second jitter compensation circuit 415 is operated.
【００１５】そして、第１及び第２のジッタ補償回路４
１４、４１５からの各ジッタ補償値は、加算器８０７で
加算され、ジッタ補償値８０８として出力される。ま
た、ＲＡＭ８０４内のタップ係数は、エコーキャンセラ
４１２（図４参照）内のタップ係数に加算される。The first and second jitter compensation circuits 4
The jitter compensation values from 14 and 415 are added by the adder 807 and output as the jitter compensation value 808. Further, the tap coefficient in the RAM 804 is added to the tap coefficient in the echo canceller 412 (see FIG. 4).
【００１６】[0016]
【発明が解決しようとする課題】以上、図４及び図８の
構成からわかるように、ディジタル加入者線伝送装置内
にタイミング制御用のＤＰＬＬが複数設けられる場合、
従来は各ＤＰＬＬに対応してジッタ補償回路を設けなけ
ればならない。As described above, as can be seen from the configurations of FIGS. 4 and 8, when a plurality of timing control DPLLs are provided in the digital subscriber line transmission device,
Conventionally, a jitter compensation circuit must be provided for each DPLL.
【００１７】ここで、例えば図８の各ジッタ補償回路４
１４、４１５において、タップ係数たたみ込み用演算回
路８０２、８０５、並びにタップ係数更新用演算回路８
０３、８０６などは、遅延回路と乗算回路が複数個組み
合わせられた規模の大きな回路構成を有する。Here, for example, each jitter compensation circuit 4 of FIG.
14 and 415, tap coefficient convolution operation circuits 802 and 805, and tap coefficient update operation circuit 8
03, 806 and the like have a large-scale circuit configuration in which a plurality of delay circuits and multiplication circuits are combined.
【００１８】従って、これらの部分について重複した回
路構成が必要となると、ディジタル加入者線伝送装置全
体の回路規模が大幅に増大してしまうという問題点を有
している。Therefore, if a duplicated circuit configuration is required for these parts, there is a problem that the circuit scale of the entire digital subscriber line transmission device increases significantly.
【００１９】本発明は、複数のＤＰＬＬが設けられる伝
送装置におけるジッタ補償装置の回路規模の削減を目的
とする。It is an object of the present invention to reduce the circuit scale of a jitter compensation device in a transmission device provided with a plurality of DPLLs.
【００２０】[0020]
【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、回線１１１に対する送信信号１
０１と受信信号１０２を混合、分離する信号変換装置１
０３と、そこで分離された信号をＡ／Ｄ変換するＡ／Ｄ
変換装置１０４と、その出力信号から例えば減算器１１
２によってエコーを除去するためのエコーレプリカ１０
６を発生するエコーキャンセラ１０５と、送信信号１０
１又は受信信号１０２のタイミング制御を行うための複
数のディジタル・フェーズ・ロックド・ループ回路（Ｄ
ＰＬＬ）１０７を備えた伝送装置を前提とする。ここ
で、複数のディジタル・フェーズ・ロックド・ループ回
路１０７は、例えば図１に示されるように、送信部１１
３に供給される送信信号用の送信クロックのタイミング
制御を行うための第１のディジタル・フェーズ・ロック
ド・ループ回路と、受信信号から抽出されＡ／Ｄ変換装
置１０４を動作させるサンプリングクロックのタイミン
グ制御を行うための第２のディジタル・フェーズ・ロッ
クド・ループ回路などである。FIG. 1 is a block diagram of the present invention. The present invention relates to the transmission signal 1 for the line 111.
Signal converter 1 for mixing and separating 01 and received signal 102
03 and the A / D that A / D converts the signals separated there
The conversion device 104 and, for example, a subtracter 11 from the output signal thereof
Echo replica 10 for removing echo by 2
Echo canceller 105 for generating 6 and transmission signal 10
1 or a plurality of digital phase locked loop circuits (D) for controlling the timing of the received signal 102.
It is premised on a transmission device including a PLL) 107. Here, as shown in FIG. 1, the plurality of digital phase-locked loop circuits 107 are arranged in the transmitter 11
First digital phase-locked loop circuit for controlling the timing of the transmission clock for the transmission signal supplied to No. 3, and timing control of the sampling clock extracted from the reception signal for operating the A / D converter 104 A second digital phase-locked loop circuit for performing
【００２１】そして、複数のディジタル・フェーズ・ロ
ックド・ループ回路１０７のうちの任意の１つがそのタ
イミング制御過程においてジッタを発生させている場合
に、それによるジッタの影響が受信信号上においてなく
なるまで、他のディジタル・フェーズ・ロックド・ルー
プ回路におけるジッタの発生を禁止する制御手段１０８
を有する。また、同手段は、例えば複数のディジタル・
フェーズ・ロックド・ループ回路１０７のそれぞれに対
して、時分割でジッタを発生させるように制御を行うこ
ともできる。Then, when any one of the plurality of digital phase locked loop circuits 107 causes jitter in the timing control process, until the influence of the jitter is eliminated on the received signal, Control means 108 for inhibiting the generation of jitter in another digital phase locked loop circuit
Have. In addition, the same means can be used, for example, for a plurality of digital
It is also possible to control each of the phase locked loop circuits 107 so as to generate jitter in a time division manner.
【００２２】次に、複数のディジタル・フェーズ・ロッ
クド・ループ回路１０７のそれぞれが発生させるジッタ
を補償するための各タップ係数の組を記憶する記憶手段
１０９を有する。Next, there is a storage means 109 for storing a set of tap coefficients for compensating for the jitter generated by each of the plurality of digital phase locked loop circuits 107.
【００２３】更に、複数のディジタル・フェーズ・ロッ
クド・ループ回路１０７に対して共用され、制御手段１
０８の制御下で現在発生しているジッタに対応する記憶
手段１０９に記憶されているタップ係数の組に基づい
て、現在発生しているジッタの補償を行うジッタ補償手
段１１０を有する。ここで、このジッタ補償の動作は、
送信シンボルとジッタ補償用タップ係数の組とでたたみ
込み演算を行ってジッタ補償値を求める処理のほかに、
記憶手段１０９に記憶されている当該タップ係数の組を
更新する演算処理なども含む。なお、例えば得られたジ
ッタ補償値は、エコーキャンセラ１０５内のエコーレプ
リカに加算される。Further, the control means 1 is shared by a plurality of digital phase locked loop circuits 107.
Under the control of 08, it has a jitter compensating means 110 for compensating for the currently occurring jitter based on the set of tap coefficients stored in the memory means 109 corresponding to the currently occurring jitter. Here, the operation of this jitter compensation is
In addition to the process of calculating the jitter compensation value by performing the convolution operation with the transmission symbol and the set of tap coefficients for jitter compensation,
It also includes arithmetic processing for updating the set of tap coefficients stored in the storage unit 109. Note that, for example, the obtained jitter compensation value is added to the echo replica in the echo canceller 105.
【００２４】[0024]
【作用】本発明では、制御手段１０８が、複数のディジ
タル・フェーズ・ロックド・ループ回路１０７のうち同
時に２つ以上の回路が同じタイミングではジッタを発生
しないように排他制御を行い、それぞれのジッタの影響
が無くなってから次の回路にジッタを発生させる。これ
により、少なくとも１つのジッタ補償手段１１０を、複
数のディジタル・フェーズ・ロックド・ループ回路１０
７のために共用することができる。これにより、ジッタ
補償回路の回路規模を削減することができる。In the present invention, the control means 108 performs exclusive control so that two or more circuits out of a plurality of digital phase locked loop circuits 107 do not simultaneously generate jitter at the same timing, and the respective jitter levels are controlled. After the influence has disappeared, jitter is generated in the next circuit. As a result, at least one jitter compensating means 110 is connected to the plurality of digital phase locked loop circuits 10.
Can be shared for 7. As a result, the circuit scale of the jitter compensation circuit can be reduced.
【００２５】この場合、ジッタの影響が残るのは数サイ
クルから、長くても数十サイクルであるから、他の回路
にジッタの発生をその程度待たせても問題はない。ま
た、記憶手段１０９には、複数のディジタル・フェーズ
・ロックド・ループ回路１０７のそれぞれが発生させる
ジッタを補償するための各タップ係数の組が記憶される
が、この部分の回路規模は、ジッタ補償手段１１０の部
分の回路規模を重複した構成とするのに比較して非常に
小さい回路規模で済む。In this case, the influence of the jitter remains from several cycles to several tens of cycles at the longest, so there is no problem even if other circuits are made to wait for the jitter to that extent. Further, the storage unit 109 stores a set of tap coefficients for compensating the jitter generated by each of the plurality of digital phase locked loop circuits 107. The circuit scale of this portion is jitter compensation. A very small circuit scale is sufficient as compared with the case where the circuit scale of the means 110 is duplicated.
【００２６】[0026]
【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。図２は、本発明によるディジタル
加入者線伝送装置の実施例の全体構成図である。図２に
おいて、図４の従来例の場合と同じ番号を付した部分は
同じ機能を有する。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 2 is an overall configuration diagram of an embodiment of a digital subscriber line transmission device according to the present invention. In FIG. 2, the parts with the same numbers as in the conventional example of FIG. 4 have the same functions.
【００２７】図２の実施例が図４の従来例と異なる点
は、従来の２つのジッタ補償回路４１４、４１５を１つ
のジッタ補償回路（ＪＣ）２０１にまとめた点である。
図３に、図２のジッタ補償回路（ＪＣ）２０１の構成を
示す。図８の従来例と比較するとわかるように、タップ
係数たたみ込み用演算回路とタップ係数更新用演算回路
は、３０３と３０４の１つずつ設けるだけでよいため、
この部分で回路規模を半分に削減することができる。The embodiment of FIG. 2 differs from the conventional example of FIG. 4 in that the two conventional jitter compensation circuits 414 and 415 are combined into one jitter compensation circuit (JC) 201.
FIG. 3 shows the configuration of the jitter compensation circuit (JC) 201 of FIG. As can be seen from a comparison with the conventional example of FIG. 8, the tap coefficient convolution operation circuit and the tap coefficient update operation circuit need only be provided one at each of 303 and 304.
This part can reduce the circuit scale by half.
【００２８】図３において、コントロール部３０８（図
２では特には図示していない）は、第１のＤＰＬＬ４０
２がジッタを発生した場合には、セレクタ３０５と３０
６を制御することにより、ＲＡＭ３０１に記憶されてい
るＤＰＬＬ４０２に対応するタップ係数の組に対して、
タップ係数たたみ込み用演算回路３０３とタップ係数更
新用演算回路３０４を動作させる。この場合、コントロ
ール部３０８は、第１のＤＰＬＬ４０２がジッタを発生
させてから一定期間の間は、第２のＤＰＬＬ４１１に対
してジッタの発生を禁止することが特徴である。In FIG. 3, the control unit 308 (not specifically shown in FIG. 2) is connected to the first DPLL 40.
2 generates jitter, selectors 305 and 30
By controlling 6, the tap coefficient set corresponding to the DPLL 402 stored in the RAM 301,
The tap coefficient convolution calculation circuit 303 and the tap coefficient update calculation circuit 304 are operated. In this case, the control unit 308 is characterized in that the second DPLL 411 is prohibited from generating the jitter for a certain period after the first DPLL 402 generates the jitter.
【００２９】同様に、コントロール部３０８は、第２の
ＤＰＬＬ４１１がジッタを発生した場合には、セレクタ
３０５と３０６を制御することにより、ＲＡＭ３０２に
記憶されているＤＰＬＬ４１１に対応するタップ係数の
組に対して、タップ係数たたみ込み用演算回路３０３と
タップ係数更新用演算回路３０４を動作させる。この場
合、コントロール部３０８は、第２のＤＰＬＬ４１１が
ジッタを発生させてから一定期間の間は、第１のＤＰＬ
Ｌ４０２に対してジッタの発生を禁止する。Similarly, when the second DPLL 411 causes jitter, the control section 308 controls the selectors 305 and 306 so that the set of tap coefficients corresponding to the DPLL 411 stored in the RAM 302 is stored. Then, the tap coefficient convolution operation circuit 303 and the tap coefficient update operation circuit 304 are operated. In this case, the control unit 308 controls the first DPLL for a certain period after the second DPLL 411 causes the jitter.
The generation of jitter is prohibited for L402.
【００３０】以上のように、図３のジッタ補償回路２０
１の構成では、コントロール部３０８が、ＤＰＬＬ４０
２とＤＰＬＬ４１１が同じタイミングではジッタを発生
しないように制御する。これにより、１つのジッタ補償
回路２０１を、２つのＤＰＬＬ４０２と４１１のために
共用することができる。As described above, the jitter compensation circuit 20 of FIG.
In the configuration of No. 1, the control unit 308 controls the DPLL 40
2 and the DPLL 411 are controlled so that jitter does not occur at the same timing. This allows one jitter compensation circuit 201 to be shared by the two DPLLs 402 and 411.
【００３１】上述した実施例では、コントロール部３０
８は、一方のＤＰＬＬがジッタを発生させたら他方のＤ
ＰＬＬに対して一定期間ジッタの発生を禁止するように
排他制御を行っている。これに対して、２つのＤＰＬＬ
４０２と４１１のそれぞれがジッタを発生できるタイミ
ングを予め交互に割り当ててしまうこともできる。この
場合には、コントロール部３０８は図３のセレクタ３０
５と３０６を一定間隔で切り替えればよいため、コント
ロール部３０８の回路構成を単純化することができる。In the embodiment described above, the control unit 30
8 indicates that if one DPLL causes jitter, the other DPL
Exclusive control is performed on the PLL so as to prohibit the occurrence of jitter for a certain period. On the other hand, two DPLLs
It is also possible to previously assign the timings at which each of 402 and 411 can generate jitter alternately. In this case, the control unit 308 is the selector 30 of FIG.
Since it is sufficient to switch 5 and 306 at regular intervals, the circuit configuration of the control unit 308 can be simplified.
【００３２】また、ジッタ補償用タップ係数を記憶する
ＲＡＭは、必ずしも図３の３０１と３０２のように分割
する必要はなく、各タップ係数の組を１つのＲＡＭの異
なるアドレス領域に記憶させ、コントロール部３０８が
各領域を選択するように制御してもよい。この場合に
は、セレクタ３０５、３０６は必要なくなり、ジッタ補
償回路２０１の回路規模を更に削減することができる。The RAM for storing the tap coefficients for jitter compensation does not necessarily have to be divided like 301 and 302 in FIG. 3, and each set of tap coefficients is stored in different address areas of one RAM to control. The unit 308 may be controlled to select each area. In this case, the selectors 305 and 306 are unnecessary, and the circuit scale of the jitter compensation circuit 201 can be further reduced.
【００３３】[0033]
【発明の効果】本発明によれば、ジッタ補償手段を、複
数のディジタル・フェーズ・ロックド・ループ回路のた
めに共用することができるため、ジッタ補償回路の回路
規模を削減でき、ひいては伝送装置全体の回路規模の縮
小化が可能となる。According to the present invention, the jitter compensating means can be shared by a plurality of digital phase locked loop circuits, so that the circuit scale of the jitter compensating circuit can be reduced, and as a result, the entire transmission device. It is possible to reduce the circuit scale.
【図１】本発明のブロック図である。FIG. 1 is a block diagram of the present invention.
【図２】本発明によるディジタル加入者線伝送装置の実
施例の全体構成図である。FIG. 2 is an overall configuration diagram of an embodiment of a digital subscriber line transmission device according to the present invention.
【図３】本発明によるジッタ補償回路の実施例の構成図
である。FIG. 3 is a configuration diagram of an embodiment of a jitter compensation circuit according to the present invention.
【図４】従来のディジタル加入者線伝送装置の全体構成
図である。FIG. 4 is an overall configuration diagram of a conventional digital subscriber line transmission device.
【図５】エコーのインパルス応答とエコーキャンセラの
タップ係数との関係を示した図である。FIG. 5 is a diagram showing a relationship between an echo impulse response and a tap coefficient of an echo canceller.
【図６】サンプリング位相の変化に基づくタップ係数の
変化を説明するための図である。FIG. 6 is a diagram for explaining a change in tap coefficient based on a change in sampling phase.
【図７】送信パルス幅の変化に基づくエコーキャンセラ
のタップ係数の変化を説明するための図である。FIG. 7 is a diagram for explaining a change in tap coefficient of an echo canceller based on a change in transmission pulse width.
【図８】従来のジッタ補償回路の構成図である。FIG. 8 is a configuration diagram of a conventional jitter compensation circuit.
１０１ 送信信号 １０２ 受信信号 １０３ 信号変換装置 １０４ Ａ／Ｄ変換装置 １０５ エコーキャンセラ １０６ エコーレプリカ １０７ ディジタル・フェーズ・ロックド・ループ
回路（ＤＰＬＬ） １０８ 制御手段 １０９ 記憶手段 １１０ ジッタ補償手段 １１１ 回線 １１２ 減算器 １１３ 送信部101 Transmitted Signal 102 Received Signal 103 Signal Converter 104 A / D Converter 105 Echo Canceller 106 Echo Replica 107 Digital Phase Locked Loop Circuit (DPLL) 108 Control Means 109 Storage Means 110 Jitter Compensation Means 111 Line 112 Subtractor 113 Transmitter
Claims (3)
２）を混合、分離する信号変換装置（１０３）と、該信
号変換装置で分離された信号をＡ／Ｄ変換するＡ／Ｄ変
換装置（１０４）と、その出力信号からエコーを除去す
るためのエコーレプリカ（１０６）を発生するエコーキ
ャンセラ（１０５）と、前記送信信号（１０１）又は受
信信号（１０２）のタイミング制御を行うための複数の
ディジタル・フェーズ・ロックド・ループ回路（１０
７）を備えた伝送装置において、 前記複数のディジタル・フェーズ・ロックド・ループ回
路（１０７）のうちの任意の１つがそのタイミング制御
過程においてジッタを発生させている場合に、該ディジ
タル・フェーズ・ロックド・ループ回路によるジッタの
影響が受信信号上においてなくなるまで、他のディジタ
ル・フェーズ・ロックド・ループ回路におけるジッタの
発生を禁止する制御手段（１０８）と、 前記複数のディジタル・フェーズ・ロックド・ループ回
路（１０７）のそれぞれが発生させるジッタを補償する
ための各タップ係数の組を記憶する記憶手段（１０９）
と、 前記複数のディジタル・フェーズ・ロックド・ループ回
路（１０７）に対して共用され、前記制御手段（１０
８）の制御下で現在発生しているジッタに対応する前記
記憶手段（１０９）に記憶されているタップ係数の組に
基づいて、現在発生しているジッタの補償を行うジッタ
補償手段（１１０）と、 を有することを特徴とするジッタ補償装置。1. A transmission signal (101) and a reception signal (10)
A signal converter (103) for mixing and separating 2), an A / D converter (104) for A / D converting the signal separated by the signal converter, and an echo for removing an echo from the output signal An echo canceller (105) for generating an echo replica (106) and a plurality of digital phase locked loop circuits (10) for controlling the timing of the transmission signal (101) or the reception signal (102).
In the transmission device including 7), when any one of the plurality of digital phase locked loop circuits (107) causes jitter in the timing control process, the digital phase locked loop circuit (107) is provided. Control means (108) for inhibiting the generation of jitter in other digital phase locked loop circuits until the influence of the jitter due to the loop circuit disappears on the received signal, and the plurality of digital phase locked loop circuits Storage means (109) for storing a set of tap coefficients for compensating the jitter generated by each of (107)
And the control means (10) which is shared by the plurality of digital phase locked loop circuits (107).
Under the control of 8), the jitter compensating means (110) for compensating for the currently occurring jitter based on the set of tap coefficients stored in the memory means (109) corresponding to the currently occurring jitter. A jitter compensating device comprising:
号変換装置と、該信号変換装置で分離された信号をＡ／
Ｄ変換するＡ／Ｄ変換装置と、その出力信号からエコー
を除去するためのエコーレプリカを発生するエコーキャ
ンセラと、前記送信信号用の送信クロックのタイミング
制御を行うための第１のディジタル・フェーズ・ロック
ド・ループ回路と、前記受信信号から抽出され前記Ａ／
Ｄ変換装置を動作させるサンプリングクロックのタイミ
ング制御を行うための第２のディジタル・フェーズ・ロ
ックド・ループ回路を備えた伝送装置において、 前記ディジタル・フェーズ・ロックド・ループ回路のう
ちの一方がそのタイミング制御過程においてジッタを発
生させている場合に、該ディジタル・フェーズ・ロック
ド・ループ回路によるジッタの影響が受信信号上におい
てなくなるまで、他方のディジタル・フェーズ・ロック
ド・ループ回路におけるジッタの発生を禁止する制御手
段と、 前記２つのディジタル・フェーズ・ロックド・ループ回
路のそれぞれが発生させるジッタを補償するための２組
のタップ係数の組を記憶する記憶手段と、 前記２つのディジタル・フェーズ・ロックド・ループ回
路に対して共用され、前記制御手段の制御下で現在発生
しているジッタに対応する前記記憶手段に記憶されてい
るタップ係数の組に基づいて、現在発生しているジッタ
の補償を行う１組のジッタ補償手段と、 を有することを特徴とするジッタ補償装置。2. A signal conversion device for mixing and separating a transmission signal and a reception signal, and an A / D converter for separating the signal separated by the signal conversion device.
An A / D converter for D conversion, an echo canceller for generating an echo replica for removing an echo from its output signal, and a first digital phase for controlling the timing of the transmission clock for the transmission signal. A locked loop circuit, and A / A extracted from the received signal
In a transmission device including a second digital phase locked loop circuit for performing timing control of a sampling clock for operating a D conversion device, one of the digital phase locked loop circuits has its timing control. When the jitter is generated in the process, the control for inhibiting the generation of the jitter in the other digital phase locked loop circuit until the influence of the jitter by the digital phase locked loop circuit disappears on the received signal Means and memory means for storing two sets of tap coefficients for compensating the jitter generated by each of the two digital phase locked loop circuits, and the two digital phase locked loop circuits Shared against the above A set of jitter compensating means for compensating the currently occurring jitter based on the set of tap coefficients stored in the storage means corresponding to the currently occurring jitter under the control of the means. A jitter compensation device characterized by the above.
・フェーズ・ロックド・ループ回路のそれぞれに対し
て、時分割でジッタを発生させる、ことを特徴とする請
求項１又は２の何れか１項に記載のジッタ補償装置。3. The control means generates jitter in a time-divisional manner for each of the plurality of digital phase locked loop circuits, according to any one of claims 1 and 2. The jitter compensator according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP21957891A JP3178864B2 (en) | 1991-08-30 | 1991-08-30 | Jitter compensation device |
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| JP21957891A JP3178864B2 (en) | 1991-08-30 | 1991-08-30 | Jitter compensation device |
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| Publication Number | Publication Date |
|---|---|
| JPH0563610A true JPH0563610A (en) | 1993-03-12 |
| JP3178864B2 JP3178864B2 (en) | 2001-06-25 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188092A (en) * | 2010-03-05 | 2011-09-22 | Nec Corp | Clock transfer circuit and clock transfer method |
-
1991
- 1991-08-30 JP JP21957891A patent/JP3178864B2/en not_active Expired - Fee Related
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