JP3172436B2 - 半導体メモリ装置の電流センスアンプ回路 - Google Patents
半導体メモリ装置の電流センスアンプ回路Info
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Description
その電流センスアンプ回路に関する。
作電源電圧は低下する傾向にある。これにより消費電力
は低減する反面、半導体メモリ装置を構成する回路や素
子で感知すべき電圧及び電流の範囲が縮小、つまり感知
範囲のマージンが減少する。このため、よりセンシティ
ブな感知動作を遂行する回路や素子に関する研究が活発
に進められており、この中で、伝送信号を受ける側の回
路や素子が十分に反応できる範囲へ電圧や電流を増幅す
るセンス回路の重要性が認識されてきている。
ると、相補的な2つの信号の電圧差を感知することは容
易ではない。従ってこれを補完するために、半導体メモ
リ装置内部の随所に電流センスアンプ回路を内蔵するこ
とが一般化してきている。この電流センスアンプ回路
は、電圧差を感知し難い領域における信号をより容易に
感知する機能を有し、同時に感知速度の面でも有利であ
る。
ンスアンプ回路によってデベロープ(develope)した後に
入出力線へ伝送する過程で、電源電圧が低くなるほどデ
ベロープされるビット線対の電圧差は小さくなることに
なる。すると、入出力線センスアンプ回路のセンシング
マージンが減少することになるので、入出力線のデータ
感知が困難になる。そこで、ビット線対と入出力線対と
の間にサブ入出力線(sub-I/O) 対を接続し、このサブ入
出力線対に電流センスアンプ回路を設けて感知増幅を行
っておいてから入出力線対〔サブ入出力線と区別するた
めにグローバル入出力線(global I/O)ともいうがここで
は入出力線とする〕へ伝送する構成にしておくと、入出
力線における感知動作が容易になる。このようなサブ入
出力線対を利用した電流センシング回路に関する技術は
多数の論文を通じて広く知られており、例えば、J.Taka
hashi 等によるVLSI Symposium 1994 pp.115〜116 "A D
ynamic Current-Offset Calibration (DDC) Sense Ampl
ifier with Fish-Bone shaped Bitline (FBB) for High
Density SRAMs" 、E.SeevinckによるVLSI Symposium 1
990 pp.71 〜72 "A Current sense-amplifier for fast
CMOS SRAMs"、K.Seno等によるISSCC 1993 pp.248 〜24
9 "A 9ns CMOS SRAM with offset Reduced Current Sen
se Amplifier" に詳細に開示されている。
に接続された一般的な電流センスアンプ回路の概略構成
を示し説明する。
線対BL,バーBLは列選択ゲート12,14を介して
サブ入出力線対SIO,バーSIOへ接続される。列選
択ゲート12,14は列選択信号CSLを制御端子に受
けて制御されている。そして、サブ入出力線対SIO,
バーSIOの一端は抵抗28,30を通じて電源電圧端
Vccに接続され、その他端に電流センスアンプ回路1
6が設けられている。この電流センスアンプ回路16の
出力端に入出力線対IO,バーIOが接続され、データ
が伝送される。電流センスアンプ回路16には、電源電
圧端Vccとの間に設けられた抵抗28,30によりバ
イアス(bias)が供給される。
まず、PMOSトランジスタ18,20のソース端子が
サブ入出力線対SIO,バーSIOと接続されている。
これらPMOSトランジスタ18,20のドレイン端子
はNMOSトランジスタ22,24のドレイン端子とそ
れぞれ接続され、そして、PMOSトランジスタ18,
20のゲート端子は相手側のPMOSトランジスタ2
0,18のドレイン端子へ交差接続(cross coupling)さ
れる。また、NMOSトランジスタ22,24のソース
端子はNMOSトランジスタ26のドレイン端子へ共通
に接続されている。このNMOSトランジスタ22,2
4のゲート端子は各自のドレイン端子へダイオード接続
され、このドレイン端子に入出力線対IO,バーIOが
それぞれ接続される。NMOSトランジスタ26のソー
ス端子は接地電圧端Vssへ接続され、そのゲート端子
には列選択回路(図示略)から伝達される活性化信号Y
SELが入力される。
に説明する。図1のメモリセルアレイ10には、図示し
ていないが、ビット線対BL,バーBLを所定の電圧レ
ベルにプリチャージするためのプリチャージ回路、ビッ
ト線対BL,バーBLを等化にするための等化回路、ビ
ット線対BL,バーBLの感知増幅を行うビット線セン
スアンプ回路等が内蔵されているのは勿論である。従っ
て、待機(standby) 状態にあるうちにビット線対BL,
バーBLは同一電圧レベルにプリチャージ及び等化され
ている。読出動作が始まって行デコーダ及び列デコーダ
(図示略)によりメモリセルが指定されると、該メモリ
セルに記憶されているデータに従う電荷分配(charge sh
aring)が生じ、プリチャージされている対応ビット線対
BL,バーBLに若干の電圧差、厳密にいえば数十〜数
百mVの電圧差が発生する。このビット線対BL,バー
BLに発生した電圧差は、ビット線センスアンプ回路の
感知増幅で電源電圧レベルと接地電圧レベルへデベロー
プすることになる。
ら、列デコーダによる列選択信号CSLが列選択ゲート
12,14へ提供される。これに従って列選択ゲート1
2,14が導通すると、デベロープされたビット線対B
L,バーBLの電圧がサブ入出力線対SIO,バーSI
Oへ伝達される。ここでタイミングを合わせて列選択回
路から活性化信号YSELがNMOSトランジスタ26
に伝達されることにより、電流センスアンプ回路16が
活性化される。
IOが同一材質、同一長さとされ、その線負荷(line lo
ading)が等しくなっていれば、サブ入出力線対SIO,
バーSIOのいずれか一方に相対的に高い電圧が印加さ
れることにより、電流センスアンプ回路16を構成する
PMOSトランジスタ18,20の導通程度は異なって
くる。従って、PMOSトランジスタ18,20を通過
する電流量に差が生じ、それによりPMOSトランジス
タ18,20の導通程度はますます差がひらくことにな
る。このようにしてPMOSトランジスタ18,20を
通過する電流量の差がひらくと、NMOSトランジスタ
22,24のチャネルを通じて流れる電流量にもそれに
応じた差が出るので、入出力線対IO,バーIOが相互
に異なる電圧レベルにデベロープされる。このような過
程を経て電流感知動作が実行される。
使用した場合のサブ入出力線対SIO,バーSIOの電
流変化と入出力線対IO,バーIOの電圧変化との関係
についてのグラフを示す。図示のように、サブ入出力線
対SIO,バーSIOの電流変化に応じて入出力線対I
O,バーIOの電圧はデベロープされる。
の電流センスアンプ回路16は、応答速度が非常に速い
反面、次のような解決すべき課題が残されている。
る電源電圧のレベルは、直列接続されたPMOSトラン
ジスタ及びNMOSトランジスタが有するしきい値電圧
の和より大きくなければならない。例えば、NMOSト
ランジスタのしきい値電圧Vtnが0.7Vで、PMO
Sトランジスタのしきい値電圧Vtpの絶対値が0.7
Vであれば、電源電圧レベルは最低でも1.4Vでなけ
ればならない。これより低い低電源電圧では、電流セン
スアンプ回路16は動作不能のフローティング状態にな
ってしまう。そして、かりに活性化されたとしても低電
源電圧下では、電流センスアンプ回路16を構成するト
ランジスタのコンダクタンス成分が過度に影響し、電流
センスアンプ回路16の感知速度が急激に低下する。ま
た、同じ工程で製造したとしても各トランジスタが完全
に同一の特性を有するように形成するのは難しく、しき
い値電圧には若干の差がでるため、低電圧下では各トラ
ンジスタの応答過程でオフセットが発生することもあ
る。
た感知動作を行え、感知速度が速く、より高集積化に適
した電流センスアンプ回路を提供する。
本発明によれば、ビット線対のデータをサブ入出力線対
で感知してから入出力線対へ伝達する半導体メモリ装置
のサブ入出力線対に設けられる電流センスアンプ回路に
おいて、サブ入出力線対にバイアス供給して感知用の電
流を流すための抵抗と、前記サブ入出力線対にそれぞれ
チャネルが接続され、ゲート端子が交差接続される第1
のトランジスタ対と、該第1のトランジスタ対に直列接
続され、ゲート端子がサブ入出力線対へ交差接続される
第2のトランジスタ対と、を設け、これら第1のトラン
ジスタ対と第2のトランジスタ対との接続部分に入出力
線対を接続することを特徴とする。
出力線対を有する半導体メモリ装置の電流センスアンプ
回路について、サブ入出力線対にバイアス供給して感知
用の電流を流すための抵抗と、一端子が前記サブ入出力
線対の一方に接続され、他端子が入出力線対の一方と接
続される第1トランジスタと、一端子が前記サブ入出力
線対の他方に接続され、他端子が前記入出力線対の他方
及び前記第1トランジスタのゲート端子と接続され、ゲ
ート端子が前記第1トランジスタの他端子に接続される
第2トランジスタと、前記入出力線対の一方に一端子が
接続され、ゲート端子が前記第2トランジスタの一端子
に接続される第3トランジスタと、前記入出力線対の他
方に一端子が接続され、ゲート端子が前記第1トランジ
スタの一端子に接続され、他端子が前記第3トランジス
タの他端子と接続される第4トランジスタと、前記第3
及び第4トランジスタの他端子と電源端との間にチャネ
ルが接続され、ゲート端子に活性化信号を受ける第5ト
ランジスタと、から構成することを特徴とする。
付図面を参照して詳細に説明する。尚、図中の共通要素
には同じ符号を付して説明する。
6の構成を示す。メモリセルアレイ10からのビット線
対BL,バーBLは列選択ゲート12,14を介してサ
ブ入出力線対SIO,バーSIOへ接続され、列選択信
号CSLが列選択ゲート12,14の制御端子に印加さ
れている。そして、サブ入出力線対SIO,バーSIO
の一端は抵抗28,30を通じて電源電圧端Vccへ接
続され、その他端に電流センスアンプ回路16が設けら
れている。入出力線対IO,バーIOは、電流センスア
ンプ回路16の出力端に接続される。電流センスアンプ
回路16には、電源電圧端Vccとの間に設けられた抵
抗28,30によりバイアスが供給される。以上の構成
は、図1に示す従来例と同様である。
のような構成とされる。PMOSトランジスタ18,2
0のソース端子がサブ入出力線対SIO,バーSIOへ
それぞれ接続されている。このPMOSトランジスタ1
8,20のドレイン端子は、電流センスアンプ回路16
の出力端となるNMOSトランジスタ22,24のドレ
イン端子へ接続され、またPMOSトランジスタ18,
20のゲート端子は相手側のPMOSトランジスタ2
0,18のドレイン端子へ交差接続される。NMOSト
ランジスタ22,24のソース端子はNMOSトランジ
スタ26のドレイン端子へ共通に接続され、またNMO
Sトランジスタ22,24のドレイン端子には入出力線
対IO,バーIOがそれぞれ接続される。このNMOS
トランジスタ22,24のゲート端子は、PMOSトラ
ンジスタ20,18のソース端子へ接続するサブ入出力
線対バーSIO,SIO(PMOSトランジスタ20,
18のソースも含めて)の相手側に交差接続される。N
MOSトランジスタ26のソース端子は接地電圧端Vs
sへ接続され、このNMOSトランジスタ26のゲート
端子には列選択回路(図示略)から伝達される活性化信
号YSELが提供される。
いて説明する。まず、読出動作でビット線対BL,バー
BLにメモリセルとの電荷分配による電圧差が生じ、ビ
ット線センスアンプ回路(図示略)によりその差がデベ
ロープされ、列選択信号CSLに応答してデベロープさ
れたビット線対BL,バーBLの電圧がサブ入出力線対
SIO,バーSIOへ伝達される過程は、従来技術と同
様である。
ビット線対BL,バーBLの電圧差がサブ入出力線対S
IO,バーSIOへ伝達されると、電流センスアンプ回
路16を構成するPMOSトランジスタ18,20及び
NMOSトランジスタ22,24の導通程度にほぼ同時
に差が生じ、これによりPMOSトランジスタ18,2
0及びNMOSトランジスタ22,24を流れる電流量
が異なってくる。例えば、ビット線BLがハイレベル、
相補ビット線バーBLがロウレベルであるとすると、こ
れに従ってサブ入出力線対SIO,バーSIOに電圧差
がでる結果、PMOSトランジスタ18の抵抗値は小さ
くなる一方、PMOSトランジスタ20の抵抗値は大き
くなり、また、NMOSトランジスタ22の抵抗値は大
きくなる一方、NMOSトランジスタ24の抵抗値は小
さくなる。そしてこの差は次第にひらいていく。これに
より、入出力線IOへの供給電流は増えると共に相補入
出力線バーIOへの供給電流は減少し、入出力線対I
O,バーIOは相互に異なる電圧レベルへデベロープさ
れる。このようにして電流感知動作が行われる。
では、NMOSトランジスタ22,24のゲート端子が
サブ入出力線対バーSIO,SIOへ交差接続されてい
るので、電流センスアンプ回路16に供給する動作電源
電圧のレベルが多少低くなっても問題ない。即ち、NM
OSトランジスタ22,24の制御電圧を、しきい値電
圧による電圧降下がおこる前の部分からとっているの
で、その分、電源電圧を低めても動作に影響が出ること
はない。
6を使用した場合のサブ入出力線対SIO,バーSIO
の電流変化と入出力線対IO,バーIOの電圧変化を示
したグラフである。
変化に従って入出力線対IO,バーIOが異なる電圧レ
ベルにデベロープされる過程が同図に表されているが、
図2に示す場合に比べると、より速い応答速度をもって
反応していることが容易に理解される。更に、図2の場
合に比べて、感知による入出力線対IO,バーIOの電
圧展開もより必要十分に行われることが分かる。尚、図
2及び図4のグラフは、電源電圧Vcc=1.5V、温
度23℃の状態におけるシミュレーション結果である。
れるトランジスタをPMOSトランジスタで、そしてこ
れに直列接続されるトランジスタをNMOSトランジス
タで、それぞれ構成した例を説明したが、必要に応じて
極性の異なるトランジスタをもって構成可能であること
は、容易に理解できるところである。この場合には、バ
イアス電圧等の他の要素も変更することは勿論である。
圧の影響を少なくしてより低電圧向きの電流センスアン
プ回路が提供され、低電源電圧下でも感知速度に優れ、
また感知動作を安定させられるので、より大容量、高集
積の半導体メモリ装置に最適である。
示す回路図。
電流変化及び入出力線対の電圧変化を示したグラフ。
を示す回路図。
電流変化及び入出力線対の電圧変化を示したグラフ。
Claims (4)
- 【請求項1】 ビット線対のデータをサブ入出力線対で
感知して入出力線対へ伝達する半導体メモリ装置のサブ
入出力線対に設けられる電流センスアンプ回路におい
て、サブ入出力線対にバイアス供給して感知用の電流を流す
ための抵抗と、 前記サブ入出力線対にそれぞれチャネル
が接続され、ゲート端子が交差接続される第1のトラン
ジスタ対と、該第1のトランジスタ対に直列接続され、
ゲート端子がサブ入出力線対へ交差接続される第2のト
ランジスタ対と、が設けられ、これら第1のトランジス
タ対と第2のトランジスタ対との接続部分に入出力線対
が接続されることを特徴とする電流センスアンプ回路。 - 【請求項2】 サブ入出力線対と入出力線対を有する半
導体メモリ装置の電流センスアンプ回路であって、サブ入出力線対にバイアス供給して感知用の電流を流す
ための抵抗と、 一端子が前記サブ入出力線対の一方に接
続され、他端子が入出力線対の一方と接続される第1ト
ランジスタと、一端子が前記サブ入出力線対の他方に接
続され、他端子が前記入出力線対の他方及び前記第1ト
ランジスタのゲート端子と接続され、ゲート端子が前記
第1トランジスタの他端子に接続される第2トランジス
タと、前記入出力線対の一方に一端子が接続され、ゲー
ト端子が前記第2トランジスタの一端子に接続される第
3トランジスタと、前記入出力線対の他方に一端子が接
続され、ゲート端子が前記第1トランジスタの一端子に
接続され、他端子が前記第3トランジスタの他端子と接
続される第4トランジスタと、前記第3及び第4トラン
ジスタの他端子と電源端との間にチャネルが接続され、
ゲート端子に活性化信号を受ける第5トランジスタと、
から構成されることを特徴とする電流センスアンプ回
路。 - 【請求項3】 第1及び第2トランジスタがPMOSト
ランジスタであり、第3〜第5トランジスタがNMOS
トランジスタである請求項2記載の電流センスアンプ回
路。 - 【請求項4】 第1及び第2トランジスタがNMOSト
ランジスタであり、第3〜第5トランジスタがPMOS
トランジスタである請求項2記載の電流センスアンプ回
路。
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