JP3172436B2 - 半導体メモリ装置の電流センスアンプ回路 - Google Patents

半導体メモリ装置の電流センスアンプ回路

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Description

【発明の詳細な説明】 【発明の属する技術分野】
【０００１】本発明は半導体メモリ装置に係り、特に、
その電流センスアンプ回路に関する。
【従来の技術】半導体メモリ装置の高集積化に伴って動
作電源電圧は低下する傾向にある。これにより消費電力
は低減する反面、半導体メモリ装置を構成する回路や素
子で感知すべき電圧及び電流の範囲が縮小、つまり感知
範囲のマージンが減少する。このため、よりセンシティ
ブな感知動作を遂行する回路や素子に関する研究が活発
に進められており、この中で、伝送信号を受ける側の回
路や素子が十分に反応できる範囲へ電圧や電流を増幅す
るセンス回路の重要性が認識されてきている。
【０００２】現在のように動作電源電圧が低くなってく
ると、相補的な２つの信号の電圧差を感知することは容
易ではない。従ってこれを補完するために、半導体メモ
リ装置内部の随所に電流センスアンプ回路を内蔵するこ
とが一般化してきている。この電流センスアンプ回路
は、電圧差を感知し難い領域における信号をより容易に
感知する機能を有し、同時に感知速度の面でも有利であ
る。
【０００３】例えば、メモリセルのデータをビット線セ
ンスアンプ回路によってデベロープ(develope)した後に
入出力線へ伝送する過程で、電源電圧が低くなるほどデ
ベロープされるビット線対の電圧差は小さくなることに
なる。すると、入出力線センスアンプ回路のセンシング
マージンが減少することになるので、入出力線のデータ
感知が困難になる。そこで、ビット線対と入出力線対と
の間にサブ入出力線(sub-I/O) 対を接続し、このサブ入
出力線対に電流センスアンプ回路を設けて感知増幅を行
っておいてから入出力線対〔サブ入出力線と区別するた
めにグローバル入出力線(global I/O)ともいうがここで
は入出力線とする〕へ伝送する構成にしておくと、入出
力線における感知動作が容易になる。このようなサブ入
出力線対を利用した電流センシング回路に関する技術は
多数の論文を通じて広く知られており、例えば、J.Taka
hashi 等によるVLSI Symposium 1994 pp.115〜116 "A D
ynamic Current-Offset Calibration (DDC) Sense Ampl
ifier with Fish-Bone shaped Bitline (FBB) for High
Density SRAMs" 、E.SeevinckによるVLSI Symposium 1
990 pp.71 〜72 "A Current sense-amplifier for fast
CMOS SRAMs"、K.Seno等によるISSCC 1993 pp.248 〜24
9 "A 9ns CMOS SRAM with offset Reduced Current Sen
se Amplifier" に詳細に開示されている。
【０００４】図１に、半導体メモリ装置のコア(core)部
に接続された一般的な電流センスアンプ回路の概略構成
を示し説明する。
【０００５】メモリセルアレイ１０から出されたビット
線対ＢＬ，バーＢＬは列選択ゲート１２，１４を介して
サブ入出力線対ＳＩＯ，バーＳＩＯへ接続される。列選
択ゲート１２，１４は列選択信号ＣＳＬを制御端子に受
けて制御されている。そして、サブ入出力線対ＳＩＯ，
バーＳＩＯの一端は抵抗２８，３０を通じて電源電圧端
Ｖｃｃに接続され、その他端に電流センスアンプ回路１
６が設けられている。この電流センスアンプ回路１６の
出力端に入出力線対ＩＯ，バーＩＯが接続され、データ
が伝送される。電流センスアンプ回路１６には、電源電
圧端Ｖｃｃとの間に設けられた抵抗２８，３０によりバ
イアス(bias)が供給される。
【０００６】電流センスアンプ回路１６の詳細構成は、
まず、ＰＭＯＳトランジスタ１８，２０のソース端子が
サブ入出力線対ＳＩＯ，バーＳＩＯと接続されている。
これらＰＭＯＳトランジスタ１８，２０のドレイン端子
はＮＭＯＳトランジスタ２２，２４のドレイン端子とそ
れぞれ接続され、そして、ＰＭＯＳトランジスタ１８，
２０のゲート端子は相手側のＰＭＯＳトランジスタ２
０，１８のドレイン端子へ交差接続(cross coupling)さ
れる。また、ＮＭＯＳトランジスタ２２，２４のソース
端子はＮＭＯＳトランジスタ２６のドレイン端子へ共通
に接続されている。このＮＭＯＳトランジスタ２２，２
４のゲート端子は各自のドレイン端子へダイオード接続
され、このドレイン端子に入出力線対ＩＯ，バーＩＯが
それぞれ接続される。ＮＭＯＳトランジスタ２６のソー
ス端子は接地電圧端Ｖｓｓへ接続され、そのゲート端子
には列選択回路（図示略）から伝達される活性化信号Ｙ
ＳＥＬが入力される。
【０００７】この電流センスアンプ回路１６の動作を次
に説明する。図１のメモリセルアレイ１０には、図示し
ていないが、ビット線対ＢＬ，バーＢＬを所定の電圧レ
ベルにプリチャージするためのプリチャージ回路、ビッ
ト線対ＢＬ，バーＢＬを等化にするための等化回路、ビ
ット線対ＢＬ，バーＢＬの感知増幅を行うビット線セン
スアンプ回路等が内蔵されているのは勿論である。従っ
て、待機(standby) 状態にあるうちにビット線対ＢＬ，
バーＢＬは同一電圧レベルにプリチャージ及び等化され
ている。読出動作が始まって行デコーダ及び列デコーダ
（図示略）によりメモリセルが指定されると、該メモリ
セルに記憶されているデータに従う電荷分配(charge sh
aring)が生じ、プリチャージされている対応ビット線対
ＢＬ，バーＢＬに若干の電圧差、厳密にいえば数十〜数
百ｍＶの電圧差が発生する。このビット線対ＢＬ，バー
ＢＬに発生した電圧差は、ビット線センスアンプ回路の
感知増幅で電源電圧レベルと接地電圧レベルへデベロー
プすることになる。
【０００８】このデベロープ動作が十分に遂行されてか
ら、列デコーダによる列選択信号ＣＳＬが列選択ゲート
１２，１４へ提供される。これに従って列選択ゲート１
２，１４が導通すると、デベロープされたビット線対Ｂ
Ｌ，バーＢＬの電圧がサブ入出力線対ＳＩＯ，バーＳＩ
Ｏへ伝達される。ここでタイミングを合わせて列選択回
路から活性化信号ＹＳＥＬがＮＭＯＳトランジスタ２６
に伝達されることにより、電流センスアンプ回路１６が
活性化される。
【０００９】このとき、サブ入出力線対ＳＩＯ，バーＳ
ＩＯが同一材質、同一長さとされ、その線負荷(line lo
ading)が等しくなっていれば、サブ入出力線対ＳＩＯ，
バーＳＩＯのいずれか一方に相対的に高い電圧が印加さ
れることにより、電流センスアンプ回路１６を構成する
ＰＭＯＳトランジスタ１８，２０の導通程度は異なって
くる。従って、ＰＭＯＳトランジスタ１８，２０を通過
する電流量に差が生じ、それによりＰＭＯＳトランジス
タ１８，２０の導通程度はますます差がひらくことにな
る。このようにしてＰＭＯＳトランジスタ１８，２０を
通過する電流量の差がひらくと、ＮＭＯＳトランジスタ
２２，２４のチャネルを通じて流れる電流量にもそれに
応じた差が出るので、入出力線対ＩＯ，バーＩＯが相互
に異なる電圧レベルにデベロープされる。このような過
程を経て電流感知動作が実行される。
【００１０】図２に、この電流センスアンプ回路１６を
使用した場合のサブ入出力線対ＳＩＯ，バーＳＩＯの電
流変化と入出力線対ＩＯ，バーＩＯの電圧変化との関係
についてのグラフを示す。図示のように、サブ入出力線
対ＳＩＯ，バーＳＩＯの電流変化に応じて入出力線対Ｉ
Ｏ，バーＩＯの電圧はデベロープされる。
【００１１】
【発明が解決しようとする課題】図１に示すような従来
の電流センスアンプ回路１６は、応答速度が非常に速い
反面、次のような解決すべき課題が残されている。
【００１２】即ち、電流センスアンプ回路１６に使用す
る電源電圧のレベルは、直列接続されたＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタが有するしきい値電圧
の和より大きくなければならない。例えば、ＮＭＯＳト
ランジスタのしきい値電圧Ｖｔｎが０．７Ｖで、ＰＭＯ
Ｓトランジスタのしきい値電圧Ｖｔｐの絶対値が０．７
Ｖであれば、電源電圧レベルは最低でも１．４Ｖでなけ
ればならない。これより低い低電源電圧では、電流セン
スアンプ回路１６は動作不能のフローティング状態にな
ってしまう。そして、かりに活性化されたとしても低電
源電圧下では、電流センスアンプ回路１６を構成するト
ランジスタのコンダクタンス成分が過度に影響し、電流
センスアンプ回路１６の感知速度が急激に低下する。ま
た、同じ工程で製造したとしても各トランジスタが完全
に同一の特性を有するように形成するのは難しく、しき
い値電圧には若干の差がでるため、低電圧下では各トラ
ンジスタの応答過程でオフセットが発生することもあ
る。
【００１３】従って本発明では、低電源電圧でも安定し
た感知動作を行え、感知速度が速く、より高集積化に適
した電流センスアンプ回路を提供する。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明によれば、ビット線対のデータをサブ入出力線対
で感知してから入出力線対へ伝達する半導体メモリ装置
のサブ入出力線対に設けられる電流センスアンプ回路に
おいて、サブ入出力線対にバイアス供給して感知用の電
流を流すための抵抗と、前記サブ入出力線対にそれぞれ
チャネルが接続され、ゲート端子が交差接続される第１
のトランジスタ対と、該第１のトランジスタ対に直列接
続され、ゲート端子がサブ入出力線対へ交差接続される
第２のトランジスタ対と、を設け、これら第１のトラン
ジスタ対と第２のトランジスタ対との接続部分に入出力
線対を接続することを特徴とする。
【００１５】具体的態様としては、サブ入出力線対と入
出力線対を有する半導体メモリ装置の電流センスアンプ
回路について、サブ入出力線対にバイアス供給して感知
用の電流を流すための抵抗と、一端子が前記サブ入出力
線対の一方に接続され、他端子が入出力線対の一方と接
続される第１トランジスタと、一端子が前記サブ入出力
線対の他方に接続され、他端子が前記入出力線対の他方
及び前記第１トランジスタのゲート端子と接続され、ゲ
ート端子が前記第１トランジスタの他端子に接続される
第２トランジスタと、前記入出力線対の一方に一端子が
接続され、ゲート端子が前記第２トランジスタの一端子
に接続される第３トランジスタと、前記入出力線対の他
方に一端子が接続され、ゲート端子が前記第１トランジ
スタの一端子に接続され、他端子が前記第３トランジス
タの他端子と接続される第４トランジスタと、前記第３
及び第４トランジスタの他端子と電源端との間にチャネ
ルが接続され、ゲート端子に活性化信号を受ける第５ト
ランジスタと、から構成することを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、図中の共通要素
には同じ符号を付して説明する。
【００１７】図３に、この例の電流センスアンプ回路１
６の構成を示す。メモリセルアレイ１０からのビット線
対ＢＬ，バーＢＬは列選択ゲート１２，１４を介してサ
ブ入出力線対ＳＩＯ，バーＳＩＯへ接続され、列選択信
号ＣＳＬが列選択ゲート１２，１４の制御端子に印加さ
れている。そして、サブ入出力線対ＳＩＯ，バーＳＩＯ
の一端は抵抗２８，３０を通じて電源電圧端Ｖｃｃへ接
続され、その他端に電流センスアンプ回路１６が設けら
れている。入出力線対ＩＯ，バーＩＯは、電流センスア
ンプ回路１６の出力端に接続される。電流センスアンプ
回路１６には、電源電圧端Ｖｃｃとの間に設けられた抵
抗２８，３０によりバイアスが供給される。以上の構成
は、図１に示す従来例と同様である。
【００１８】この例の電流センスアンプ回路１６は、次
のような構成とされる。ＰＭＯＳトランジスタ１８，２
０のソース端子がサブ入出力線対ＳＩＯ，バーＳＩＯへ
それぞれ接続されている。このＰＭＯＳトランジスタ１
８，２０のドレイン端子は、電流センスアンプ回路１６
の出力端となるＮＭＯＳトランジスタ２２，２４のドレ
イン端子へ接続され、またＰＭＯＳトランジスタ１８，
２０のゲート端子は相手側のＰＭＯＳトランジスタ２
０，１８のドレイン端子へ交差接続される。ＮＭＯＳト
ランジスタ２２，２４のソース端子はＮＭＯＳトランジ
スタ２６のドレイン端子へ共通に接続され、またＮＭＯ
Ｓトランジスタ２２，２４のドレイン端子には入出力線
対ＩＯ，バーＩＯがそれぞれ接続される。このＮＭＯＳ
トランジスタ２２，２４のゲート端子は、ＰＭＯＳトラ
ンジスタ２０，１８のソース端子へ接続するサブ入出力
線対バーＳＩＯ，ＳＩＯ（ＰＭＯＳトランジスタ２０，
１８のソースも含めて）の相手側に交差接続される。Ｎ
ＭＯＳトランジスタ２６のソース端子は接地電圧端Ｖｓ
ｓへ接続され、このＮＭＯＳトランジスタ２６のゲート
端子には列選択回路（図示略）から伝達される活性化信
号ＹＳＥＬが提供される。
【００１９】この電流センスアンプ回路１６の動作につ
いて説明する。まず、読出動作でビット線対ＢＬ，バー
ＢＬにメモリセルとの電荷分配による電圧差が生じ、ビ
ット線センスアンプ回路（図示略）によりその差がデベ
ロープされ、列選択信号ＣＳＬに応答してデベロープさ
れたビット線対ＢＬ，バーＢＬの電圧がサブ入出力線対
ＳＩＯ，バーＳＩＯへ伝達される過程は、従来技術と同
様である。
【００２０】この例の電流センスアンプ回路１６では、
ビット線対ＢＬ，バーＢＬの電圧差がサブ入出力線対Ｓ
ＩＯ，バーＳＩＯへ伝達されると、電流センスアンプ回
路１６を構成するＰＭＯＳトランジスタ１８，２０及び
ＮＭＯＳトランジスタ２２，２４の導通程度にほぼ同時
に差が生じ、これによりＰＭＯＳトランジスタ１８，２
０及びＮＭＯＳトランジスタ２２，２４を流れる電流量
が異なってくる。例えば、ビット線ＢＬがハイレベル、
相補ビット線バーＢＬがロウレベルであるとすると、こ
れに従ってサブ入出力線対ＳＩＯ，バーＳＩＯに電圧差
がでる結果、ＰＭＯＳトランジスタ１８の抵抗値は小さ
くなる一方、ＰＭＯＳトランジスタ２０の抵抗値は大き
くなり、また、ＮＭＯＳトランジスタ２２の抵抗値は大
きくなる一方、ＮＭＯＳトランジスタ２４の抵抗値は小
さくなる。そしてこの差は次第にひらいていく。これに
より、入出力線ＩＯへの供給電流は増えると共に相補入
出力線バーＩＯへの供給電流は減少し、入出力線対Ｉ
Ｏ，バーＩＯは相互に異なる電圧レベルへデベロープさ
れる。このようにして電流感知動作が行われる。
【００２１】この動作の際に電流センスアンプ回路１６
では、ＮＭＯＳトランジスタ２２，２４のゲート端子が
サブ入出力線対バーＳＩＯ，ＳＩＯへ交差接続されてい
るので、電流センスアンプ回路１６に供給する動作電源
電圧のレベルが多少低くなっても問題ない。即ち、ＮＭ
ＯＳトランジスタ２２，２４の制御電圧を、しきい値電
圧による電圧降下がおこる前の部分からとっているの
で、その分、電源電圧を低めても動作に影響が出ること
はない。
【００２２】図４は、この例の電流センスアンプ回路１
６を使用した場合のサブ入出力線対ＳＩＯ，バーＳＩＯ
の電流変化と入出力線対ＩＯ，バーＩＯの電圧変化を示
したグラフである。
【００２３】サブ入出力線対ＳＩＯ，バーＳＩＯの電流
変化に従って入出力線対ＩＯ，バーＩＯが異なる電圧レ
ベルにデベロープされる過程が同図に表されているが、
図２に示す場合に比べると、より速い応答速度をもって
反応していることが容易に理解される。更に、図２の場
合に比べて、感知による入出力線対ＩＯ，バーＩＯの電
圧展開もより必要十分に行われることが分かる。尚、図
２及び図４のグラフは、電源電圧Ｖｃｃ＝１．５Ｖ、温
度２３℃の状態におけるシミュレーション結果である。
【００２４】本実施形態では、サブ入出力線対と接続さ
れるトランジスタをＰＭＯＳトランジスタで、そしてこ
れに直列接続されるトランジスタをＮＭＯＳトランジス
タで、それぞれ構成した例を説明したが、必要に応じて
極性の異なるトランジスタをもって構成可能であること
は、容易に理解できるところである。この場合には、バ
イアス電圧等の他の要素も変更することは勿論である。
【００２５】
【発明の効果】本発明によれば、従来よりもしきい値電
圧の影響を少なくしてより低電圧向きの電流センスアン
プ回路が提供され、低電源電圧下でも感知速度に優れ、
また感知動作を安定させられるので、より大容量、高集
積の半導体メモリ装置に最適である。
【図面の簡単な説明】
【図１】従来技術による電流センスアンプ回路の構成を
示す回路図。
【図２】図１の回路を使用したときのサブ入出力線対の
電流変化及び入出力線対の電圧変化を示したグラフ。
【図３】本発明による電流センスアンプ回路の実施形態
を示す回路図。
【図４】図３の回路を使用したときのサブ入出力線対の
電流変化及び入出力線対の電圧変化を示したグラフ。
【符号の説明】 １６ 電流センスアンプ回路 １８ ＰＭＯＳトランジスタ（第１トランジスタ） ２０ ＰＭＯＳトランジスタ（第２トランジスタ） ２２ ＮＭＯＳトランジスタ（第３トランジスタ） ２４ ＮＭＯＳトランジスタ（第４トランジスタ） ２６ ＮＭＯＳトランジスタ（第５トランジスタ） ＳＩＯ，バーＳＩＯ サブ入出力線対 ＩＯ，バーＩＯ 入出力線対
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4091

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ビット線対のデータをサブ入出力線対で
    感知して入出力線対へ伝達する半導体メモリ装置のサブ
    入出力線対に設けられる電流センスアンプ回路におい
    て、サブ入出力線対にバイアス供給して感知用の電流を流す
    ための抵抗と、 前記サブ入出力線対にそれぞれチャネル
    が接続され、ゲート端子が交差接続される第１のトラン
    ジスタ対と、該第１のトランジスタ対に直列接続され、
    ゲート端子がサブ入出力線対へ交差接続される第２のト
    ランジスタ対と、が設けられ、これら第１のトランジス
    タ対と第２のトランジスタ対との接続部分に入出力線対
    が接続されることを特徴とする電流センスアンプ回路。
  2. 【請求項２】 サブ入出力線対と入出力線対を有する半
    導体メモリ装置の電流センスアンプ回路であって、サブ入出力線対にバイアス供給して感知用の電流を流す
    ための抵抗と、 一端子が前記サブ入出力線対の一方に接
    続され、他端子が入出力線対の一方と接続される第１ト
    ランジスタと、一端子が前記サブ入出力線対の他方に接
    続され、他端子が前記入出力線対の他方及び前記第１ト
    ランジスタのゲート端子と接続され、ゲート端子が前記
    第１トランジスタの他端子に接続される第２トランジス
    タと、前記入出力線対の一方に一端子が接続され、ゲー
    ト端子が前記第２トランジスタの一端子に接続される第
    ３トランジスタと、前記入出力線対の他方に一端子が接
    続され、ゲート端子が前記第１トランジスタの一端子に
    接続され、他端子が前記第３トランジスタの他端子と接
    続される第４トランジスタと、前記第３及び第４トラン
    ジスタの他端子と電源端との間にチャネルが接続され、
    ゲート端子に活性化信号を受ける第５トランジスタと、
    から構成されることを特徴とする電流センスアンプ回
    路。
  3. 【請求項３】 第１及び第２トランジスタがＰＭＯＳト
    ランジスタであり、第３〜第５トランジスタがＮＭＯＳ
    トランジスタである請求項２記載の電流センスアンプ回
    路。
  4. 【請求項４】 第１及び第２トランジスタがＮＭＯＳト
    ランジスタであり、第３〜第５トランジスタがＰＭＯＳ
    トランジスタである請求項２記載の電流センスアンプ回
    路。
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