JP2912095B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルが集積化さ
れた半導体メモリ装置に関し、特に、メモリセルからの
相補信号を伝達する一対のビット線に流れる電流の差を
検出して相補信号を増幅する電流検出型のセンス増幅器
を用いたＭＯＳスタティック形ＲＡＭに関するものであ
る。

【０００２】

【従来の技術】複数のＭＯＳトランジスタで構成された
スタティック方式フリップフロップをメモリセルとして
用いるＭＯＳスタティック形ＲＡＭ（以下、ＳＲＡＭと
称する）では、図６に示すように、メモリセル５１から
読み出された相補信号が伝達される一対のビット線ＢＩ
Ｔ・バーＢＩＴに流れる電流の差を検出して読み出し出
力を取り出す電流検出型センス増幅器５２を用いること
ができる。

【０００３】従来の電流検出型センス増幅器５２は、同
一の特性を有する４つのｐＭＯＳトランジスタＴ₅₁〜Ｔ
₅₄と、同一の特性を有する２つのｎＭＯＳトランジスタ
Ｔ₅₅・Ｔ₅₆とから構成され、メモリセル５１から読み出
された相補信号は、ビット線ＢＩＴ・バーＢＩＴを伝っ
てそれぞれ上記ｐＭＯＳトランジスタＴ₅₁・Ｔ₅₂のソー
スに入力されるようになっている。

【０００４】上記ｐＭＯＳトランジスタＴ₅₁・Ｔ₅₂はゲ
ートとドレインとがクロスカップル接続されていると共
に、それぞれのドレインが上記ｐＭＯＳトランジスタＴ
₅₃・Ｔ₅₄のソースに接続されている。

【０００５】上記ｐＭＯＳトランジスタＴ₅₃・Ｔ₅₄の各
ドレインは、ソースが接地された上記ｎＭＯＳトランジ
スタＴ₅₅・Ｔ₅₆の各ドレインおよびゲートに接続されて
いる。また、上記ｐＭＯＳトランジスタＴ₅₃・Ｔ₅₄の各
ゲートは接地されており、したがってこれらｐＭＯＳト
ランジスタＴ₅₃・Ｔ₅₄は一定のインピーダンスを有する
負荷となり、上記ｐＭＯＳトランジスタＴ₅₁・Ｔ₅₂のゲ
ートに電圧を供給する電圧クランプ回路を構成する。そ
して、上記ｎＭＯＳトランジスタＴ₅₅・Ｔ₅₆の各ドレイ
ンにおける電圧がセンス増幅器５２の相補出力信号Ｄ・
バーＤとなる。

【０００６】上記ビット線ＢＩＴ・バーＢＩＴビット線
には複数のメモリセル５１…が並列接続されていると共
に、ゲートが接地された同一の特性を有する負荷ｐＭＯ
ＳトランジスタＴ₅₇・Ｔ₅₈を介してドライバ回路３の電
源Ｖ_DDが接続されている。そして、上記ＳＲＡＭにおけ
る情報の読み出し動作は、特定のメモリセル５１を選択
するアドレス回路、情報の読み出し、書き込みを行う信
号を発生する信号回路、それらの動作を制御するタイミ
ング回路（各々図示せず）から構成される上記ドライバ
回路５３により行われる。即ち、上記ドライバ回路５３
は、上記電源Ｖ_DDから電圧を供給して上記ビット線ＢＩ
Ｔ・バーＢＩＴをＨｉｇｈレベルに保持すると共に、読
み出そうとするメモリセル５１にアドレス選択信号を出
力する（読み出そうとするメモリセル５１に対応するア
ドレス線をＨｉｇｈレベルにする）ことによりメモリセ
ル５１に記憶されている情報を読み出す。

【０００７】上記ビット線ＢＩＴ・バーＢＩＴがＨｉｇ
ｈレベルに保持された状態で、且つ、該ビット線ＢＩＴ
・バーＢＩＴに接続されているメモリセル５１が選択さ
れていない（メモリセル５１にアドレス選択信号が入力
されていない）状態のとき、該ビット線ＢＩＴ・バーＢ
ＩＴには略等しい電流が流れる。これは、上記センス増
幅器５２を構成する複数のＭＯＳトランジスタの特性が
同一であると共に、負荷ｐＭＯＳトランジスタＴ₅₇・Ｔ
₅₈の特性も同一であるため、電源Ｖ_DD、トランジスタＴ
₅₇・Ｔ₅₁・Ｔ₅₃・Ｔ₅₅およびビット線ＢＩＴからなる回
路のインピーダンスと、電源Ｖ_DD、トランジスタＴ₅₈・
Ｔ₅₂・Ｔ₅₄・Ｔ₅₆およびビット線バーＢＩＴからなる回
路のインピーダンスとが略等しくなるためである。ここ
で、上記の状態のときにビット線ＢＩＴ・バーＢＩＴに
流れる電流量を（Ｉ＋ｉ）とする。

【０００８】上記の情報読み出し可能状態から、あるメ
モリセル５１にアドレス選択信号が入力されることによ
り、該メモリセル５１に記憶さている１ビットの情報
（“０”または“１”）が読み出される場合、該メモリ
セル５１に記憶さている情報に応じて、ビット線ＢＩＴ
あるいはビット線バーＢＩＴの何れか一方を流れる電流
がメモリセル５１へ引き込まれることになる。即ち、図
５に示すように、メモリセル５１を構成するフリップフ
ロップ用の２つのＭＯＳトランジスタＴ₂₁・Ｔ₂₂の内の
ＯＮ状態のトランジスタに接続されている側のビット線
を流れる電流がメモリセル５１内に流れ込むのである。
このときメモリセル５１へ流れ込む（引き込まれる）電
流量をＩとする。

【０００９】図６には、ビット線ＢＩＴを流れる電流が
メモリセル５１へ引き込まれている状態が示されてお
り、この場合、センス増幅器５２に入力される電流量
は、ビット線ＢＩＴがｉ、ビット線バーＢＩＴが（Ｉ＋
ｉ）となる。

【００１０】このように、メモリセル５１が選択された
際に両ビット線ＢＩＴ・バーＢＩＴに現れる電流量の変
化は、クロスカップル接続されたＭＯＳトランジスタＴ
₅₁・Ｔ₅₂の正帰還動作により、センス増幅器５２の相補
出力信号Ｄ・バーＤに急速に現れる。例えば、ＭＯＳト
ランジスタＴ₅₁がＯＮ、ＭＯＳトランジスタＴ₅₂がＯＦ
Ｆであり、図７に示すように、相補出力信号ＤがＨｉｇ
ｈレベル（例えば約５Ｖ）、相補出力信号バーＤがＬｏ
ｗレベル（例えば約０Ｖ）の状態から、メモリセル５１
にアドレス選択信号ａ₅₁が入力され、ビット線ＢＩＴに
流れる電流が（Ｉ＋ｉ）からｉへ減少した場合、直ちに
正帰還動作が開始され、ＭＯＳトランジスタＴ₅₁・Ｔ₅₂
のＯＮ、ＯＦＦ状態が反転し、これに伴い、相補出力信
号Ｄ・バーＤのレベルも反転する。この後、上記メモリ
セル５１とは異なる情報が記憶されているメモリセル５
１にアドレス選択信号ａ₅₂が入力された場合、ビット線
ＢＩＴを流れる電流が（Ｉ＋ｉ）、ビット線バーＢＩＴ
を流れる電流がｉとなり、上記同様に正帰還動作により
ＭＯＳトランジスタＴ₅₁・Ｔ₅₂のＯＮ、ＯＦＦ状態が反
転し、これに伴い、相補出力信号Ｄ・バーＤのレベルも
反転する。

【００１１】このように、上記センス増幅器５２を用い
ることにより、上記メモリセル５１に記憶されている情
報を比較的高速で読み出すことができるようになってい
る。

【００１２】

【発明が解決しようとする課題】しかしながら、上記セ
ンス増幅器５２を用いたＳＲＡＭでは、上述のように、
異なる情報（一方が“０”で他方が“１”）が記憶され
ているメモリセル５１・５１が連続で選択された場合、
クロスカップル接続されたＭＯＳトランジスタＴ₅₁・Ｔ
₅₂において正帰還動作が行われることにより、相補出力
信号Ｄ・バーＤが反転するようになっており、相補出力
信号Ｄ・バーＤが反転するまでには比較的長い正帰還動
作期間が必要である。即ち、ＭＯＳトランジスタで構成
されるセンス増幅器５２を用いた従来のＳＲＡＭでは、
相補出力信号Ｄ・バーＤの反転が遅く、情報の高速読み
出しが困難であるという問題点を有している。

【００１３】特に、メモリが大容量になると、ビット線
ＢＩＴ・バーＢＩＴの寄生容量による負荷が増大し、メ
モリセルからの相補信号伝達遅延は増大するので、メモ
リ容量が大きくなる程、センス増幅器における高速動作
が求められる。

【００１４】本発明は、上記に鑑みなされたものであ
り、その目的は、電流検出型センス増幅器を高速で動作
させることにより、情報の高速読み出しが可能なメモリ
装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明に係るメモリ装置
は、上記の課題を解決するために、情報を記憶するメモ
リセルと、上記メモリセルに記憶されている情報を読み
出させる読み出し信号をメモリセルに出力する読み出し
制御手段と、上記メモリセルから読み出される相補信号
を伝達する一対のビット線がそれぞれのソースに接続さ
れると共に、ゲートとドレインとがクロスカップル接続
された第１のＭＯＳトランジスタおよび第２のＭＯＳト
ランジスタを有し、上記読み出し信号がメモリセルに入
力されたとき、上記一対のビット線に流れる電流の変化
を上記第１および第２のＭＯＳトランジスタにより検出
し、メモリセルに記憶されている情報に応じた相補出力
信号を出力するセンス増幅器とを備えているものであっ
て、以下の特徴を有している。

【００１６】

【００１７】即ち、本発明のメモリ装置は、上記センス
増幅器が、上記第１および第２のＭＯＳトランジスタの
両ゲート間の断接を切り換え可能な第１スイッチング手
段、例えばＣＭＯＳトランスファーゲートと、第１およ
び第２のＭＯＳトランジスタの両ソース間の断接を切り
換え可能な第２スイッチング手段、例えばＣＭＯＳトラ
ンスファーゲートとを備えており、上記読み出し制御手
段が、メモリセルに読み出し信号を出力する直前に上記
第１および第２スイッチング手段を導通状態にし、メモ
リセルに読み出し信号を出力した直後に上記第１および
第２スイッチング手段を非導通状態にするように構成さ
れている。

【００１８】

【作用】本発明の構成によれば、読み出し制御手段から
メモリセルに読み出し信号が出力されることにより、特
定のメモリセルが選択されたとき、一対のビット線に流
れる電流が変化する。この電流変化がセンス増幅器のク
ロスカップル接続された第１および第２のＭＯＳトラン
ジスタにより検出され、センス増幅器から該メモリセル
に記憶されている情報に応じた相補出力信号が出力され
るようになっている。

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】そして、上記第１および第２のＭＯＳトラ
ンジスタの両ゲート間に第１スイッチング手段が、ま
た、第１および第２のＭＯＳトランジスタの両ソース間
に第２スイッチング手段が設けられており、この第１お
よび第２スイッチング手段のスイッチング動作は上記読
み出し制御手段によって制御されるようになっている。
上記読み出し制御手段は、メモリセルに読み出し信号を
出力する直前に上記第１および第２スイッチング手段を
導通状態にする。これにより、第１および第２のＭＯＳ
トランジスタの両ソース間が短絡されるので、センス増
幅器への入力電流は等しくなり、第１および第２のＭＯ
Ｓトランジスタの正帰還動作が弱められる。また、この
とき、第１および第２のＭＯＳトランジスタの両ゲート
が常に等電位に保持されるので、第１および第２のＭＯ
Ｓトランジスタは正帰還動作が行われない平衡状態とな
る。そして、この状態では、相補出力信号のレベルがＨ
ｉｇｈとＬｏｗとの中間レベルで略等しくなる。

【００２４】そして、上記読み出し制御手段は、メモリ
セルに読み出し信号を出力した直後に上記第１および第
２スイッチング手段を非導通状態にする。これにより、
第１および第２のＭＯＳトランジスタの正帰還動作が直
ちに開始されるが、このときの正帰還動作は、平衡状態
から開始されることになるので、第１および第２のＭＯ
Ｓトランジスタが一対のビット線に流れる電流の変化に
対応した安定状態に落ち着くまでに要する正帰還動作期
間が従来よりも非常に短くなる。そして、この第１およ
び第２のＭＯＳトランジスタにおける正帰還動作に伴っ
て、相補出力信号のレベルがメモリセルの記憶情報に応
じて中間レベルからＨｉｇｈレベルとＬｏｗレベルとに
急激にひろがり、高速で情報が読み出される。

【００２５】上記のように、本メモリ装置では、メモリ
セルに読み出し信号が出力される直前からメモリセルに
読み出し信号が出力されて一対のビット線に流れる電流
が変化する状態になるまで、第１および第２スイッチン
グ手段が導通状態にされ、第１および第２のＭＯＳトラ
ンジスタにおける正帰還動作が弱められるので、高速に
情報を読み出すことが可能となっている。

【００２６】

【実施例】本発明の基礎となる構成について図１、図２
および図５に基づいて説明すれば、以下の通りである。

【００２７】本構成に係るメモリ装置は、複数のＭＯＳ
トランジスタで構成されたスタティック方式フリップフ
ロップをメモリセルとして用いたＭＯＳスタティック形
ＲＡＭ（以下、ＳＲＡＭと称する）であり、図１に示す
ように、複数のメモリセル１…がビット線ＢＩＴ・バー
ＢＩＴによって並列に接続されている。上記ビット線Ｂ
ＩＴ・バーＢＩＴは、ゲートが接地されたビット線負荷
としてのｐＭＯＳトランジスタＴ₉ ・Ｔ₁₀を介し、書き
込み或いは読み出し時にビット線ＢＩＴ・バーＢＩＴを
Ｈｉｇｈレベルにするための電源Ｖ_DDを有するドライバ
回路３（読み出し制御手段）に接続されている。上記ｐ
ＭＯＳトランジスタＴ₉ ・Ｔ₁₀は同一特性を有してお
り、略同一のインピーダンスを示すビット線負荷であ
る。

【００２８】上記メモリセル１は、図５に示すように、
６つのｎチャネルエンハンスメント形のＭＯＳトランジ
スタＴ₂₁〜Ｔ₂₆から構成されている。上記ＭＯＳトラン
ジスタＴ₂₁・Ｔ₂₂はゲートとドレインとがクロスカップ
ル接続されていると共に、ソースが接地されている。上
記ＭＯＳトランジスタＴ₂₁のドレインおよびＭＯＳトラ
ンジスタＴ₂₂のゲートは、負荷用のＭＯＳトランジスタ
Ｔ₂₃のソースおよび伝送用のＭＯＳトランジスタＴ₂₅の
ソースと接続されている。また、上記ＭＯＳトランジス
タＴ₂₂のドレインおよびＭＯＳトランジスタＴ₂₁のゲー
トは、負荷用のＭＯＳトランジスタＴ₂₄のソースおよび
伝送用のＭＯＳトランジスタＴ₂₆のソースと接続されて
いる。上記負荷用のＭＯＳトランジスタＴ₂₃・Ｔ₂₄の各
ドレインおよびゲートは、電源Ｖ_DDに接続されている。
上記伝送用のＭＯＳトランジスタＴ₂₅・Ｔ₂₆の各ゲート
は、アドレス線ＡＤＲに接続されており、ＭＯＳトラン
ジスタＴ₂₅のドレインは上記ビット線ＢＩＴに、また、
ＭＯＳトランジスタＴ₂₆のドレインは上記ビット線バー
ＢＩＴに接続されている。これにより、電源Ｖ_DDから電
圧が供給されている間、メモリセル１には、上記ＭＯＳ
トランジスタＴ₂₁〜Ｔ₂₄により構成されるフリップフロ
ップの安定状態に応じて１ビットの情報が保持される。

【００２９】上記ビット線ＢＩＴ・バーＢＩＴは、セン
ス増幅器２に接続されており、上記メモリセル１から読
み出された情報に対応する相補出力がセンス増幅器２に
入力されるようになっている。

【００３０】上記センス増幅器２は、同一の特性を有す
る４つのｐＭＯＳトランジスタＴ₁〜Ｔ₄ 、同一の特性
を有するの２つのｎＭＯＳトランジスタＴ₅ ・Ｔ₆ 、ｐ
ＭＯＳトランジスタＴ₇ ・Ｔ ₈ からなるＣＭＯＳトラン
スファーゲートＳ１（第１スイッチング手段）およびＣ
ＭＯＳインバータ４から構成されている。

【００３１】上記ビット線ＢＩＴは上記ＭＯＳトランジ
スタＴ₁ のソースに接続されていると共に、上記ビット
線バーＢＩＴは、上記ＭＯＳトランジスタＴ₂ のソース
に接続されている。第１のＭＯＳトランジスタとしての
上記ＭＯＳトランジスタＴ₁と、第２のＭＯＳトランジ
スタとしての上記ＭＯＳトランジスタＴ₂ とは、ゲート
とドレインとがクロスカップル接続されていると共に、
それぞれのドレインが上記ＭＯＳトランジスタＴ₃ ・Ｔ
₄ のソースに接続されている。

【００３２】上記ＭＯＳトランジスタＴ₃ ・Ｔ₄ の各ゲ
ートは接地されており、したがってこれらのＭＯＳトラ
ンジスタＴ₃ ・Ｔ₄ は一定のインピーダンスを有する負
荷となり、上記ＭＯＳトランジスタＴ₁ ・Ｔ₂ のゲート
にバイアスを供給する電圧クランプ回路を構成する。上
記ＭＯＳトランジスタＴ₃ のドレインは、上記ＭＯＳト
ランジスタＴ₅ のドレインおよびゲートに接続され、上
記ＭＯＳトランジスタＴ₄ のドレインは、上記ＭＯＳト
ランジスタＴ₆ のドレインおよびゲートに接続されてい
る。また、上記ＭＯＳトランジスタＴ₅ ・Ｔ₆ の各ソー
スは接地されている。

【００３３】そして、上記ＭＯＳトランジスタＴ₅ ・Ｔ
₆ の各ドレインにおける電圧がセンス増幅器２の相補出
力信号Ｄ・バーＤとして取り出される。本構成では、電
源Ｖ_DDから両ビット線ＢＩＴ・バーＢＩＴに電圧が印加
されているとき、上記のフリップフロップ回路をなすｐ
ＭＯＳトランジスタＴ₁ ・Ｔ₂ が安定状態（定常状態）
になれば、センス増幅器５２の相補出力信号Ｄ・バーＤ
のレベルは、一方が略５Ｖで他方が略０Ｖになるように
構成されている。

【００３４】上記ＣＭＯＳトランスファーゲートＳ１
は、ｐＭＯＳトランジスタＴ₇ とｎＭＯＳトランジスタ
Ｔ₈ とから構成されており、ＭＯＳトランジスタＴ₇ ・
Ｔ₈ の各ソースは上記ＭＯＳトランジスタＴ₁ のゲート
に、また、ＭＯＳトランジスタＴ₇ ・Ｔ₈ の各ドレイン
は上記ＭＯＳトランジスタＴ₂ のゲートにそれぞれ接続
されている。

【００３５】上記ＭＯＳトランジスタＴ₇ のゲートに
は、上記ドライバ回路３から負極性のスイッチングパル
ス信号Ｐが入力されるようになっている。また、上記ス
イッチングパルス信号ＰはＣＭＯＳインバータ４にも入
力されるようになっており、上記スイッチングパルス信
号Ｐの発生期間中には、上記ＣＭＯＳインバータ４から
出力される正極性のスイッチングパルス信号バーＰが上
記ＭＯＳトランジスタＴ₈ のゲートに入力される。これ
らＭＯＳトランジスタＴ₇ ・Ｔ₈ から成るＣＭＯＳトラ
ンスファーゲートＳ１は、上記スイッチングパルス信号
Ｐの発生期間中に導通状態（ＯＮ）となり、ＭＯＳトラ
ンジスタＴ₁ ・Ｔ₂ の両ゲート間を短絡する一方、上記
スイッチングパルス信号Ｐの発生期間以外のときは非導
通状態（ＯＦＦ）となり、ＭＯＳトランジスタＴ₁ ・Ｔ
₂ の両ゲート間を遮断する。

【００３６】上記ドライバ回路３は、特定のメモリセル
１を選択するアドレス回路、情報の読み出し、書き込み
を行う信号を発生する信号回路、それらの動作を制御す
るタイミング回路（各々図示せず）から構成され、上記
ビット線ＢＩＴ・バーＢＩＴおよびアドレス線ＡＤＲの
レベルを切り換えることにより情報の読み出しおよび書
き込み動作を制御する。また、上記ドライバ回路３は、
図２に示すように、メモリセル１にアドレス選択信号
（読み出し信号）を出力する直前に立ち下がり、アドレ
ス選択信号を出力すると直ちに立ち上がる上記スイッチ
ングパルス信号Ｐを発生する。

【００３７】上記の構成において、上記ドライバ回路３
の電源Ｖ_DDより電圧が供給されて上記ビット線ＢＩＴ・
バーＢＩＴがＨｉｇｈレベルに保持されることにより、
上記ＳＲＡＭは情報読み出し可能状態となる。このと
き、上記電源Ｖ_DD、トランジスタＴ₉ ・Ｔ₁ ・Ｔ₃ ・Ｔ
₅ およびビット線ＢＩＴからなる回路のインピーダンス
と、上記電源Ｖ_DD、トランジスタＴ₁₀・Ｔ₂ ・Ｔ₄ ・Ｔ
₆ およびビット線バーＢＩＴからなる回路のインピーダ
ンスとが略等しいので、ビット線ＢＩＴ・バーＢＩＴに
は略等しい電流が流れることになる。尚、この状態のと
きにビット線ＢＩＴ・バーＢＩＴに流れる電流量を（Ｉ
＋ｉ）とする。

【００３８】尚、上記センス増幅器２の相補出力信号Ｄ
・バーＤのレベルは、ＭＯＳトランジスタＴ₁ ・Ｔ₂ の
ＯＮ、ＯＦＦ状態によって変化する。例えば、ＭＯＳト
ランジスタＴ₁ がＯＮ、ＭＯＳトランジスタＴ₂ がＯＦ
Ｆのとき、ＭＯＳトランジスタＴ₅ がＯＦＦ、ＭＯＳト
ランジスタＴ₆ がＯＮ（インピーダンスは略ゼロ）とな
り、相補出力信号ＤはＨｉｇｈレベル（約５Ｖ）、相補
出力信号バーＤはＬｏｗレベル（約０Ｖ）となる。ま
た、ＭＯＳトランジスタＴ₁ ・Ｔ₂ のＯＮ、ＯＦＦ状態
が上記とは逆の場合、ＭＯＳトランジスタＴ₅ ・Ｔ₆ の
ＯＮ、ＯＦＦ状態も上記とは逆になり、相補出力信号Ｄ
はＬｏｗレベル、相補出力信号バーＤはＨｉｇｈレベル
となる。

【００３９】本構成では、図２に示すように、情報が読
み出されるメモリセル１にドライバ回路３からアドレス
選択信号が入力される直前に、ドライバ回路３において
負極性のスイッチングパルス信号Ｐが発生される。これ
により、スイッチングパルス信号Ｐ・バーＰが上記ＭＯ
ＳトランジスタＴ₇ ・Ｔ₈ のゲートに入力され、ＭＯＳ
トランジスタＴ₁ ・Ｔ₂ の両ゲート間が短絡されること
になる。そして、このスイッチングパルス信号Ｐの発生
期間中は、ＭＯＳトランジスタＴ₁ ・Ｔ₂ の両ゲートが
常に等電位に保持されるので、この状態ではビット線Ｂ
ＩＴ・バーＢＩＴに流れる電流が変化しても正帰還動作
が行われない平衡状態となる。そして、この状態では、
相補出力信号Ｄ・バーＤのレベルがＨｉｇｈとＬｏｗと
の中間レベルで略等しくなる。

【００４０】そして、上記スイッチングパルス信号Ｐの
発生開始後、直ちに、ドライバ回路３からメモリセル１
にアドレス選択信号ａ₁ が出力される。尚、アドレス選
択信号ａ₁ の前縁は、上記スイッチングパルス信号Ｐの
発生期間中に存在する。

【００４１】上記アドレス選択信号ａ₁ が入力された
（即ち、アドレス線ＡＤＦがＨｉｇｈレベルにされた）
メモリセル１においては、図５に示すように、伝送用の
トランジスタＴ₂₅・Ｔ₂₆がＯＮとなる。これにより、ク
ロスカップル接続されたトランジスタＴ₂₁・Ｔ₂₂のＯ
Ｎ、ＯＦＦ状態に応じて、ビット線ＢＩＴ・バーＢＩＴ
を流れる電流がメモリセル１内に引き込まれることにな
る。このときメモリセル１へ引き込まれる電流量をＩと
する。

【００４２】ここで、トランジスタＴ₂₁がＯＮ、トラン
ジスタＴ₂₂がＯＦＦの状態で上記メモリセル１に情報が
記憶されていたとすると、ビット線ＢＩＴを流れる電流
の一部はトランジスタＴ₂₅およびトランジスタＴ₂₁を介
して接地部に流れ込む。即ち、ビット線ＢＩＴを流れる
電流（電流量Ｉ＋ｉ）は、メモリセル１側（電流量Ｉ）
とセンス増幅器２側（電流量ｉ）に分流することにな
る。尚、図１は、ビット線ＢＩＴを流れる電流がメモリ
セル１へ引き込まれている状態を示している。

【００４３】このように、メモリセル１にアドレス選択
信号ａ₁ が入力されると、直ちに、メモリセル１がビッ
ト線ＢＩＴを流れる電流を引き込み始め、ビット線ＢＩ
Ｔに流れる電流が変化するが、この後、直ちに（ビット
線に流れる電流の変化中に）スイッチングパルス信号Ｐ
が立ち上がる（図２参照）。これにより、ＣＭＯＳトラ
ンスファーゲートＳ１が非導通状態にされ、ＭＯＳトラ
ンジスタＴ₁ ・Ｔ₂ の両ゲート間が遮断され、ＭＯＳト
ランジスタＴ₁ ・Ｔ₂ は、正帰還動作が行われる状態に
戻される。

【００４４】この後、直ちに、ＭＯＳトランジスタＴ₁
・Ｔ₂ において正帰還動作が開始されるが、この正帰還
動作は、ＭＯＳトランジスタＴ₁ ・Ｔ₂ が安定状態に落
ち着くまでの中間状態（平衡状態）から開始されること
になるので、ＭＯＳトランジスタＴ₁ がＯＦＦ、ＭＯＳ
トランジスタＴ₂ がＯＮの安定状態に落ち着くまでに要
する正帰還動作期間が通常よりも非常に短くなる。そし
て、上記ＭＯＳトランジスタＴ₁ ・Ｔ₂ における正帰還
動作に伴って、相補出力信号Ｄ・バーＤのレベルはＨｉ
ｇｈとＬｏｗとの中間レベルから急激にひろがり、相補
出力信号ＤはＬｏｗレベル、相補出力信号バーＤはＨｉ
ｇｈレベルになる。

【００４５】そして、上記メモリセル１に続いて別のメ
モリセル１が選択される場合も、上記同様、次に選択さ
れるメモリセル１にアドレス選択信号ａ₂ が入力される
直前に立ち下がり、メモリセル１にアドレス選択信号ａ
₂ が入力されると直ちに立ち上がるスイッチングパルス
信号Ｐがドライバ回路３からＣＭＯＳトランスファーゲ
ートＳ１に出力される。これにより、ＭＯＳトランジス
タＴ₁ ・Ｔ₂ における正帰還動作が上述のように弱めら
れ、メモリセル１の情報は高速で読み出されることにな
る。尚、図２では、異なる情報が記憶されている２つの
メモリセルが連続で選択された場合を示している。ま
た、ＣＭＯＳトランスファーゲートＳ１を備えていない
従来のセンス増幅器を用いた場合のセンス増幅器の相補
出力信号を、同図中に点線で示している。

【００４６】上記のように、本構成のＳＲＡＭは、セン
ス増幅器２のＭＯＳトランジスタＴ₁ ・Ｔ₂ の両ゲート
間の断接を切り換え可能なＣＭＯＳトランスファーゲー
トＳ１を備えており、このＣＭＯＳトランスファーゲー
トＳ１は、メモリセル１にアドレス選択信号が入力され
る直前に立ち下がりメモリセル１にアドレス選択信号が
入力されると直ちに立ち上がるスイッチングパルス信号
Ｐがドライバ回路３から出力されている期間だけ導通状
態となるようになっている。

【００４７】即ち、本ＳＲＡＭは、ＣＭＯＳトランスフ
ァーゲートＳ１を従来のセンス増幅器に追加し、ドライ
バ回路３が上記スイッチングパルス信号Ｐを上記ＣＭＯ
ＳトランスファーゲートＳ１に出力するように構成した
ものであり、簡単な回路の追加によってＭＯＳトランジ
スタＴ₁ ・Ｔ₂ における正帰還動作が弱められ、メモリ
セル１の情報を高速で読み出すことができるようになっ
ている。したがって、本構成を採用することにより、Ｍ
ＯＳトランジスタを用いた大容量ＳＲＡＭにおいても、
情報を高速で読み出すことが可能となる。

【００４８】尚、本構成では、第１スイッチング手段と
してＣＭＯＳトランスファーゲートＳ１が用いられてい
るが、第１スイッチング手段はｐＭＯＳトランジスタＴ
₇ またはｎＭＯＳトランジスタＴ₈ の何れか一方の単体
構成でもよい。但し、本構成のようにＣＭＯＳトランス
ファーゲートＳ１にする方がより高速なスイッチング動
作が可能である。

【００４９】本発明の一実施例について図３および図４
に基づいて説明すれば、以下の通りである。尚、便宜
上、上記図１および図２の構成と同様の機能を有する部
材には同一の参照番号を付記し、その説明を省略する。

【００５０】本実施例のＳＲＡＭでは、上記のＳＲＡＭ
のセンス増幅器２にＣＭＯＳトランスファーゲートＳ２
を追加したセンス増幅器２′を用いている以外は、図１
および図２の構成のＳＲＡＭと同一の構成となってい
る。

【００５１】上記センス増幅器２′は、同一の特性を有
する４つのｐＭＯＳトランジスタＴ₁ 〜Ｔ₄ 、同一の特
性を有するの２つのｎＭＯＳトランジスタＴ₅ ・Ｔ₆ 、
ＣＭＯＳトランスファーゲートＳ１（第１スイッチング
手段）、ＣＭＯＳトランスファーゲートＳ２（第２スイ
ッチング手段）およびＣＭＯＳインバータ４から構成さ
れている。

【００５２】上記ＣＭＯＳトランスファーゲートＳ２
は、ｐＭＯＳトランジスタＴ₁₁とｎＭＯＳトランジスタ
Ｔ₁₂とから構成されており、ＭＯＳトランジスタＴ₁₁・
Ｔ₁₂の各ソースは上記ＭＯＳトランジスタＴ₁ のソース
に、また、ＭＯＳトランジスタＴ₁₁・Ｔ₁₂の各ドレイン
は上記ＭＯＳトランジスタＴ₂ のソースにそれぞれ接続
されている。

【００５３】上記ＭＯＳトランジスタＴ₁₁のゲートに
は、読み出し制御手段としてのドライバ回路３から負極
性のスイッチングパルス信号Ｐが入力されるようになっ
ている。また、上記スイッチングパルス信号ＰはＣＭＯ
Ｓインバータ４において極性が反転され、上記ＣＭＯＳ
インバータ４から出力される正極性のスイッチングパル
ス信号バーＰが上記ＭＯＳトランジスタＴ₁₂のゲートに
入力される。これらＭＯＳトランジスタＴ₁₁・Ｔ₁₂から
成るＣＭＯＳトランスファーゲートＳ１は、上記スイッ
チングパルス信号Ｐの発生期間中に導通状態（ＯＮ）と
なり、ゲートとドレインとがクロスカップル接続された
第１および第２のＭＯＳトランジスタとしてのＭＯＳト
ランジスタＴ₁ ・Ｔ₂ の両ソース間を短絡する一方、上
記スイッチングパルス信号Ｐの発生期間以外のときは非
導通状態（ＯＦＦ）となり、上記ＭＯＳトランジスタＴ
₁ ・Ｔ₂ の両ソース間を遮断する。

【００５４】上記の構成において、ドライバ回路３の電
源Ｖ_DDより電圧が供給されて上記ビット線ＢＩＴ・バー
ＢＩＴがＨｉｇｈレベルに保持されることにより、上記
ＳＲＡＭは情報読み出し可能状態となる。図１および図
２で示す構成で述べた様に、このときビット線ＢＩＴ・
バーＢＩＴには略等しい電流が流れることになる。ここ
で、この状態のときにビット線ＢＩＴ・バーＢＩＴに流
れる電流量を（Ｉ＋ｉ）とする。

【００５５】ここで、ドライバ回路３は、図４に示すよ
うに、情報を読み出そうとするメモリセル１に読み出し
信号としてのアドレス選択信号ａ₃ を出力する直前に、
スイッチングパルス信号Ｐをセンス増幅器２′のＣＭＯ
ＳトランスファーゲートＳ１・Ｓ２に出力する。これに
より、上記ＭＯＳトランジスタＴ₁ ・Ｔ₂ の両ゲート間
および両ソース間が短絡される。そして、このスイッチ
ングパルス信号Ｐの発生期間中は、ＭＯＳトランジスタ
Ｔ₁ ・Ｔ₂ の両ゲートが常に等電位に保持されるので、
この状態ではビット線ＢＩＴ・バーＢＩＴに流れる電流
が変化しても正帰還動作が行われない平衡状態となる。
そして、この状態では、相補出力信号Ｄ・バーＤのレベ
ルがＨｉｇｈとＬｏｗとの中間レベルで略等しくなる。

【００５６】そして、上記スイッチングパルス信号Ｐの
発生開始後、直ちに、ドライバ回路３からメモリセル１
にアドレス選択信号ａ₃ が出力される。尚、アドレス選
択信号ａ₃ の前縁は、上記スイッチングパルス信号Ｐの
発生期間中に存在する。これにより、選択されたメモリ
セル１の情報記憶状態に応じてビット線ＢＩＴ・バーＢ
ＩＴを流れる電流がメモリセル１内に引き込まれること
になる。このときメモリセル１へ引き込まれる電流量を
Ｉとする。尚、ここでは、図３に示すように、ビット線
ＢＩＴを流れる電流がメモリセル１へ引き込まれるとす
る。

【００５７】このように、メモリセル１にアドレス選択
信号ａ₃ が入力されてメモリセル１がビット線ＢＩＴを
流れる電流を引き込み始めると、ドライバ回路３は、直
ちにスイッチングパルス信号Ｐを立ち上げ（図２参
照）、ＣＭＯＳトランスファーゲートＳ１・Ｓ２を非導
通状態にする。これにより、ＭＯＳトランジスタＴ₁ ・
Ｔ₂ の両ゲート間および両ソース間が遮断され、ＭＯＳ
トランジスタＴ₁ ・Ｔ₂ は、正帰還動作が行われる状態
になる。

【００５８】この後、直ちに、ＭＯＳトランジスタＴ₁
・Ｔ₂ において正帰還動作が開始されるが、この正帰還
動作は、ＭＯＳトランジスタＴ₁ ・Ｔ₂ が安定状態に落
ち着くまでの中間状態から開始されることになるので、
ＭＯＳトランジスタＴ₁ がＯＦＦ、ＭＯＳトランジスタ
Ｔ₂ がＯＮの安定状態に落ち着くまでに要する正帰還動
作期間が通常よりも非常に短くなる。そして、上記ＭＯ
ＳトランジスタＴ₁ ・Ｔ₂ における正帰還動作に伴っ
て、相補出力信号Ｄ・バーＤのレベルはＨｉｇｈとＬｏ
ｗとの中間レベルから急激にひろがり、相補出力信号Ｄ
はＬｏｗレベル、相補出力信号バーＤはＨｉｇｈレベル
になる。

【００５９】そして、上記メモリセル１に続いて別のメ
モリセル１が選択される場合も、上記同様、次に選択さ
れるメモリセル１にアドレス選択信号ａ₄ が入力される
直前に立ち下がり、メモリセル１にアドレス選択信号ａ
₄ が入力されると直ちに立ち上がるスイッチングパルス
信号Ｐがドライバ回路からセンス増幅器２′のＣＭＯＳ
トランスファーゲートＳ１・Ｓ２に出力される。

【００６０】この場合、上記アドレス選択信号ａ₄ によ
ってメモリセル１が選択されるまでは、アドレス選択信
号ａ₃ によって別のメモリセル１が選択されているの
で、ビット線ＢＩＴを流れる電流はｉ、ビット線バーＢ
ＩＴを流れる電流は（Ｉ＋ｉ）となっている。この状態
で、（アドレス選択信号ａ₄ の発生前に）スイッチング
パルス信号Ｐが発生されることにより、ＣＭＯＳトラン
スファーゲートＳ２が導通状態となり、ＭＯＳトランジ
スタＴ₁ ・Ｔ₂ の両ソース間が短絡されるので、センス
増幅器２′への入力電流は等しくなり、クロスカップル
接続されたＭＯＳトランジスタＴ₁ ・Ｔ₂ の正帰還動作
が弱められる。即ち、スイッチングパルス信号Ｐの発生
期間中は、ＣＭＯＳトランスファーゲートＳ１・Ｓ２が
導通状態となることにより、ＭＯＳトランジスタＴ₁ ・
Ｔ₂ の正帰還動作が弱められる。

【００６１】そして、ドライバ回路３は、メモリセル１
にアドレス選択信号ａ₄ を出力した後、直ちにＣＭＯＳ
トランスファーゲートＳ１・Ｓ２を非導通状態にし、Ｍ
ＯＳトランジスタＴ₁ ・Ｔ₂ の正帰還動作を開始させ
る。

【００６２】この場合、上記第２スイッチング手段Ｓ２
が非導通状態にされると同時にビット線ＢＩＴを流れる
電流は（Ｉ＋ｉ）になるように増加する一方、ビット線
バーＢＩＴを流れる電流はｉになるように減少し、これ
に伴い、ＭＯＳトランジスタＴ₁ がＯＮ、ＭＯＳトラン
ジスタＴ₂ がＯＦＦになるようにＭＯＳトランジスタＴ
₁ ・Ｔ₂ において正帰還動作が行われる。これにより、
相補出力信号Ｄ・バーＤのレベルはＨｉｇｈとＬｏｗと
の中間レベルから急激にひろがり、相補出力信号ＤはＨ
ｉｇｈレベル、相補出力信号バーＤはＬｏｗレベルにな
る。尚、ＣＭＯＳトランスファーゲートＳ１・Ｓ２を備
えていない従来のセンス増幅器の相補出力信号を、図４
中に点線で示している。

【００６３】上記のように、本実施例のＳＲＡＭは、セ
ンス増幅器２′のＭＯＳトランジスタＴ₁ ・Ｔ₂ の両ゲ
ート間の断接を切り換え可能なＣＭＯＳトランスファー
ゲートＳ１と、ＭＯＳトランジスタＴ₁ ・Ｔ₂ の両ソー
ス間の断接を切り換え可能なＣＭＯＳトランスファーゲ
ートＳ２とを備えており、これらＣＭＯＳトランスファ
ーゲートＳ１・Ｓ２は、メモリセル１にアドレス選択信
号が入力される直前に立ち下がりメモリセル１にアドレ
ス選択信号が入力されると直ちに立ち上がるスイッチン
グパルス信号Ｐがドライバ回路３から出力されている期
間だけ導通状態となるようになっている。

【００６４】即ち、本ＳＲＡＭは、ＣＭＯＳトランスフ
ァーゲートＳ１・Ｓ２を従来のセンス増幅器に追加し、
ドライバ回路３が上記スイッチングパルス信号Ｐを上記
ＣＭＯＳトランスファーゲートＳ１・Ｓ２に出力するよ
うに構成したものであり、簡単な回路の追加によってＭ
ＯＳトランジスタＴ₁ ・Ｔ₂ における正帰還動作が弱め
られ、メモリセル１の情報を高速で読み出すことができ
るようになっている。したがって、本実施例の構成を採
用することにより、ＭＯＳトランジスタを用いた大容量
ＳＲＡＭにおいても、情報を高速で読み出すことが可能
となる。

【００６５】尚、本実施例では、第１および第２スイッ
チング手段としてＣＭＯＳトランスファーゲートＳ１・
Ｓ２が用いられているが、第１および第２スイッチング
手段は、ｐＭＯＳトランジスタまたはｎＭＯＳトランジ
スタの何れか一方の単体構成でもよい。但し、本実施例
のようにＣＭＯＳトランスファーゲートにする方がより
高速なスイッチング動作が可能である。

【００６６】また、上記構成において用いられているｐ
ＭＯＳトランジスタＴ₃ ・Ｔ₄ ・Ｔ₉ ・Ｔ₁₀を、ｎＭＯ
Ｓトランジスタとし、電源からこれらの各ゲートに一定
の電圧が印加されるように構成してもよい。但し、上記
構成のようにｐＭＯＳトランジスタを用いる方が、低電
源電圧動作のためには望ましい。

【００６７】

【００６８】

【００６９】

【発明の効果】 本 発明のメモリ装置は、以上のように、
情報を記憶するメモリセルと、上記メモリセルに記憶さ
れている情報を読み出すための読み出し信号をメモリセ
ルに出力する読み出し制御手段と、上記メモリセルから
読み出される相補信号を伝達する一対のビット線がそれ
ぞれのソースに接続されると共に、ゲートとドレインと
がクロスカップル接続された第１のＭＯＳトランジスタ
および第２のＭＯＳトランジスタを有し、上記読み出し
信号がメモリセルに入力されたとき、上記一対のビット
線に流れる電流の変化を上記第１および第２のＭＯＳト
ランジスタにより検出し、メモリセルに記憶されている
情報に応じた相補出力信号を出力するセンス増幅器とを
備えており、上記センス増幅器は、上記第１および第２
のＭＯＳトランジスタの両ゲート間の断接を切り換え可
能な第１スイッチング手段と、第１および第２のＭＯＳ
トランジスタの両ソース間の断接を切り換え可能な第２
スイッチング手段とを備えていると共に、上記読み出し
制御手段は、メモリセルに読み出し信号を出力する直前
に上記第１および第２スイッチング手段を導通状態に
し、メモリセルに読み出し信号を出力した直後に上記第
１および第２スイッチング手段を非導通状態にするよう
な構成である。

【００７０】それゆえ、上記メモリセルから情報が読み
出されるとき、読み出される情報に応じて行われる第１
および第２のＭＯＳトランジスタの正帰還動作が弱めら
れ、電流検出型のセンス増幅器を高速で動作させること
ができるので、情報の高速読み出しが可能であるという
効果を奏する。

【図面の簡単な説明】

【図１】本発明の基礎となる構成を示すものであり、Ｍ
ＯＳスタティック形ＲＡＭの要部を示す回路図である。

【図２】上記図１で示すＲＡＭにおいて情報の読み出し
動作が行われているときの信号を示す波形図である。

【図３】本発明の一実施例を示すものであり、ＭＯＳス
タティック形ＲＡＭの要部を示す回路図である。

【図４】上記図３で示すＲＡＭにおいて情報の読み出し
動作が行われているときの信号を示す波形図である。

【図５】ＲＡＭのメモリセルを示す回路図である。

【図６】従来例を示すものであり、ＭＯＳスタティック
形ＲＡＭの要部を示す回路図である。

【図７】上記図６で示すＲＡＭにおいて情報の読み出し
動作が行われているときの信号を示す波形図である。

【符号の説明】

１ メモリセル ２・２′ センス増幅器 ３ ドライバ回路（読み出し制御手段） Ｔ₁ ｐＭＯＳトランジスタ（第１のＭＯＳトラン
ジスタ） Ｔ₂ ｐＭＯＳトランジスタ（第２のＭＯＳトラン
ジスタ） Ｓ１ ＣＭＯＳトランスファーゲート（第１スイッ
チング手段） Ｓ２ ＣＭＯＳトランスファーゲート（第２スイッ
チング手段） ＢＩＴ ビット線 バーＢＩＴ ビット線

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】情報を記憶するメモリセルと、 上記メモリセルに記憶されている情報を読み出すための
   読み出し信号をメモリセルに出力する読み出し制御手段
   と、 上記メモリセルから読み出される相補信号を伝達する一
   対のビット線がそれぞれのソースに接続されると共に、
   ゲートとドレインとがクロスカップル接続された第１の
   ＭＯＳトランジスタおよび第２のＭＯＳトランジスタを
   有し、上記読み出し信号がメモリセルに入力されたと
   き、上記一対のビット線に流れる電流の変化を上記第１
   および第２のＭＯＳトランジスタにより検出し、メモリ
   セルに記憶されている情報に応じた相補出力信号を出力
   するセンス増幅器とを備えているメモリ装置において、 上記センス増幅器は、上記第１および第２のＭＯＳトラ
   ンジスタの両ゲート間の断接を切り換え可能な第１スイ
   ッチング手段と、第１および第２のＭＯＳトランジスタ
   の両ソース間の断接を切り換え可能な第２スイッチング
   手段とを備えており、 上記読み出し制御手段は、メモリセルに読み出し信号を
   出力する直前に上記第１および第２スイッチング手段を
   導通状態にし、メモリセルに読み出し信号を出力した直
   後に上記第１および第２スイッチング手段を非導通状態
   にするように構成されていることを特徴とするメモリ装
   置。