JP2912095B2 - メモリ装置 - Google Patents
メモリ装置Info
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Description
【0001】
【産業上の利用分野】本発明は、メモリセルが集積化さ
れた半導体メモリ装置に関し、特に、メモリセルからの
相補信号を伝達する一対のビット線に流れる電流の差を
検出して相補信号を増幅する電流検出型のセンス増幅器
を用いたMOSスタティック形RAMに関するものであ
る。
れた半導体メモリ装置に関し、特に、メモリセルからの
相補信号を伝達する一対のビット線に流れる電流の差を
検出して相補信号を増幅する電流検出型のセンス増幅器
を用いたMOSスタティック形RAMに関するものであ
る。
【0002】
【従来の技術】複数のMOSトランジスタで構成された
スタティック方式フリップフロップをメモリセルとして
用いるMOSスタティック形RAM(以下、SRAMと
称する)では、図6に示すように、メモリセル51から
読み出された相補信号が伝達される一対のビット線BI
T・バーBITに流れる電流の差を検出して読み出し出
力を取り出す電流検出型センス増幅器52を用いること
ができる。
スタティック方式フリップフロップをメモリセルとして
用いるMOSスタティック形RAM(以下、SRAMと
称する)では、図6に示すように、メモリセル51から
読み出された相補信号が伝達される一対のビット線BI
T・バーBITに流れる電流の差を検出して読み出し出
力を取り出す電流検出型センス増幅器52を用いること
ができる。
【0003】従来の電流検出型センス増幅器52は、同
一の特性を有する4つのpMOSトランジスタT51〜T
54と、同一の特性を有する2つのnMOSトランジスタ
T55・T56とから構成され、メモリセル51から読み出
された相補信号は、ビット線BIT・バーBITを伝っ
てそれぞれ上記pMOSトランジスタT51・T52のソー
スに入力されるようになっている。
一の特性を有する4つのpMOSトランジスタT51〜T
54と、同一の特性を有する2つのnMOSトランジスタ
T55・T56とから構成され、メモリセル51から読み出
された相補信号は、ビット線BIT・バーBITを伝っ
てそれぞれ上記pMOSトランジスタT51・T52のソー
スに入力されるようになっている。
【0004】上記pMOSトランジスタT51・T52はゲ
ートとドレインとがクロスカップル接続されていると共
に、それぞれのドレインが上記pMOSトランジスタT
53・T54のソースに接続されている。
ートとドレインとがクロスカップル接続されていると共
に、それぞれのドレインが上記pMOSトランジスタT
53・T54のソースに接続されている。
【0005】上記pMOSトランジスタT53・T54の各
ドレインは、ソースが接地された上記nMOSトランジ
スタT55・T56の各ドレインおよびゲートに接続されて
いる。また、上記pMOSトランジスタT53・T54の各
ゲートは接地されており、したがってこれらpMOSト
ランジスタT53・T54は一定のインピーダンスを有する
負荷となり、上記pMOSトランジスタT51・T52のゲ
ートに電圧を供給する電圧クランプ回路を構成する。そ
して、上記nMOSトランジスタT55・T56の各ドレイ
ンにおける電圧がセンス増幅器52の相補出力信号D・
バーDとなる。
ドレインは、ソースが接地された上記nMOSトランジ
スタT55・T56の各ドレインおよびゲートに接続されて
いる。また、上記pMOSトランジスタT53・T54の各
ゲートは接地されており、したがってこれらpMOSト
ランジスタT53・T54は一定のインピーダンスを有する
負荷となり、上記pMOSトランジスタT51・T52のゲ
ートに電圧を供給する電圧クランプ回路を構成する。そ
して、上記nMOSトランジスタT55・T56の各ドレイ
ンにおける電圧がセンス増幅器52の相補出力信号D・
バーDとなる。
【0006】上記ビット線BIT・バーBITビット線
には複数のメモリセル51…が並列接続されていると共
に、ゲートが接地された同一の特性を有する負荷pMO
SトランジスタT57・T58を介してドライバ回路3の電
源VDDが接続されている。そして、上記SRAMにおけ
る情報の読み出し動作は、特定のメモリセル51を選択
するアドレス回路、情報の読み出し、書き込みを行う信
号を発生する信号回路、それらの動作を制御するタイミ
ング回路(各々図示せず)から構成される上記ドライバ
回路53により行われる。即ち、上記ドライバ回路53
は、上記電源VDDから電圧を供給して上記ビット線BI
T・バーBITをHighレベルに保持すると共に、読
み出そうとするメモリセル51にアドレス選択信号を出
力する(読み出そうとするメモリセル51に対応するア
ドレス線をHighレベルにする)ことによりメモリセ
ル51に記憶されている情報を読み出す。
には複数のメモリセル51…が並列接続されていると共
に、ゲートが接地された同一の特性を有する負荷pMO
SトランジスタT57・T58を介してドライバ回路3の電
源VDDが接続されている。そして、上記SRAMにおけ
る情報の読み出し動作は、特定のメモリセル51を選択
するアドレス回路、情報の読み出し、書き込みを行う信
号を発生する信号回路、それらの動作を制御するタイミ
ング回路(各々図示せず)から構成される上記ドライバ
回路53により行われる。即ち、上記ドライバ回路53
は、上記電源VDDから電圧を供給して上記ビット線BI
T・バーBITをHighレベルに保持すると共に、読
み出そうとするメモリセル51にアドレス選択信号を出
力する(読み出そうとするメモリセル51に対応するア
ドレス線をHighレベルにする)ことによりメモリセ
ル51に記憶されている情報を読み出す。
【0007】上記ビット線BIT・バーBITがHig
hレベルに保持された状態で、且つ、該ビット線BIT
・バーBITに接続されているメモリセル51が選択さ
れていない(メモリセル51にアドレス選択信号が入力
されていない)状態のとき、該ビット線BIT・バーB
ITには略等しい電流が流れる。これは、上記センス増
幅器52を構成する複数のMOSトランジスタの特性が
同一であると共に、負荷pMOSトランジスタT57・T
58の特性も同一であるため、電源VDD、トランジスタT
57・T51・T53・T55およびビット線BITからなる回
路のインピーダンスと、電源VDD、トランジスタT58・
T52・T54・T56およびビット線バーBITからなる回
路のインピーダンスとが略等しくなるためである。ここ
で、上記の状態のときにビット線BIT・バーBITに
流れる電流量を(I+i)とする。
hレベルに保持された状態で、且つ、該ビット線BIT
・バーBITに接続されているメモリセル51が選択さ
れていない(メモリセル51にアドレス選択信号が入力
されていない)状態のとき、該ビット線BIT・バーB
ITには略等しい電流が流れる。これは、上記センス増
幅器52を構成する複数のMOSトランジスタの特性が
同一であると共に、負荷pMOSトランジスタT57・T
58の特性も同一であるため、電源VDD、トランジスタT
57・T51・T53・T55およびビット線BITからなる回
路のインピーダンスと、電源VDD、トランジスタT58・
T52・T54・T56およびビット線バーBITからなる回
路のインピーダンスとが略等しくなるためである。ここ
で、上記の状態のときにビット線BIT・バーBITに
流れる電流量を(I+i)とする。
【0008】上記の情報読み出し可能状態から、あるメ
モリセル51にアドレス選択信号が入力されることによ
り、該メモリセル51に記憶さている1ビットの情報
(“0”または“1”)が読み出される場合、該メモリ
セル51に記憶さている情報に応じて、ビット線BIT
あるいはビット線バーBITの何れか一方を流れる電流
がメモリセル51へ引き込まれることになる。即ち、図
5に示すように、メモリセル51を構成するフリップフ
ロップ用の2つのMOSトランジスタT21・T22の内の
ON状態のトランジスタに接続されている側のビット線
を流れる電流がメモリセル51内に流れ込むのである。
このときメモリセル51へ流れ込む(引き込まれる)電
流量をIとする。
モリセル51にアドレス選択信号が入力されることによ
り、該メモリセル51に記憶さている1ビットの情報
(“0”または“1”)が読み出される場合、該メモリ
セル51に記憶さている情報に応じて、ビット線BIT
あるいはビット線バーBITの何れか一方を流れる電流
がメモリセル51へ引き込まれることになる。即ち、図
5に示すように、メモリセル51を構成するフリップフ
ロップ用の2つのMOSトランジスタT21・T22の内の
ON状態のトランジスタに接続されている側のビット線
を流れる電流がメモリセル51内に流れ込むのである。
このときメモリセル51へ流れ込む(引き込まれる)電
流量をIとする。
【0009】図6には、ビット線BITを流れる電流が
メモリセル51へ引き込まれている状態が示されてお
り、この場合、センス増幅器52に入力される電流量
は、ビット線BITがi、ビット線バーBITが(I+
i)となる。
メモリセル51へ引き込まれている状態が示されてお
り、この場合、センス増幅器52に入力される電流量
は、ビット線BITがi、ビット線バーBITが(I+
i)となる。
【0010】このように、メモリセル51が選択された
際に両ビット線BIT・バーBITに現れる電流量の変
化は、クロスカップル接続されたMOSトランジスタT
51・T52の正帰還動作により、センス増幅器52の相補
出力信号D・バーDに急速に現れる。例えば、MOSト
ランジスタT51がON、MOSトランジスタT52がOF
Fであり、図7に示すように、相補出力信号DがHig
hレベル(例えば約5V)、相補出力信号バーDがLo
wレベル(例えば約0V)の状態から、メモリセル51
にアドレス選択信号a51が入力され、ビット線BITに
流れる電流が(I+i)からiへ減少した場合、直ちに
正帰還動作が開始され、MOSトランジスタT51・T52
のON、OFF状態が反転し、これに伴い、相補出力信
号D・バーDのレベルも反転する。この後、上記メモリ
セル51とは異なる情報が記憶されているメモリセル5
1にアドレス選択信号a52が入力された場合、ビット線
BITを流れる電流が(I+i)、ビット線バーBIT
を流れる電流がiとなり、上記同様に正帰還動作により
MOSトランジスタT51・T52のON、OFF状態が反
転し、これに伴い、相補出力信号D・バーDのレベルも
反転する。
際に両ビット線BIT・バーBITに現れる電流量の変
化は、クロスカップル接続されたMOSトランジスタT
51・T52の正帰還動作により、センス増幅器52の相補
出力信号D・バーDに急速に現れる。例えば、MOSト
ランジスタT51がON、MOSトランジスタT52がOF
Fであり、図7に示すように、相補出力信号DがHig
hレベル(例えば約5V)、相補出力信号バーDがLo
wレベル(例えば約0V)の状態から、メモリセル51
にアドレス選択信号a51が入力され、ビット線BITに
流れる電流が(I+i)からiへ減少した場合、直ちに
正帰還動作が開始され、MOSトランジスタT51・T52
のON、OFF状態が反転し、これに伴い、相補出力信
号D・バーDのレベルも反転する。この後、上記メモリ
セル51とは異なる情報が記憶されているメモリセル5
1にアドレス選択信号a52が入力された場合、ビット線
BITを流れる電流が(I+i)、ビット線バーBIT
を流れる電流がiとなり、上記同様に正帰還動作により
MOSトランジスタT51・T52のON、OFF状態が反
転し、これに伴い、相補出力信号D・バーDのレベルも
反転する。
【0011】このように、上記センス増幅器52を用い
ることにより、上記メモリセル51に記憶されている情
報を比較的高速で読み出すことができるようになってい
る。
ることにより、上記メモリセル51に記憶されている情
報を比較的高速で読み出すことができるようになってい
る。
【0012】
【発明が解決しようとする課題】しかしながら、上記セ
ンス増幅器52を用いたSRAMでは、上述のように、
異なる情報(一方が“0”で他方が“1”)が記憶され
ているメモリセル51・51が連続で選択された場合、
クロスカップル接続されたMOSトランジスタT51・T
52において正帰還動作が行われることにより、相補出力
信号D・バーDが反転するようになっており、相補出力
信号D・バーDが反転するまでには比較的長い正帰還動
作期間が必要である。即ち、MOSトランジスタで構成
されるセンス増幅器52を用いた従来のSRAMでは、
相補出力信号D・バーDの反転が遅く、情報の高速読み
出しが困難であるという問題点を有している。
ンス増幅器52を用いたSRAMでは、上述のように、
異なる情報(一方が“0”で他方が“1”)が記憶され
ているメモリセル51・51が連続で選択された場合、
クロスカップル接続されたMOSトランジスタT51・T
52において正帰還動作が行われることにより、相補出力
信号D・バーDが反転するようになっており、相補出力
信号D・バーDが反転するまでには比較的長い正帰還動
作期間が必要である。即ち、MOSトランジスタで構成
されるセンス増幅器52を用いた従来のSRAMでは、
相補出力信号D・バーDの反転が遅く、情報の高速読み
出しが困難であるという問題点を有している。
【0013】特に、メモリが大容量になると、ビット線
BIT・バーBITの寄生容量による負荷が増大し、メ
モリセルからの相補信号伝達遅延は増大するので、メモ
リ容量が大きくなる程、センス増幅器における高速動作
が求められる。
BIT・バーBITの寄生容量による負荷が増大し、メ
モリセルからの相補信号伝達遅延は増大するので、メモ
リ容量が大きくなる程、センス増幅器における高速動作
が求められる。
【0014】本発明は、上記に鑑みなされたものであ
り、その目的は、電流検出型センス増幅器を高速で動作
させることにより、情報の高速読み出しが可能なメモリ
装置を提供することにある。
り、その目的は、電流検出型センス増幅器を高速で動作
させることにより、情報の高速読み出しが可能なメモリ
装置を提供することにある。
【0015】
【課題を解決するための手段】本発明に係るメモリ装置
は、上記の課題を解決するために、情報を記憶するメモ
リセルと、上記メモリセルに記憶されている情報を読み
出させる読み出し信号をメモリセルに出力する読み出し
制御手段と、上記メモリセルから読み出される相補信号
を伝達する一対のビット線がそれぞれのソースに接続さ
れると共に、ゲートとドレインとがクロスカップル接続
された第1のMOSトランジスタおよび第2のMOSト
ランジスタを有し、上記読み出し信号がメモリセルに入
力されたとき、上記一対のビット線に流れる電流の変化
を上記第1および第2のMOSトランジスタにより検出
し、メモリセルに記憶されている情報に応じた相補出力
信号を出力するセンス増幅器とを備えているものであっ
て、以下の特徴を有している。
は、上記の課題を解決するために、情報を記憶するメモ
リセルと、上記メモリセルに記憶されている情報を読み
出させる読み出し信号をメモリセルに出力する読み出し
制御手段と、上記メモリセルから読み出される相補信号
を伝達する一対のビット線がそれぞれのソースに接続さ
れると共に、ゲートとドレインとがクロスカップル接続
された第1のMOSトランジスタおよび第2のMOSト
ランジスタを有し、上記読み出し信号がメモリセルに入
力されたとき、上記一対のビット線に流れる電流の変化
を上記第1および第2のMOSトランジスタにより検出
し、メモリセルに記憶されている情報に応じた相補出力
信号を出力するセンス増幅器とを備えているものであっ
て、以下の特徴を有している。
【0016】
【0017】即ち、本発明のメモリ装置は、上記センス
増幅器が、上記第1および第2のMOSトランジスタの
両ゲート間の断接を切り換え可能な第1スイッチング手
段、例えばCMOSトランスファーゲートと、第1およ
び第2のMOSトランジスタの両ソース間の断接を切り
換え可能な第2スイッチング手段、例えばCMOSトラ
ンスファーゲートとを備えており、上記読み出し制御手
段が、メモリセルに読み出し信号を出力する直前に上記
第1および第2スイッチング手段を導通状態にし、メモ
リセルに読み出し信号を出力した直後に上記第1および
第2スイッチング手段を非導通状態にするように構成さ
れている。
増幅器が、上記第1および第2のMOSトランジスタの
両ゲート間の断接を切り換え可能な第1スイッチング手
段、例えばCMOSトランスファーゲートと、第1およ
び第2のMOSトランジスタの両ソース間の断接を切り
換え可能な第2スイッチング手段、例えばCMOSトラ
ンスファーゲートとを備えており、上記読み出し制御手
段が、メモリセルに読み出し信号を出力する直前に上記
第1および第2スイッチング手段を導通状態にし、メモ
リセルに読み出し信号を出力した直後に上記第1および
第2スイッチング手段を非導通状態にするように構成さ
れている。
【0018】
【作用】本発明の構成によれば、読み出し制御手段から
メモリセルに読み出し信号が出力されることにより、特
定のメモリセルが選択されたとき、一対のビット線に流
れる電流が変化する。この電流変化がセンス増幅器のク
ロスカップル接続された第1および第2のMOSトラン
ジスタにより検出され、センス増幅器から該メモリセル
に記憶されている情報に応じた相補出力信号が出力され
るようになっている。
メモリセルに読み出し信号が出力されることにより、特
定のメモリセルが選択されたとき、一対のビット線に流
れる電流が変化する。この電流変化がセンス増幅器のク
ロスカップル接続された第1および第2のMOSトラン
ジスタにより検出され、センス増幅器から該メモリセル
に記憶されている情報に応じた相補出力信号が出力され
るようになっている。
【0019】
【0020】
【0021】
【0022】
【0023】そして、上記第1および第2のMOSトラ
ンジスタの両ゲート間に第1スイッチング手段が、ま
た、第1および第2のMOSトランジスタの両ソース間
に第2スイッチング手段が設けられており、この第1お
よび第2スイッチング手段のスイッチング動作は上記読
み出し制御手段によって制御されるようになっている。
上記読み出し制御手段は、メモリセルに読み出し信号を
出力する直前に上記第1および第2スイッチング手段を
導通状態にする。これにより、第1および第2のMOS
トランジスタの両ソース間が短絡されるので、センス増
幅器への入力電流は等しくなり、第1および第2のMO
Sトランジスタの正帰還動作が弱められる。また、この
とき、第1および第2のMOSトランジスタの両ゲート
が常に等電位に保持されるので、第1および第2のMO
Sトランジスタは正帰還動作が行われない平衡状態とな
る。そして、この状態では、相補出力信号のレベルがH
ighとLowとの中間レベルで略等しくなる。
ンジスタの両ゲート間に第1スイッチング手段が、ま
た、第1および第2のMOSトランジスタの両ソース間
に第2スイッチング手段が設けられており、この第1お
よび第2スイッチング手段のスイッチング動作は上記読
み出し制御手段によって制御されるようになっている。
上記読み出し制御手段は、メモリセルに読み出し信号を
出力する直前に上記第1および第2スイッチング手段を
導通状態にする。これにより、第1および第2のMOS
トランジスタの両ソース間が短絡されるので、センス増
幅器への入力電流は等しくなり、第1および第2のMO
Sトランジスタの正帰還動作が弱められる。また、この
とき、第1および第2のMOSトランジスタの両ゲート
が常に等電位に保持されるので、第1および第2のMO
Sトランジスタは正帰還動作が行われない平衡状態とな
る。そして、この状態では、相補出力信号のレベルがH
ighとLowとの中間レベルで略等しくなる。
【0024】そして、上記読み出し制御手段は、メモリ
セルに読み出し信号を出力した直後に上記第1および第
2スイッチング手段を非導通状態にする。これにより、
第1および第2のMOSトランジスタの正帰還動作が直
ちに開始されるが、このときの正帰還動作は、平衡状態
から開始されることになるので、第1および第2のMO
Sトランジスタが一対のビット線に流れる電流の変化に
対応した安定状態に落ち着くまでに要する正帰還動作期
間が従来よりも非常に短くなる。そして、この第1およ
び第2のMOSトランジスタにおける正帰還動作に伴っ
て、相補出力信号のレベルがメモリセルの記憶情報に応
じて中間レベルからHighレベルとLowレベルとに
急激にひろがり、高速で情報が読み出される。
セルに読み出し信号を出力した直後に上記第1および第
2スイッチング手段を非導通状態にする。これにより、
第1および第2のMOSトランジスタの正帰還動作が直
ちに開始されるが、このときの正帰還動作は、平衡状態
から開始されることになるので、第1および第2のMO
Sトランジスタが一対のビット線に流れる電流の変化に
対応した安定状態に落ち着くまでに要する正帰還動作期
間が従来よりも非常に短くなる。そして、この第1およ
び第2のMOSトランジスタにおける正帰還動作に伴っ
て、相補出力信号のレベルがメモリセルの記憶情報に応
じて中間レベルからHighレベルとLowレベルとに
急激にひろがり、高速で情報が読み出される。
【0025】上記のように、本メモリ装置では、メモリ
セルに読み出し信号が出力される直前からメモリセルに
読み出し信号が出力されて一対のビット線に流れる電流
が変化する状態になるまで、第1および第2スイッチン
グ手段が導通状態にされ、第1および第2のMOSトラ
ンジスタにおける正帰還動作が弱められるので、高速に
情報を読み出すことが可能となっている。
セルに読み出し信号が出力される直前からメモリセルに
読み出し信号が出力されて一対のビット線に流れる電流
が変化する状態になるまで、第1および第2スイッチン
グ手段が導通状態にされ、第1および第2のMOSトラ
ンジスタにおける正帰還動作が弱められるので、高速に
情報を読み出すことが可能となっている。
【0026】
【実施例】本発明の基礎となる構成について図1、図2
および図5に基づいて説明すれば、以下の通りである。
および図5に基づいて説明すれば、以下の通りである。
【0027】本構成に係るメモリ装置は、複数のMOS
トランジスタで構成されたスタティック方式フリップフ
ロップをメモリセルとして用いたMOSスタティック形
RAM(以下、SRAMと称する)であり、図1に示す
ように、複数のメモリセル1…がビット線BIT・バー
BITによって並列に接続されている。上記ビット線B
IT・バーBITは、ゲートが接地されたビット線負荷
としてのpMOSトランジスタT9 ・T10を介し、書き
込み或いは読み出し時にビット線BIT・バーBITを
Highレベルにするための電源VDDを有するドライバ
回路3(読み出し制御手段)に接続されている。上記p
MOSトランジスタT9 ・T10は同一特性を有してお
り、略同一のインピーダンスを示すビット線負荷であ
る。
トランジスタで構成されたスタティック方式フリップフ
ロップをメモリセルとして用いたMOSスタティック形
RAM(以下、SRAMと称する)であり、図1に示す
ように、複数のメモリセル1…がビット線BIT・バー
BITによって並列に接続されている。上記ビット線B
IT・バーBITは、ゲートが接地されたビット線負荷
としてのpMOSトランジスタT9 ・T10を介し、書き
込み或いは読み出し時にビット線BIT・バーBITを
Highレベルにするための電源VDDを有するドライバ
回路3(読み出し制御手段)に接続されている。上記p
MOSトランジスタT9 ・T10は同一特性を有してお
り、略同一のインピーダンスを示すビット線負荷であ
る。
【0028】上記メモリセル1は、図5に示すように、
6つのnチャネルエンハンスメント形のMOSトランジ
スタT21〜T26から構成されている。上記MOSトラン
ジスタT21・T22はゲートとドレインとがクロスカップ
ル接続されていると共に、ソースが接地されている。上
記MOSトランジスタT21のドレインおよびMOSトラ
ンジスタT22のゲートは、負荷用のMOSトランジスタ
T23のソースおよび伝送用のMOSトランジスタT25の
ソースと接続されている。また、上記MOSトランジス
タT22のドレインおよびMOSトランジスタT21のゲー
トは、負荷用のMOSトランジスタT24のソースおよび
伝送用のMOSトランジスタT26のソースと接続されて
いる。上記負荷用のMOSトランジスタT23・T24の各
ドレインおよびゲートは、電源VDDに接続されている。
上記伝送用のMOSトランジスタT25・T26の各ゲート
は、アドレス線ADRに接続されており、MOSトラン
ジスタT25のドレインは上記ビット線BITに、また、
MOSトランジスタT26のドレインは上記ビット線バー
BITに接続されている。これにより、電源VDDから電
圧が供給されている間、メモリセル1には、上記MOS
トランジスタT21〜T24により構成されるフリップフロ
ップの安定状態に応じて1ビットの情報が保持される。
6つのnチャネルエンハンスメント形のMOSトランジ
スタT21〜T26から構成されている。上記MOSトラン
ジスタT21・T22はゲートとドレインとがクロスカップ
ル接続されていると共に、ソースが接地されている。上
記MOSトランジスタT21のドレインおよびMOSトラ
ンジスタT22のゲートは、負荷用のMOSトランジスタ
T23のソースおよび伝送用のMOSトランジスタT25の
ソースと接続されている。また、上記MOSトランジス
タT22のドレインおよびMOSトランジスタT21のゲー
トは、負荷用のMOSトランジスタT24のソースおよび
伝送用のMOSトランジスタT26のソースと接続されて
いる。上記負荷用のMOSトランジスタT23・T24の各
ドレインおよびゲートは、電源VDDに接続されている。
上記伝送用のMOSトランジスタT25・T26の各ゲート
は、アドレス線ADRに接続されており、MOSトラン
ジスタT25のドレインは上記ビット線BITに、また、
MOSトランジスタT26のドレインは上記ビット線バー
BITに接続されている。これにより、電源VDDから電
圧が供給されている間、メモリセル1には、上記MOS
トランジスタT21〜T24により構成されるフリップフロ
ップの安定状態に応じて1ビットの情報が保持される。
【0029】上記ビット線BIT・バーBITは、セン
ス増幅器2に接続されており、上記メモリセル1から読
み出された情報に対応する相補出力がセンス増幅器2に
入力されるようになっている。
ス増幅器2に接続されており、上記メモリセル1から読
み出された情報に対応する相補出力がセンス増幅器2に
入力されるようになっている。
【0030】上記センス増幅器2は、同一の特性を有す
る4つのpMOSトランジスタT1〜T4 、同一の特性
を有するの2つのnMOSトランジスタT5 ・T6 、p
MOSトランジスタT7 ・T 8 からなるCMOSトラン
スファーゲートS1(第1スイッチング手段)およびC
MOSインバータ4から構成されている。
る4つのpMOSトランジスタT1〜T4 、同一の特性
を有するの2つのnMOSトランジスタT5 ・T6 、p
MOSトランジスタT7 ・T 8 からなるCMOSトラン
スファーゲートS1(第1スイッチング手段)およびC
MOSインバータ4から構成されている。
【0031】上記ビット線BITは上記MOSトランジ
スタT1 のソースに接続されていると共に、上記ビット
線バーBITは、上記MOSトランジスタT2 のソース
に接続されている。第1のMOSトランジスタとしての
上記MOSトランジスタT1と、第2のMOSトランジ
スタとしての上記MOSトランジスタT2 とは、ゲート
とドレインとがクロスカップル接続されていると共に、
それぞれのドレインが上記MOSトランジスタT3 ・T
4 のソースに接続されている。
スタT1 のソースに接続されていると共に、上記ビット
線バーBITは、上記MOSトランジスタT2 のソース
に接続されている。第1のMOSトランジスタとしての
上記MOSトランジスタT1と、第2のMOSトランジ
スタとしての上記MOSトランジスタT2 とは、ゲート
とドレインとがクロスカップル接続されていると共に、
それぞれのドレインが上記MOSトランジスタT3 ・T
4 のソースに接続されている。
【0032】上記MOSトランジスタT3 ・T4 の各ゲ
ートは接地されており、したがってこれらのMOSトラ
ンジスタT3 ・T4 は一定のインピーダンスを有する負
荷となり、上記MOSトランジスタT1 ・T2 のゲート
にバイアスを供給する電圧クランプ回路を構成する。上
記MOSトランジスタT3 のドレインは、上記MOSト
ランジスタT5 のドレインおよびゲートに接続され、上
記MOSトランジスタT4 のドレインは、上記MOSト
ランジスタT6 のドレインおよびゲートに接続されてい
る。また、上記MOSトランジスタT5 ・T6 の各ソー
スは接地されている。
ートは接地されており、したがってこれらのMOSトラ
ンジスタT3 ・T4 は一定のインピーダンスを有する負
荷となり、上記MOSトランジスタT1 ・T2 のゲート
にバイアスを供給する電圧クランプ回路を構成する。上
記MOSトランジスタT3 のドレインは、上記MOSト
ランジスタT5 のドレインおよびゲートに接続され、上
記MOSトランジスタT4 のドレインは、上記MOSト
ランジスタT6 のドレインおよびゲートに接続されてい
る。また、上記MOSトランジスタT5 ・T6 の各ソー
スは接地されている。
【0033】そして、上記MOSトランジスタT5 ・T
6 の各ドレインにおける電圧がセンス増幅器2の相補出
力信号D・バーDとして取り出される。本構成では、電
源VDDから両ビット線BIT・バーBITに電圧が印加
されているとき、上記のフリップフロップ回路をなすp
MOSトランジスタT1 ・T2 が安定状態(定常状態)
になれば、センス増幅器52の相補出力信号D・バーD
のレベルは、一方が略5Vで他方が略0Vになるように
構成されている。
6 の各ドレインにおける電圧がセンス増幅器2の相補出
力信号D・バーDとして取り出される。本構成では、電
源VDDから両ビット線BIT・バーBITに電圧が印加
されているとき、上記のフリップフロップ回路をなすp
MOSトランジスタT1 ・T2 が安定状態(定常状態)
になれば、センス増幅器52の相補出力信号D・バーD
のレベルは、一方が略5Vで他方が略0Vになるように
構成されている。
【0034】上記CMOSトランスファーゲートS1
は、pMOSトランジスタT7 とnMOSトランジスタ
T8 とから構成されており、MOSトランジスタT7 ・
T8 の各ソースは上記MOSトランジスタT1 のゲート
に、また、MOSトランジスタT7 ・T8 の各ドレイン
は上記MOSトランジスタT2 のゲートにそれぞれ接続
されている。
は、pMOSトランジスタT7 とnMOSトランジスタ
T8 とから構成されており、MOSトランジスタT7 ・
T8 の各ソースは上記MOSトランジスタT1 のゲート
に、また、MOSトランジスタT7 ・T8 の各ドレイン
は上記MOSトランジスタT2 のゲートにそれぞれ接続
されている。
【0035】上記MOSトランジスタT7 のゲートに
は、上記ドライバ回路3から負極性のスイッチングパル
ス信号Pが入力されるようになっている。また、上記ス
イッチングパルス信号PはCMOSインバータ4にも入
力されるようになっており、上記スイッチングパルス信
号Pの発生期間中には、上記CMOSインバータ4から
出力される正極性のスイッチングパルス信号バーPが上
記MOSトランジスタT8 のゲートに入力される。これ
らMOSトランジスタT7 ・T8 から成るCMOSトラ
ンスファーゲートS1は、上記スイッチングパルス信号
Pの発生期間中に導通状態(ON)となり、MOSトラ
ンジスタT1 ・T2 の両ゲート間を短絡する一方、上記
スイッチングパルス信号Pの発生期間以外のときは非導
通状態(OFF)となり、MOSトランジスタT1 ・T
2 の両ゲート間を遮断する。
は、上記ドライバ回路3から負極性のスイッチングパル
ス信号Pが入力されるようになっている。また、上記ス
イッチングパルス信号PはCMOSインバータ4にも入
力されるようになっており、上記スイッチングパルス信
号Pの発生期間中には、上記CMOSインバータ4から
出力される正極性のスイッチングパルス信号バーPが上
記MOSトランジスタT8 のゲートに入力される。これ
らMOSトランジスタT7 ・T8 から成るCMOSトラ
ンスファーゲートS1は、上記スイッチングパルス信号
Pの発生期間中に導通状態(ON)となり、MOSトラ
ンジスタT1 ・T2 の両ゲート間を短絡する一方、上記
スイッチングパルス信号Pの発生期間以外のときは非導
通状態(OFF)となり、MOSトランジスタT1 ・T
2 の両ゲート間を遮断する。
【0036】上記ドライバ回路3は、特定のメモリセル
1を選択するアドレス回路、情報の読み出し、書き込み
を行う信号を発生する信号回路、それらの動作を制御す
るタイミング回路(各々図示せず)から構成され、上記
ビット線BIT・バーBITおよびアドレス線ADRの
レベルを切り換えることにより情報の読み出しおよび書
き込み動作を制御する。また、上記ドライバ回路3は、
図2に示すように、メモリセル1にアドレス選択信号
(読み出し信号)を出力する直前に立ち下がり、アドレ
ス選択信号を出力すると直ちに立ち上がる上記スイッチ
ングパルス信号Pを発生する。
1を選択するアドレス回路、情報の読み出し、書き込み
を行う信号を発生する信号回路、それらの動作を制御す
るタイミング回路(各々図示せず)から構成され、上記
ビット線BIT・バーBITおよびアドレス線ADRの
レベルを切り換えることにより情報の読み出しおよび書
き込み動作を制御する。また、上記ドライバ回路3は、
図2に示すように、メモリセル1にアドレス選択信号
(読み出し信号)を出力する直前に立ち下がり、アドレ
ス選択信号を出力すると直ちに立ち上がる上記スイッチ
ングパルス信号Pを発生する。
【0037】上記の構成において、上記ドライバ回路3
の電源VDDより電圧が供給されて上記ビット線BIT・
バーBITがHighレベルに保持されることにより、
上記SRAMは情報読み出し可能状態となる。このと
き、上記電源VDD、トランジスタT9 ・T1 ・T3 ・T
5 およびビット線BITからなる回路のインピーダンス
と、上記電源VDD、トランジスタT10・T2 ・T4 ・T
6 およびビット線バーBITからなる回路のインピーダ
ンスとが略等しいので、ビット線BIT・バーBITに
は略等しい電流が流れることになる。尚、この状態のと
きにビット線BIT・バーBITに流れる電流量を(I
+i)とする。
の電源VDDより電圧が供給されて上記ビット線BIT・
バーBITがHighレベルに保持されることにより、
上記SRAMは情報読み出し可能状態となる。このと
き、上記電源VDD、トランジスタT9 ・T1 ・T3 ・T
5 およびビット線BITからなる回路のインピーダンス
と、上記電源VDD、トランジスタT10・T2 ・T4 ・T
6 およびビット線バーBITからなる回路のインピーダ
ンスとが略等しいので、ビット線BIT・バーBITに
は略等しい電流が流れることになる。尚、この状態のと
きにビット線BIT・バーBITに流れる電流量を(I
+i)とする。
【0038】尚、上記センス増幅器2の相補出力信号D
・バーDのレベルは、MOSトランジスタT1 ・T2 の
ON、OFF状態によって変化する。例えば、MOSト
ランジスタT1 がON、MOSトランジスタT2 がOF
Fのとき、MOSトランジスタT5 がOFF、MOSト
ランジスタT6 がON(インピーダンスは略ゼロ)とな
り、相補出力信号DはHighレベル(約5V)、相補
出力信号バーDはLowレベル(約0V)となる。ま
た、MOSトランジスタT1 ・T2 のON、OFF状態
が上記とは逆の場合、MOSトランジスタT5 ・T6 の
ON、OFF状態も上記とは逆になり、相補出力信号D
はLowレベル、相補出力信号バーDはHighレベル
となる。
・バーDのレベルは、MOSトランジスタT1 ・T2 の
ON、OFF状態によって変化する。例えば、MOSト
ランジスタT1 がON、MOSトランジスタT2 がOF
Fのとき、MOSトランジスタT5 がOFF、MOSト
ランジスタT6 がON(インピーダンスは略ゼロ)とな
り、相補出力信号DはHighレベル(約5V)、相補
出力信号バーDはLowレベル(約0V)となる。ま
た、MOSトランジスタT1 ・T2 のON、OFF状態
が上記とは逆の場合、MOSトランジスタT5 ・T6 の
ON、OFF状態も上記とは逆になり、相補出力信号D
はLowレベル、相補出力信号バーDはHighレベル
となる。
【0039】本構成では、図2に示すように、情報が読
み出されるメモリセル1にドライバ回路3からアドレス
選択信号が入力される直前に、ドライバ回路3において
負極性のスイッチングパルス信号Pが発生される。これ
により、スイッチングパルス信号P・バーPが上記MO
SトランジスタT7 ・T8 のゲートに入力され、MOS
トランジスタT1 ・T2 の両ゲート間が短絡されること
になる。そして、このスイッチングパルス信号Pの発生
期間中は、MOSトランジスタT1 ・T2 の両ゲートが
常に等電位に保持されるので、この状態ではビット線B
IT・バーBITに流れる電流が変化しても正帰還動作
が行われない平衡状態となる。そして、この状態では、
相補出力信号D・バーDのレベルがHighとLowと
の中間レベルで略等しくなる。
み出されるメモリセル1にドライバ回路3からアドレス
選択信号が入力される直前に、ドライバ回路3において
負極性のスイッチングパルス信号Pが発生される。これ
により、スイッチングパルス信号P・バーPが上記MO
SトランジスタT7 ・T8 のゲートに入力され、MOS
トランジスタT1 ・T2 の両ゲート間が短絡されること
になる。そして、このスイッチングパルス信号Pの発生
期間中は、MOSトランジスタT1 ・T2 の両ゲートが
常に等電位に保持されるので、この状態ではビット線B
IT・バーBITに流れる電流が変化しても正帰還動作
が行われない平衡状態となる。そして、この状態では、
相補出力信号D・バーDのレベルがHighとLowと
の中間レベルで略等しくなる。
【0040】そして、上記スイッチングパルス信号Pの
発生開始後、直ちに、ドライバ回路3からメモリセル1
にアドレス選択信号a1 が出力される。尚、アドレス選
択信号a1 の前縁は、上記スイッチングパルス信号Pの
発生期間中に存在する。
発生開始後、直ちに、ドライバ回路3からメモリセル1
にアドレス選択信号a1 が出力される。尚、アドレス選
択信号a1 の前縁は、上記スイッチングパルス信号Pの
発生期間中に存在する。
【0041】上記アドレス選択信号a1 が入力された
(即ち、アドレス線ADFがHighレベルにされた)
メモリセル1においては、図5に示すように、伝送用の
トランジスタT25・T26がONとなる。これにより、ク
ロスカップル接続されたトランジスタT21・T22のO
N、OFF状態に応じて、ビット線BIT・バーBIT
を流れる電流がメモリセル1内に引き込まれることにな
る。このときメモリセル1へ引き込まれる電流量をIと
する。
(即ち、アドレス線ADFがHighレベルにされた)
メモリセル1においては、図5に示すように、伝送用の
トランジスタT25・T26がONとなる。これにより、ク
ロスカップル接続されたトランジスタT21・T22のO
N、OFF状態に応じて、ビット線BIT・バーBIT
を流れる電流がメモリセル1内に引き込まれることにな
る。このときメモリセル1へ引き込まれる電流量をIと
する。
【0042】ここで、トランジスタT21がON、トラン
ジスタT22がOFFの状態で上記メモリセル1に情報が
記憶されていたとすると、ビット線BITを流れる電流
の一部はトランジスタT25およびトランジスタT21を介
して接地部に流れ込む。即ち、ビット線BITを流れる
電流(電流量I+i)は、メモリセル1側(電流量I)
とセンス増幅器2側(電流量i)に分流することにな
る。尚、図1は、ビット線BITを流れる電流がメモリ
セル1へ引き込まれている状態を示している。
ジスタT22がOFFの状態で上記メモリセル1に情報が
記憶されていたとすると、ビット線BITを流れる電流
の一部はトランジスタT25およびトランジスタT21を介
して接地部に流れ込む。即ち、ビット線BITを流れる
電流(電流量I+i)は、メモリセル1側(電流量I)
とセンス増幅器2側(電流量i)に分流することにな
る。尚、図1は、ビット線BITを流れる電流がメモリ
セル1へ引き込まれている状態を示している。
【0043】このように、メモリセル1にアドレス選択
信号a1 が入力されると、直ちに、メモリセル1がビッ
ト線BITを流れる電流を引き込み始め、ビット線BI
Tに流れる電流が変化するが、この後、直ちに(ビット
線に流れる電流の変化中に)スイッチングパルス信号P
が立ち上がる(図2参照)。これにより、CMOSトラ
ンスファーゲートS1が非導通状態にされ、MOSトラ
ンジスタT1 ・T2 の両ゲート間が遮断され、MOSト
ランジスタT1 ・T2 は、正帰還動作が行われる状態に
戻される。
信号a1 が入力されると、直ちに、メモリセル1がビッ
ト線BITを流れる電流を引き込み始め、ビット線BI
Tに流れる電流が変化するが、この後、直ちに(ビット
線に流れる電流の変化中に)スイッチングパルス信号P
が立ち上がる(図2参照)。これにより、CMOSトラ
ンスファーゲートS1が非導通状態にされ、MOSトラ
ンジスタT1 ・T2 の両ゲート間が遮断され、MOSト
ランジスタT1 ・T2 は、正帰還動作が行われる状態に
戻される。
【0044】この後、直ちに、MOSトランジスタT1
・T2 において正帰還動作が開始されるが、この正帰還
動作は、MOSトランジスタT1 ・T2 が安定状態に落
ち着くまでの中間状態(平衡状態)から開始されること
になるので、MOSトランジスタT1 がOFF、MOS
トランジスタT2 がONの安定状態に落ち着くまでに要
する正帰還動作期間が通常よりも非常に短くなる。そし
て、上記MOSトランジスタT1 ・T2 における正帰還
動作に伴って、相補出力信号D・バーDのレベルはHi
ghとLowとの中間レベルから急激にひろがり、相補
出力信号DはLowレベル、相補出力信号バーDはHi
ghレベルになる。
・T2 において正帰還動作が開始されるが、この正帰還
動作は、MOSトランジスタT1 ・T2 が安定状態に落
ち着くまでの中間状態(平衡状態)から開始されること
になるので、MOSトランジスタT1 がOFF、MOS
トランジスタT2 がONの安定状態に落ち着くまでに要
する正帰還動作期間が通常よりも非常に短くなる。そし
て、上記MOSトランジスタT1 ・T2 における正帰還
動作に伴って、相補出力信号D・バーDのレベルはHi
ghとLowとの中間レベルから急激にひろがり、相補
出力信号DはLowレベル、相補出力信号バーDはHi
ghレベルになる。
【0045】そして、上記メモリセル1に続いて別のメ
モリセル1が選択される場合も、上記同様、次に選択さ
れるメモリセル1にアドレス選択信号a2 が入力される
直前に立ち下がり、メモリセル1にアドレス選択信号a
2 が入力されると直ちに立ち上がるスイッチングパルス
信号Pがドライバ回路3からCMOSトランスファーゲ
ートS1に出力される。これにより、MOSトランジス
タT1 ・T2 における正帰還動作が上述のように弱めら
れ、メモリセル1の情報は高速で読み出されることにな
る。尚、図2では、異なる情報が記憶されている2つの
メモリセルが連続で選択された場合を示している。ま
た、CMOSトランスファーゲートS1を備えていない
従来のセンス増幅器を用いた場合のセンス増幅器の相補
出力信号を、同図中に点線で示している。
モリセル1が選択される場合も、上記同様、次に選択さ
れるメモリセル1にアドレス選択信号a2 が入力される
直前に立ち下がり、メモリセル1にアドレス選択信号a
2 が入力されると直ちに立ち上がるスイッチングパルス
信号Pがドライバ回路3からCMOSトランスファーゲ
ートS1に出力される。これにより、MOSトランジス
タT1 ・T2 における正帰還動作が上述のように弱めら
れ、メモリセル1の情報は高速で読み出されることにな
る。尚、図2では、異なる情報が記憶されている2つの
メモリセルが連続で選択された場合を示している。ま
た、CMOSトランスファーゲートS1を備えていない
従来のセンス増幅器を用いた場合のセンス増幅器の相補
出力信号を、同図中に点線で示している。
【0046】上記のように、本構成のSRAMは、セン
ス増幅器2のMOSトランジスタT1 ・T2 の両ゲート
間の断接を切り換え可能なCMOSトランスファーゲー
トS1を備えており、このCMOSトランスファーゲー
トS1は、メモリセル1にアドレス選択信号が入力され
る直前に立ち下がりメモリセル1にアドレス選択信号が
入力されると直ちに立ち上がるスイッチングパルス信号
Pがドライバ回路3から出力されている期間だけ導通状
態となるようになっている。
ス増幅器2のMOSトランジスタT1 ・T2 の両ゲート
間の断接を切り換え可能なCMOSトランスファーゲー
トS1を備えており、このCMOSトランスファーゲー
トS1は、メモリセル1にアドレス選択信号が入力され
る直前に立ち下がりメモリセル1にアドレス選択信号が
入力されると直ちに立ち上がるスイッチングパルス信号
Pがドライバ回路3から出力されている期間だけ導通状
態となるようになっている。
【0047】即ち、本SRAMは、CMOSトランスフ
ァーゲートS1を従来のセンス増幅器に追加し、ドライ
バ回路3が上記スイッチングパルス信号Pを上記CMO
SトランスファーゲートS1に出力するように構成した
ものであり、簡単な回路の追加によってMOSトランジ
スタT1 ・T2 における正帰還動作が弱められ、メモリ
セル1の情報を高速で読み出すことができるようになっ
ている。したがって、本構成を採用することにより、M
OSトランジスタを用いた大容量SRAMにおいても、
情報を高速で読み出すことが可能となる。
ァーゲートS1を従来のセンス増幅器に追加し、ドライ
バ回路3が上記スイッチングパルス信号Pを上記CMO
SトランスファーゲートS1に出力するように構成した
ものであり、簡単な回路の追加によってMOSトランジ
スタT1 ・T2 における正帰還動作が弱められ、メモリ
セル1の情報を高速で読み出すことができるようになっ
ている。したがって、本構成を採用することにより、M
OSトランジスタを用いた大容量SRAMにおいても、
情報を高速で読み出すことが可能となる。
【0048】尚、本構成では、第1スイッチング手段と
してCMOSトランスファーゲートS1が用いられてい
るが、第1スイッチング手段はpMOSトランジスタT
7 またはnMOSトランジスタT8 の何れか一方の単体
構成でもよい。但し、本構成のようにCMOSトランス
ファーゲートS1にする方がより高速なスイッチング動
作が可能である。
してCMOSトランスファーゲートS1が用いられてい
るが、第1スイッチング手段はpMOSトランジスタT
7 またはnMOSトランジスタT8 の何れか一方の単体
構成でもよい。但し、本構成のようにCMOSトランス
ファーゲートS1にする方がより高速なスイッチング動
作が可能である。
【0049】本発明の一実施例について図3および図4
に基づいて説明すれば、以下の通りである。尚、便宜
上、上記図1および図2の構成と同様の機能を有する部
材には同一の参照番号を付記し、その説明を省略する。
に基づいて説明すれば、以下の通りである。尚、便宜
上、上記図1および図2の構成と同様の機能を有する部
材には同一の参照番号を付記し、その説明を省略する。
【0050】本実施例のSRAMでは、上記のSRAM
のセンス増幅器2にCMOSトランスファーゲートS2
を追加したセンス増幅器2′を用いている以外は、図1
および図2の構成のSRAMと同一の構成となってい
る。
のセンス増幅器2にCMOSトランスファーゲートS2
を追加したセンス増幅器2′を用いている以外は、図1
および図2の構成のSRAMと同一の構成となってい
る。
【0051】上記センス増幅器2′は、同一の特性を有
する4つのpMOSトランジスタT1 〜T4 、同一の特
性を有するの2つのnMOSトランジスタT5 ・T6 、
CMOSトランスファーゲートS1(第1スイッチング
手段)、CMOSトランスファーゲートS2(第2スイ
ッチング手段)およびCMOSインバータ4から構成さ
れている。
する4つのpMOSトランジスタT1 〜T4 、同一の特
性を有するの2つのnMOSトランジスタT5 ・T6 、
CMOSトランスファーゲートS1(第1スイッチング
手段)、CMOSトランスファーゲートS2(第2スイ
ッチング手段)およびCMOSインバータ4から構成さ
れている。
【0052】上記CMOSトランスファーゲートS2
は、pMOSトランジスタT11とnMOSトランジスタ
T12とから構成されており、MOSトランジスタT11・
T12の各ソースは上記MOSトランジスタT1 のソース
に、また、MOSトランジスタT11・T12の各ドレイン
は上記MOSトランジスタT2 のソースにそれぞれ接続
されている。
は、pMOSトランジスタT11とnMOSトランジスタ
T12とから構成されており、MOSトランジスタT11・
T12の各ソースは上記MOSトランジスタT1 のソース
に、また、MOSトランジスタT11・T12の各ドレイン
は上記MOSトランジスタT2 のソースにそれぞれ接続
されている。
【0053】上記MOSトランジスタT11のゲートに
は、読み出し制御手段としてのドライバ回路3から負極
性のスイッチングパルス信号Pが入力されるようになっ
ている。また、上記スイッチングパルス信号PはCMO
Sインバータ4において極性が反転され、上記CMOS
インバータ4から出力される正極性のスイッチングパル
ス信号バーPが上記MOSトランジスタT12のゲートに
入力される。これらMOSトランジスタT11・T12から
成るCMOSトランスファーゲートS1は、上記スイッ
チングパルス信号Pの発生期間中に導通状態(ON)と
なり、ゲートとドレインとがクロスカップル接続された
第1および第2のMOSトランジスタとしてのMOSト
ランジスタT1 ・T2 の両ソース間を短絡する一方、上
記スイッチングパルス信号Pの発生期間以外のときは非
導通状態(OFF)となり、上記MOSトランジスタT
1 ・T2 の両ソース間を遮断する。
は、読み出し制御手段としてのドライバ回路3から負極
性のスイッチングパルス信号Pが入力されるようになっ
ている。また、上記スイッチングパルス信号PはCMO
Sインバータ4において極性が反転され、上記CMOS
インバータ4から出力される正極性のスイッチングパル
ス信号バーPが上記MOSトランジスタT12のゲートに
入力される。これらMOSトランジスタT11・T12から
成るCMOSトランスファーゲートS1は、上記スイッ
チングパルス信号Pの発生期間中に導通状態(ON)と
なり、ゲートとドレインとがクロスカップル接続された
第1および第2のMOSトランジスタとしてのMOSト
ランジスタT1 ・T2 の両ソース間を短絡する一方、上
記スイッチングパルス信号Pの発生期間以外のときは非
導通状態(OFF)となり、上記MOSトランジスタT
1 ・T2 の両ソース間を遮断する。
【0054】上記の構成において、ドライバ回路3の電
源VDDより電圧が供給されて上記ビット線BIT・バー
BITがHighレベルに保持されることにより、上記
SRAMは情報読み出し可能状態となる。図1および図
2で示す構成で述べた様に、このときビット線BIT・
バーBITには略等しい電流が流れることになる。ここ
で、この状態のときにビット線BIT・バーBITに流
れる電流量を(I+i)とする。
源VDDより電圧が供給されて上記ビット線BIT・バー
BITがHighレベルに保持されることにより、上記
SRAMは情報読み出し可能状態となる。図1および図
2で示す構成で述べた様に、このときビット線BIT・
バーBITには略等しい電流が流れることになる。ここ
で、この状態のときにビット線BIT・バーBITに流
れる電流量を(I+i)とする。
【0055】ここで、ドライバ回路3は、図4に示すよ
うに、情報を読み出そうとするメモリセル1に読み出し
信号としてのアドレス選択信号a3 を出力する直前に、
スイッチングパルス信号Pをセンス増幅器2′のCMO
SトランスファーゲートS1・S2に出力する。これに
より、上記MOSトランジスタT1 ・T2 の両ゲート間
および両ソース間が短絡される。そして、このスイッチ
ングパルス信号Pの発生期間中は、MOSトランジスタ
T1 ・T2 の両ゲートが常に等電位に保持されるので、
この状態ではビット線BIT・バーBITに流れる電流
が変化しても正帰還動作が行われない平衡状態となる。
そして、この状態では、相補出力信号D・バーDのレベ
ルがHighとLowとの中間レベルで略等しくなる。
うに、情報を読み出そうとするメモリセル1に読み出し
信号としてのアドレス選択信号a3 を出力する直前に、
スイッチングパルス信号Pをセンス増幅器2′のCMO
SトランスファーゲートS1・S2に出力する。これに
より、上記MOSトランジスタT1 ・T2 の両ゲート間
および両ソース間が短絡される。そして、このスイッチ
ングパルス信号Pの発生期間中は、MOSトランジスタ
T1 ・T2 の両ゲートが常に等電位に保持されるので、
この状態ではビット線BIT・バーBITに流れる電流
が変化しても正帰還動作が行われない平衡状態となる。
そして、この状態では、相補出力信号D・バーDのレベ
ルがHighとLowとの中間レベルで略等しくなる。
【0056】そして、上記スイッチングパルス信号Pの
発生開始後、直ちに、ドライバ回路3からメモリセル1
にアドレス選択信号a3 が出力される。尚、アドレス選
択信号a3 の前縁は、上記スイッチングパルス信号Pの
発生期間中に存在する。これにより、選択されたメモリ
セル1の情報記憶状態に応じてビット線BIT・バーB
ITを流れる電流がメモリセル1内に引き込まれること
になる。このときメモリセル1へ引き込まれる電流量を
Iとする。尚、ここでは、図3に示すように、ビット線
BITを流れる電流がメモリセル1へ引き込まれるとす
る。
発生開始後、直ちに、ドライバ回路3からメモリセル1
にアドレス選択信号a3 が出力される。尚、アドレス選
択信号a3 の前縁は、上記スイッチングパルス信号Pの
発生期間中に存在する。これにより、選択されたメモリ
セル1の情報記憶状態に応じてビット線BIT・バーB
ITを流れる電流がメモリセル1内に引き込まれること
になる。このときメモリセル1へ引き込まれる電流量を
Iとする。尚、ここでは、図3に示すように、ビット線
BITを流れる電流がメモリセル1へ引き込まれるとす
る。
【0057】このように、メモリセル1にアドレス選択
信号a3 が入力されてメモリセル1がビット線BITを
流れる電流を引き込み始めると、ドライバ回路3は、直
ちにスイッチングパルス信号Pを立ち上げ(図2参
照)、CMOSトランスファーゲートS1・S2を非導
通状態にする。これにより、MOSトランジスタT1 ・
T2 の両ゲート間および両ソース間が遮断され、MOS
トランジスタT1 ・T2 は、正帰還動作が行われる状態
になる。
信号a3 が入力されてメモリセル1がビット線BITを
流れる電流を引き込み始めると、ドライバ回路3は、直
ちにスイッチングパルス信号Pを立ち上げ(図2参
照)、CMOSトランスファーゲートS1・S2を非導
通状態にする。これにより、MOSトランジスタT1 ・
T2 の両ゲート間および両ソース間が遮断され、MOS
トランジスタT1 ・T2 は、正帰還動作が行われる状態
になる。
【0058】この後、直ちに、MOSトランジスタT1
・T2 において正帰還動作が開始されるが、この正帰還
動作は、MOSトランジスタT1 ・T2 が安定状態に落
ち着くまでの中間状態から開始されることになるので、
MOSトランジスタT1 がOFF、MOSトランジスタ
T2 がONの安定状態に落ち着くまでに要する正帰還動
作期間が通常よりも非常に短くなる。そして、上記MO
SトランジスタT1 ・T2 における正帰還動作に伴っ
て、相補出力信号D・バーDのレベルはHighとLo
wとの中間レベルから急激にひろがり、相補出力信号D
はLowレベル、相補出力信号バーDはHighレベル
になる。
・T2 において正帰還動作が開始されるが、この正帰還
動作は、MOSトランジスタT1 ・T2 が安定状態に落
ち着くまでの中間状態から開始されることになるので、
MOSトランジスタT1 がOFF、MOSトランジスタ
T2 がONの安定状態に落ち着くまでに要する正帰還動
作期間が通常よりも非常に短くなる。そして、上記MO
SトランジスタT1 ・T2 における正帰還動作に伴っ
て、相補出力信号D・バーDのレベルはHighとLo
wとの中間レベルから急激にひろがり、相補出力信号D
はLowレベル、相補出力信号バーDはHighレベル
になる。
【0059】そして、上記メモリセル1に続いて別のメ
モリセル1が選択される場合も、上記同様、次に選択さ
れるメモリセル1にアドレス選択信号a4 が入力される
直前に立ち下がり、メモリセル1にアドレス選択信号a
4 が入力されると直ちに立ち上がるスイッチングパルス
信号Pがドライバ回路からセンス増幅器2′のCMOS
トランスファーゲートS1・S2に出力される。
モリセル1が選択される場合も、上記同様、次に選択さ
れるメモリセル1にアドレス選択信号a4 が入力される
直前に立ち下がり、メモリセル1にアドレス選択信号a
4 が入力されると直ちに立ち上がるスイッチングパルス
信号Pがドライバ回路からセンス増幅器2′のCMOS
トランスファーゲートS1・S2に出力される。
【0060】この場合、上記アドレス選択信号a4 によ
ってメモリセル1が選択されるまでは、アドレス選択信
号a3 によって別のメモリセル1が選択されているの
で、ビット線BITを流れる電流はi、ビット線バーB
ITを流れる電流は(I+i)となっている。この状態
で、(アドレス選択信号a4 の発生前に)スイッチング
パルス信号Pが発生されることにより、CMOSトラン
スファーゲートS2が導通状態となり、MOSトランジ
スタT1 ・T2 の両ソース間が短絡されるので、センス
増幅器2′への入力電流は等しくなり、クロスカップル
接続されたMOSトランジスタT1 ・T2 の正帰還動作
が弱められる。即ち、スイッチングパルス信号Pの発生
期間中は、CMOSトランスファーゲートS1・S2が
導通状態となることにより、MOSトランジスタT1 ・
T2 の正帰還動作が弱められる。
ってメモリセル1が選択されるまでは、アドレス選択信
号a3 によって別のメモリセル1が選択されているの
で、ビット線BITを流れる電流はi、ビット線バーB
ITを流れる電流は(I+i)となっている。この状態
で、(アドレス選択信号a4 の発生前に)スイッチング
パルス信号Pが発生されることにより、CMOSトラン
スファーゲートS2が導通状態となり、MOSトランジ
スタT1 ・T2 の両ソース間が短絡されるので、センス
増幅器2′への入力電流は等しくなり、クロスカップル
接続されたMOSトランジスタT1 ・T2 の正帰還動作
が弱められる。即ち、スイッチングパルス信号Pの発生
期間中は、CMOSトランスファーゲートS1・S2が
導通状態となることにより、MOSトランジスタT1 ・
T2 の正帰還動作が弱められる。
【0061】そして、ドライバ回路3は、メモリセル1
にアドレス選択信号a4 を出力した後、直ちにCMOS
トランスファーゲートS1・S2を非導通状態にし、M
OSトランジスタT1 ・T2 の正帰還動作を開始させ
る。
にアドレス選択信号a4 を出力した後、直ちにCMOS
トランスファーゲートS1・S2を非導通状態にし、M
OSトランジスタT1 ・T2 の正帰還動作を開始させ
る。
【0062】この場合、上記第2スイッチング手段S2
が非導通状態にされると同時にビット線BITを流れる
電流は(I+i)になるように増加する一方、ビット線
バーBITを流れる電流はiになるように減少し、これ
に伴い、MOSトランジスタT1 がON、MOSトラン
ジスタT2 がOFFになるようにMOSトランジスタT
1 ・T2 において正帰還動作が行われる。これにより、
相補出力信号D・バーDのレベルはHighとLowと
の中間レベルから急激にひろがり、相補出力信号DはH
ighレベル、相補出力信号バーDはLowレベルにな
る。尚、CMOSトランスファーゲートS1・S2を備
えていない従来のセンス増幅器の相補出力信号を、図4
中に点線で示している。
が非導通状態にされると同時にビット線BITを流れる
電流は(I+i)になるように増加する一方、ビット線
バーBITを流れる電流はiになるように減少し、これ
に伴い、MOSトランジスタT1 がON、MOSトラン
ジスタT2 がOFFになるようにMOSトランジスタT
1 ・T2 において正帰還動作が行われる。これにより、
相補出力信号D・バーDのレベルはHighとLowと
の中間レベルから急激にひろがり、相補出力信号DはH
ighレベル、相補出力信号バーDはLowレベルにな
る。尚、CMOSトランスファーゲートS1・S2を備
えていない従来のセンス増幅器の相補出力信号を、図4
中に点線で示している。
【0063】上記のように、本実施例のSRAMは、セ
ンス増幅器2′のMOSトランジスタT1 ・T2 の両ゲ
ート間の断接を切り換え可能なCMOSトランスファー
ゲートS1と、MOSトランジスタT1 ・T2 の両ソー
ス間の断接を切り換え可能なCMOSトランスファーゲ
ートS2とを備えており、これらCMOSトランスファ
ーゲートS1・S2は、メモリセル1にアドレス選択信
号が入力される直前に立ち下がりメモリセル1にアドレ
ス選択信号が入力されると直ちに立ち上がるスイッチン
グパルス信号Pがドライバ回路3から出力されている期
間だけ導通状態となるようになっている。
ンス増幅器2′のMOSトランジスタT1 ・T2 の両ゲ
ート間の断接を切り換え可能なCMOSトランスファー
ゲートS1と、MOSトランジスタT1 ・T2 の両ソー
ス間の断接を切り換え可能なCMOSトランスファーゲ
ートS2とを備えており、これらCMOSトランスファ
ーゲートS1・S2は、メモリセル1にアドレス選択信
号が入力される直前に立ち下がりメモリセル1にアドレ
ス選択信号が入力されると直ちに立ち上がるスイッチン
グパルス信号Pがドライバ回路3から出力されている期
間だけ導通状態となるようになっている。
【0064】即ち、本SRAMは、CMOSトランスフ
ァーゲートS1・S2を従来のセンス増幅器に追加し、
ドライバ回路3が上記スイッチングパルス信号Pを上記
CMOSトランスファーゲートS1・S2に出力するよ
うに構成したものであり、簡単な回路の追加によってM
OSトランジスタT1 ・T2 における正帰還動作が弱め
られ、メモリセル1の情報を高速で読み出すことができ
るようになっている。したがって、本実施例の構成を採
用することにより、MOSトランジスタを用いた大容量
SRAMにおいても、情報を高速で読み出すことが可能
となる。
ァーゲートS1・S2を従来のセンス増幅器に追加し、
ドライバ回路3が上記スイッチングパルス信号Pを上記
CMOSトランスファーゲートS1・S2に出力するよ
うに構成したものであり、簡単な回路の追加によってM
OSトランジスタT1 ・T2 における正帰還動作が弱め
られ、メモリセル1の情報を高速で読み出すことができ
るようになっている。したがって、本実施例の構成を採
用することにより、MOSトランジスタを用いた大容量
SRAMにおいても、情報を高速で読み出すことが可能
となる。
【0065】尚、本実施例では、第1および第2スイッ
チング手段としてCMOSトランスファーゲートS1・
S2が用いられているが、第1および第2スイッチング
手段は、pMOSトランジスタまたはnMOSトランジ
スタの何れか一方の単体構成でもよい。但し、本実施例
のようにCMOSトランスファーゲートにする方がより
高速なスイッチング動作が可能である。
チング手段としてCMOSトランスファーゲートS1・
S2が用いられているが、第1および第2スイッチング
手段は、pMOSトランジスタまたはnMOSトランジ
スタの何れか一方の単体構成でもよい。但し、本実施例
のようにCMOSトランスファーゲートにする方がより
高速なスイッチング動作が可能である。
【0066】また、上記構成において用いられているp
MOSトランジスタT3 ・T4 ・T9 ・T10を、nMO
Sトランジスタとし、電源からこれらの各ゲートに一定
の電圧が印加されるように構成してもよい。但し、上記
構成のようにpMOSトランジスタを用いる方が、低電
源電圧動作のためには望ましい。
MOSトランジスタT3 ・T4 ・T9 ・T10を、nMO
Sトランジスタとし、電源からこれらの各ゲートに一定
の電圧が印加されるように構成してもよい。但し、上記
構成のようにpMOSトランジスタを用いる方が、低電
源電圧動作のためには望ましい。
【0067】
【0068】
【0069】
【発明の効果】 本 発明のメモリ装置は、以上のように、
情報を記憶するメモリセルと、上記メモリセルに記憶さ
れている情報を読み出すための読み出し信号をメモリセ
ルに出力する読み出し制御手段と、上記メモリセルから
読み出される相補信号を伝達する一対のビット線がそれ
ぞれのソースに接続されると共に、ゲートとドレインと
がクロスカップル接続された第1のMOSトランジスタ
および第2のMOSトランジスタを有し、上記読み出し
信号がメモリセルに入力されたとき、上記一対のビット
線に流れる電流の変化を上記第1および第2のMOSト
ランジスタにより検出し、メモリセルに記憶されている
情報に応じた相補出力信号を出力するセンス増幅器とを
備えており、上記センス増幅器は、上記第1および第2
のMOSトランジスタの両ゲート間の断接を切り換え可
能な第1スイッチング手段と、第1および第2のMOS
トランジスタの両ソース間の断接を切り換え可能な第2
スイッチング手段とを備えていると共に、上記読み出し
制御手段は、メモリセルに読み出し信号を出力する直前
に上記第1および第2スイッチング手段を導通状態に
し、メモリセルに読み出し信号を出力した直後に上記第
1および第2スイッチング手段を非導通状態にするよう
な構成である。
情報を記憶するメモリセルと、上記メモリセルに記憶さ
れている情報を読み出すための読み出し信号をメモリセ
ルに出力する読み出し制御手段と、上記メモリセルから
読み出される相補信号を伝達する一対のビット線がそれ
ぞれのソースに接続されると共に、ゲートとドレインと
がクロスカップル接続された第1のMOSトランジスタ
および第2のMOSトランジスタを有し、上記読み出し
信号がメモリセルに入力されたとき、上記一対のビット
線に流れる電流の変化を上記第1および第2のMOSト
ランジスタにより検出し、メモリセルに記憶されている
情報に応じた相補出力信号を出力するセンス増幅器とを
備えており、上記センス増幅器は、上記第1および第2
のMOSトランジスタの両ゲート間の断接を切り換え可
能な第1スイッチング手段と、第1および第2のMOS
トランジスタの両ソース間の断接を切り換え可能な第2
スイッチング手段とを備えていると共に、上記読み出し
制御手段は、メモリセルに読み出し信号を出力する直前
に上記第1および第2スイッチング手段を導通状態に
し、メモリセルに読み出し信号を出力した直後に上記第
1および第2スイッチング手段を非導通状態にするよう
な構成である。
【0070】それゆえ、上記メモリセルから情報が読み
出されるとき、読み出される情報に応じて行われる第1
および第2のMOSトランジスタの正帰還動作が弱めら
れ、電流検出型のセンス増幅器を高速で動作させること
ができるので、情報の高速読み出しが可能であるという
効果を奏する。
出されるとき、読み出される情報に応じて行われる第1
および第2のMOSトランジスタの正帰還動作が弱めら
れ、電流検出型のセンス増幅器を高速で動作させること
ができるので、情報の高速読み出しが可能であるという
効果を奏する。
【図1】本発明の基礎となる構成を示すものであり、M
OSスタティック形RAMの要部を示す回路図である。
OSスタティック形RAMの要部を示す回路図である。
【図2】上記図1で示すRAMにおいて情報の読み出し
動作が行われているときの信号を示す波形図である。
動作が行われているときの信号を示す波形図である。
【図3】本発明の一実施例を示すものであり、MOSス
タティック形RAMの要部を示す回路図である。
タティック形RAMの要部を示す回路図である。
【図4】上記図3で示すRAMにおいて情報の読み出し
動作が行われているときの信号を示す波形図である。
動作が行われているときの信号を示す波形図である。
【図5】RAMのメモリセルを示す回路図である。
【図6】従来例を示すものであり、MOSスタティック
形RAMの要部を示す回路図である。
形RAMの要部を示す回路図である。
【図7】上記図6で示すRAMにおいて情報の読み出し
動作が行われているときの信号を示す波形図である。
動作が行われているときの信号を示す波形図である。
1 メモリセル 2・2′ センス増幅器 3 ドライバ回路(読み出し制御手段) T1 pMOSトランジスタ(第1のMOSトラン
ジスタ) T2 pMOSトランジスタ(第2のMOSトラン
ジスタ) S1 CMOSトランスファーゲート(第1スイッ
チング手段) S2 CMOSトランスファーゲート(第2スイッ
チング手段) BIT ビット線 バーBIT ビット線
ジスタ) T2 pMOSトランジスタ(第2のMOSトラン
ジスタ) S1 CMOSトランスファーゲート(第1スイッ
チング手段) S2 CMOSトランスファーゲート(第2スイッ
チング手段) BIT ビット線 バーBIT ビット線
Claims (1)
- 【請求項1】情報を記憶するメモリセルと、 上記メモリセルに記憶されている情報を読み出すための
読み出し信号をメモリセルに出力する読み出し制御手段
と、 上記メモリセルから読み出される相補信号を伝達する一
対のビット線がそれぞれのソースに接続されると共に、
ゲートとドレインとがクロスカップル接続された第1の
MOSトランジスタおよび第2のMOSトランジスタを
有し、上記読み出し信号がメモリセルに入力されたと
き、上記一対のビット線に流れる電流の変化を上記第1
および第2のMOSトランジスタにより検出し、メモリ
セルに記憶されている情報に応じた相補出力信号を出力
するセンス増幅器とを備えているメモリ装置において、 上記センス増幅器は、上記第1および第2のMOSトラ
ンジスタの両ゲート間の断接を切り換え可能な第1スイ
ッチング手段と、第1および第2のMOSトランジスタ
の両ソース間の断接を切り換え可能な第2スイッチング
手段とを備えており、 上記読み出し制御手段は、メモリセルに読み出し信号を
出力する直前に上記第1および第2スイッチング手段を
導通状態にし、メモリセルに読み出し信号を出力した直
後に上記第1および第2スイッチング手段を非導通状態
にするように構成されていることを特徴とするメモリ装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4235940A JP2912095B2 (ja) | 1992-09-03 | 1992-09-03 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4235940A JP2912095B2 (ja) | 1992-09-03 | 1992-09-03 | メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0684377A JPH0684377A (ja) | 1994-03-25 |
JP2912095B2 true JP2912095B2 (ja) | 1999-06-28 |
Family
ID=16993483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4235940A Expired - Fee Related JP2912095B2 (ja) | 1992-09-03 | 1992-09-03 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2912095B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0145855B1 (ko) * | 1995-04-28 | 1998-11-02 | 김광호 | 반도체 메모리장치의 전류센스앰프회로 |
-
1992
- 1992-09-03 JP JP4235940A patent/JP2912095B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0684377A (ja) | 1994-03-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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