JP3163315B2 - 昇圧回路装置 - Google Patents
昇圧回路装置Info
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Description
【0001】
【産業上の利用分野】本発明は、昇圧回路装置に係り、
特に、低い電源電圧のときでも動作可能であり、かつ、
高効率で優れた昇圧特性を発揮する昇圧回路装置に関す
る。そして、この昇圧回路装置は、マイクロコンピュー
タ(マイコン)等の半導体集積回路の電源に用いて好適
なものである。
特に、低い電源電圧のときでも動作可能であり、かつ、
高効率で優れた昇圧特性を発揮する昇圧回路装置に関す
る。そして、この昇圧回路装置は、マイクロコンピュー
タ(マイコン)等の半導体集積回路の電源に用いて好適
なものである。
【0002】
【従来の技術】最近、電池電源によって駆動される小型
電子機器が多くの分野で利用されるようになり、その利
用の拡大に伴い、電池電源の寿命をできるだけ延ばすた
め、及び、電子機器の小型化のために、当該電子機器に
用いられている大規模半導体集積回路についても、0.
9乃至1.8V程度の低い電源電圧で動作することが要
求されるようになった。このため、当該電子機器におい
ては、このような大規模半導体集積回路を有効に駆動す
るため、内蔵MOSFETのオン抵抗を低減するため、
入出力伝達特性を改善するため等の理由によって、電源
電圧を適宜の電圧レベルまで上昇させる昇圧回路装置を
用いている。
電子機器が多くの分野で利用されるようになり、その利
用の拡大に伴い、電池電源の寿命をできるだけ延ばすた
め、及び、電子機器の小型化のために、当該電子機器に
用いられている大規模半導体集積回路についても、0.
9乃至1.8V程度の低い電源電圧で動作することが要
求されるようになった。このため、当該電子機器におい
ては、このような大規模半導体集積回路を有効に駆動す
るため、内蔵MOSFETのオン抵抗を低減するため、
入出力伝達特性を改善するため等の理由によって、電源
電圧を適宜の電圧レベルまで上昇させる昇圧回路装置を
用いている。
【0003】ここで、図6は、既知のn倍昇圧回路装置
の構成の一例を示すブロック構成図であり、図7は、図
6に図示の昇圧回路装置に用いられる電圧レベル変換回
路の構成の一例を示す回路構成図である。なお、以下の
説明においては、説明の便宜上、電圧レベル変換回路を
全てレベルシフト回路と称する。
の構成の一例を示すブロック構成図であり、図7は、図
6に図示の昇圧回路装置に用いられる電圧レベル変換回
路の構成の一例を示す回路構成図である。なお、以下の
説明においては、説明の便宜上、電圧レベル変換回路を
全てレベルシフト回路と称する。
【0004】図6及び図7において、51−1は第1レ
ベルシフト回路、51−2は第2レベルシフト回路、5
1−nは第nレベルシフト回路、52はチャ−ジポンプ
回路、53−1は第1クロック信号入力端子、53−2
は第2クロック信号入力端子、53−nは第nクロック
信号入力端子、54−1は第1昇圧電圧(VH1)出力端
子、54−2は第2昇圧電圧(VH2)出力端子、54−
nは第n(最高)昇圧電圧(VHn)出力端子、55は電
源電圧(Vcc)供給端子、55dは駆動電圧供給端
子、56−1は第1CMOSゲート回路、56−2は第
2CMOSゲート回路、56−3は第3CMOSゲート
回路、57−1は第1PチャネルMOSFET、57−
2は第2PチャネルMOSFET、57−3は第3Pチ
ャネルMOSFET、57−4は第4PチャネルMOS
FET、58−1は第1NチャネルMOSFET、58
−2は第2NチャネルMOSFETである。
ベルシフト回路、51−2は第2レベルシフト回路、5
1−nは第nレベルシフト回路、52はチャ−ジポンプ
回路、53−1は第1クロック信号入力端子、53−2
は第2クロック信号入力端子、53−nは第nクロック
信号入力端子、54−1は第1昇圧電圧(VH1)出力端
子、54−2は第2昇圧電圧(VH2)出力端子、54−
nは第n(最高)昇圧電圧(VHn)出力端子、55は電
源電圧(Vcc)供給端子、55dは駆動電圧供給端
子、56−1は第1CMOSゲート回路、56−2は第
2CMOSゲート回路、56−3は第3CMOSゲート
回路、57−1は第1PチャネルMOSFET、57−
2は第2PチャネルMOSFET、57−3は第3Pチ
ャネルMOSFET、57−4は第4PチャネルMOS
FET、58−1は第1NチャネルMOSFET、58
−2は第2NチャネルMOSFETである。
【0005】そして、第1レベルシフト回路51−1
は、第1クロック信号入力端子53−1から第1クロッ
ク信号(CK1)が供給され、第n昇圧電圧(VHn)供
給端子54−nから駆動電圧が供給され、電源電圧供給
端子55から電源電圧(Vcc)が供給されるもので、
それにより電源電圧(Vcc)を最高昇圧電圧(VHn)
方向にレベルシフトした変換出力電圧が得られ、この変
換出力電圧がチャ−ジポンプ回路52に供給される構成
になっている。第2レベルシフト回路51−2及び第n
レベルシフト回路51−nも、第1レベルシフト回路5
1−1の構成と全く同様であって、いずれも、電源電圧
(Vcc)を最高昇圧電圧(VHn)方向にレベルシフト
した変換出力電圧がチャ−ジポンプ回路52にそれぞれ
供給される構成になっている。
は、第1クロック信号入力端子53−1から第1クロッ
ク信号(CK1)が供給され、第n昇圧電圧(VHn)供
給端子54−nから駆動電圧が供給され、電源電圧供給
端子55から電源電圧(Vcc)が供給されるもので、
それにより電源電圧(Vcc)を最高昇圧電圧(VHn)
方向にレベルシフトした変換出力電圧が得られ、この変
換出力電圧がチャ−ジポンプ回路52に供給される構成
になっている。第2レベルシフト回路51−2及び第n
レベルシフト回路51−nも、第1レベルシフト回路5
1−1の構成と全く同様であって、いずれも、電源電圧
(Vcc)を最高昇圧電圧(VHn)方向にレベルシフト
した変換出力電圧がチャ−ジポンプ回路52にそれぞれ
供給される構成になっている。
【0006】また、それぞれのレベルシフト回路51−
1乃至51−nは、全部を図示していないが、いずれも
同じ回路構成を有するものである。即ち、第1レベルシ
フト回路51−1の構成を例に挙げれば、第1レベルシ
フト回路51−1は、第3PチャネルMOSFET57
−3と第1NチャネルMOSFET58−1との直列接
続からなる第1CMOSゲート回路56−1と、第4P
チャネルMOSFET57−4と第2NチャネルMOS
FET58−2との直列接続からなる第2CMOSゲー
ト回路56−2を具備し、第1CMOSゲート回路56
−1に第1PチャネルMOSFET57−1が直列接続
され、第2CMOSゲート回路56−2に第2Pチャネ
ルMOSFET57−2が直列接続される。この場合、
第1CMOSゲート回路56−1の入力は直接第1クロ
ック信号入力端子53−1に接続され、第2CMOSゲ
ート回路56−2の入力は第3CMOSゲート回路56
−3を介して第1クロック信号入力端子53−1に接続
される。第1PチャネルMOSFET57−1のゲート
は第2CMOSゲート回路56−2の出力に接続され、
第2PチャネルMOSFET57−2のゲートは第1C
MOSゲート回路56−1の出力に接続される。第1P
チャネルMOSFET57−1のソース及び基体、第2
PチャネルMOSFET57−2のソース及び基体は、
ともに、駆動電圧供給端子55dを介してチャ−ジポン
プ回路52の第n昇圧電圧(VHn)出力端子54−nに
共通接続され、第1CMOSゲート回路56−1の出力
は、チャ−ジポンプ回路52の1つの入力(図番なし)
に接続され、第3CMOSゲート回路56−3の電源は
電源電圧(Vcc)供給端子55に接続される。
1乃至51−nは、全部を図示していないが、いずれも
同じ回路構成を有するものである。即ち、第1レベルシ
フト回路51−1の構成を例に挙げれば、第1レベルシ
フト回路51−1は、第3PチャネルMOSFET57
−3と第1NチャネルMOSFET58−1との直列接
続からなる第1CMOSゲート回路56−1と、第4P
チャネルMOSFET57−4と第2NチャネルMOS
FET58−2との直列接続からなる第2CMOSゲー
ト回路56−2を具備し、第1CMOSゲート回路56
−1に第1PチャネルMOSFET57−1が直列接続
され、第2CMOSゲート回路56−2に第2Pチャネ
ルMOSFET57−2が直列接続される。この場合、
第1CMOSゲート回路56−1の入力は直接第1クロ
ック信号入力端子53−1に接続され、第2CMOSゲ
ート回路56−2の入力は第3CMOSゲート回路56
−3を介して第1クロック信号入力端子53−1に接続
される。第1PチャネルMOSFET57−1のゲート
は第2CMOSゲート回路56−2の出力に接続され、
第2PチャネルMOSFET57−2のゲートは第1C
MOSゲート回路56−1の出力に接続される。第1P
チャネルMOSFET57−1のソース及び基体、第2
PチャネルMOSFET57−2のソース及び基体は、
ともに、駆動電圧供給端子55dを介してチャ−ジポン
プ回路52の第n昇圧電圧(VHn)出力端子54−nに
共通接続され、第1CMOSゲート回路56−1の出力
は、チャ−ジポンプ回路52の1つの入力(図番なし)
に接続され、第3CMOSゲート回路56−3の電源は
電源電圧(Vcc)供給端子55に接続される。
【0007】前記構成において、第1クロック信号入力
端子53−1に第1クロック信号のハイレベル(H)、
即ち、電源電圧(Vcc)レベルが供給されると、第1
CMOSゲート回路56−1の第1NチャネルMOSF
ET58−1がオン状態になるが、この時点において
は、第1CMOSゲート回路56−1の第3Pチャネル
MOSFET57−3及び第1PチャネルMOSFET
57−1はともにオン状態に持続されているため、第1
CMOSゲート回路56−1の出力は電源電圧(Vc
c)と接地電圧との間の中間電位にある。その後、第3
CMOSゲート回路56−3に供給された第1クロック
信号のハイレベル(H)が第3CMOSゲート回路56
−3で反転され、第2CMOSゲート回路56−2の入
力に第1クロック信号のローレベル(L)、即ち、接地
電圧が供給されると、第2CMOSゲート回路56−2
の第2NチャネルMOSFET58−2がオフ状態にな
るので、第2及び第4PチャネルMOSFET57−
2、57−4を介して第2CMOSゲート回路56−2
の出力に昇圧電圧が供給され、これにより第1Pチャネ
ルMOSFET57−1が完全にオフ状態になり、第1
CMOSゲート回路56−1の出力は接地電圧になる。
一方、第1クロック信号入力端子53−1に第1クロッ
ク信号のローレベル(L)、即ち、接地電圧が供給され
たときは、前述の動作と対称的な動作が行われて、第1
CMOSゲート回路56−1の出力に昇圧電圧が供給さ
れ、第2CMOSゲート回路56−2の出力に接地電圧
が供給される。なお、本例の第1レベルシフト回路51
−1は、図示のように、第1クロック信号入力端子53
−1を入力端子に、第1CMOSゲート回路56−1の
出力を出力端子にすれば、反転型のものになるが、第2
CMOSゲート回路56−2の出力を出力端子にすれ
ば、非反転型のものになる。
端子53−1に第1クロック信号のハイレベル(H)、
即ち、電源電圧(Vcc)レベルが供給されると、第1
CMOSゲート回路56−1の第1NチャネルMOSF
ET58−1がオン状態になるが、この時点において
は、第1CMOSゲート回路56−1の第3Pチャネル
MOSFET57−3及び第1PチャネルMOSFET
57−1はともにオン状態に持続されているため、第1
CMOSゲート回路56−1の出力は電源電圧(Vc
c)と接地電圧との間の中間電位にある。その後、第3
CMOSゲート回路56−3に供給された第1クロック
信号のハイレベル(H)が第3CMOSゲート回路56
−3で反転され、第2CMOSゲート回路56−2の入
力に第1クロック信号のローレベル(L)、即ち、接地
電圧が供給されると、第2CMOSゲート回路56−2
の第2NチャネルMOSFET58−2がオフ状態にな
るので、第2及び第4PチャネルMOSFET57−
2、57−4を介して第2CMOSゲート回路56−2
の出力に昇圧電圧が供給され、これにより第1Pチャネ
ルMOSFET57−1が完全にオフ状態になり、第1
CMOSゲート回路56−1の出力は接地電圧になる。
一方、第1クロック信号入力端子53−1に第1クロッ
ク信号のローレベル(L)、即ち、接地電圧が供給され
たときは、前述の動作と対称的な動作が行われて、第1
CMOSゲート回路56−1の出力に昇圧電圧が供給さ
れ、第2CMOSゲート回路56−2の出力に接地電圧
が供給される。なお、本例の第1レベルシフト回路51
−1は、図示のように、第1クロック信号入力端子53
−1を入力端子に、第1CMOSゲート回路56−1の
出力を出力端子にすれば、反転型のものになるが、第2
CMOSゲート回路56−2の出力を出力端子にすれ
ば、非反転型のものになる。
【0008】次に、図8は、既知の2倍昇圧回路装置に
利用されるチャージポンプ回路52の構成の一例を示す
回路構成図である。
利用されるチャージポンプ回路52の構成の一例を示す
回路構成図である。
【0009】図8において、60−1は第1Pチャネル
MOSFET、60−2は第2PチャネルMOSFE
T、60−3は第3PチャネルMOSFET、60−4
は第4PチャネルMOSFET、61はNチャネルMO
SFET、62−1は第1容量素子、62−2は第2容
量素子、63は電源電圧供給端子、64はリセット用レ
ベルシフト回路、65はインバータ、66はリセット信
号供給端子であり、その他、図6及び図7に示された構
成要素と同じ構成要素については同じ符号を付けてい
る。
MOSFET、60−2は第2PチャネルMOSFE
T、60−3は第3PチャネルMOSFET、60−4
は第4PチャネルMOSFET、61はNチャネルMO
SFET、62−1は第1容量素子、62−2は第2容
量素子、63は電源電圧供給端子、64はリセット用レ
ベルシフト回路、65はインバータ、66はリセット信
号供給端子であり、その他、図6及び図7に示された構
成要素と同じ構成要素については同じ符号を付けてい
る。
【0010】そして、第1PチャネルMOSFET60
−1は、ソースが電源電圧供給端子63に、ドレインが
第1容量素子62−1の一端にそれぞれ接続され、第2
レベルシフト回路51−2の反転出力で開閉が制御され
る。第2PチャネルMOSFET60−2は、ソースが
電源電圧供給端子63に、ドレインが第1容量素子62
−1の他端にそれぞれ接続され、第1レベルシフト回路
51−1の反転出力で開閉が制御される。第3Pチャネ
ルMOSFET60−3は、ソースが第1容量素子62
−1の他端に、ドレインが第2昇圧電圧出力端子54−
2にそれぞれ接続され、第2レベルシフト回路51−2
の反転出力で開閉が制御される。第4PチャネルMOS
FET60−4は、ソースが第2昇圧電圧出力端子54
−2に、ドレインが電源電圧供給端子63にそれぞれ接
続され、リセット用レベルシフト回路64の出力で開閉
が制御される。NチャネルMOSFET61は、ドレイ
ンが第1容量素子62−1の一端に、ソースが接地点に
それぞれ接続され、第1レベルシフト回路51−1の非
反転出力で開閉が制御される。第2容量素子62−2
は、一端が第2昇圧電圧出力端子54−2に、他端が接
地点にそれぞれ接続される。リセット用レベルシフト回
路64の入力はインバータ65の出力に接続され、イン
バータ65の入力はリセット信号供給端子66に接続さ
れる。
−1は、ソースが電源電圧供給端子63に、ドレインが
第1容量素子62−1の一端にそれぞれ接続され、第2
レベルシフト回路51−2の反転出力で開閉が制御され
る。第2PチャネルMOSFET60−2は、ソースが
電源電圧供給端子63に、ドレインが第1容量素子62
−1の他端にそれぞれ接続され、第1レベルシフト回路
51−1の反転出力で開閉が制御される。第3Pチャネ
ルMOSFET60−3は、ソースが第1容量素子62
−1の他端に、ドレインが第2昇圧電圧出力端子54−
2にそれぞれ接続され、第2レベルシフト回路51−2
の反転出力で開閉が制御される。第4PチャネルMOS
FET60−4は、ソースが第2昇圧電圧出力端子54
−2に、ドレインが電源電圧供給端子63にそれぞれ接
続され、リセット用レベルシフト回路64の出力で開閉
が制御される。NチャネルMOSFET61は、ドレイ
ンが第1容量素子62−1の一端に、ソースが接地点に
それぞれ接続され、第1レベルシフト回路51−1の非
反転出力で開閉が制御される。第2容量素子62−2
は、一端が第2昇圧電圧出力端子54−2に、他端が接
地点にそれぞれ接続される。リセット用レベルシフト回
路64の入力はインバータ65の出力に接続され、イン
バータ65の入力はリセット信号供給端子66に接続さ
れる。
【0011】前記構成によるチャージポンプ回路52
は、概略、次のように動作する。
は、概略、次のように動作する。
【0012】第1クロック信号入力端子53−1に第1
クロック信号のハイレベル(H)が供給され、第2クロ
ック信号入力端子53−2に第2クロック信号のローレ
ベル(L)が供給されると、第1レベルシフト51−1
の反転出力及び非反転出力に生じた電圧により、第2P
チャネルMOSFET60−2及びNチャネルMOSF
ET61はともにオン状態になり、第2レベルシフト5
1−2の反転出力に生じた電圧により、第1及び第3P
チャネルMOSFET60−1、60−3はともにオフ
状態になり、第1容量素子62−1は電源電圧(Vc
c)にプリチャ−ジされる。次に、第1クロック信号入
力端子53−1に第1クロック信号のローレベル(L)
が供給され、第2クロック信号入力端子53−2に第2
クロック信号のハイレベル(H)が供給されると、第2
レベルシフト51−2の反転出力に生じた電圧により、
第1及び第3PチャネルMOSFET60−1、60−
3はともにオン状態になり、第1レベルシフト51−1
の反転出力及び非反転出力に生じた電圧により、第2P
チャネルMOSFET60−2及びNチャネルMOSF
ET61はともにオフ状態になり、第1容量素子62−
1は、一端の電圧が接地電圧から電源電圧(Vcc)ま
で、他端の電圧が電源電圧(Vcc)からそれより高い
電圧までそれぞれ押し上げられて昇圧され、第2昇圧出
力端子54−2に昇圧電圧が供給される。このようなチ
ャ−ジポンプ動作を何回も繰返し行うことによって、第
2昇圧電圧出力端子54−2に生じる電圧は徐々に上昇
し、最終的に電源電圧(Vcc)の2倍に近い電圧(2
Vcc)まで上昇した昇圧電圧が得られる。このとき、
リセット信号供給端子66に供給されるリセット信号が
ハイレベル(H)になると、インバータ65の出力がロ
ーレベル(L)に、リセット用レベルシフト回路65の
出力もローレベル(L)になるので、第4PチャネルM
OSFET60−4がオン状態になり、第2昇圧出力端
子54−2と電源電圧供給端子63とが短絡され、昇圧
回路装置は、第2昇圧出力端子54−2に電源電圧(V
cc)が供給されたリセット状態になる。
クロック信号のハイレベル(H)が供給され、第2クロ
ック信号入力端子53−2に第2クロック信号のローレ
ベル(L)が供給されると、第1レベルシフト51−1
の反転出力及び非反転出力に生じた電圧により、第2P
チャネルMOSFET60−2及びNチャネルMOSF
ET61はともにオン状態になり、第2レベルシフト5
1−2の反転出力に生じた電圧により、第1及び第3P
チャネルMOSFET60−1、60−3はともにオフ
状態になり、第1容量素子62−1は電源電圧(Vc
c)にプリチャ−ジされる。次に、第1クロック信号入
力端子53−1に第1クロック信号のローレベル(L)
が供給され、第2クロック信号入力端子53−2に第2
クロック信号のハイレベル(H)が供給されると、第2
レベルシフト51−2の反転出力に生じた電圧により、
第1及び第3PチャネルMOSFET60−1、60−
3はともにオン状態になり、第1レベルシフト51−1
の反転出力及び非反転出力に生じた電圧により、第2P
チャネルMOSFET60−2及びNチャネルMOSF
ET61はともにオフ状態になり、第1容量素子62−
1は、一端の電圧が接地電圧から電源電圧(Vcc)ま
で、他端の電圧が電源電圧(Vcc)からそれより高い
電圧までそれぞれ押し上げられて昇圧され、第2昇圧出
力端子54−2に昇圧電圧が供給される。このようなチ
ャ−ジポンプ動作を何回も繰返し行うことによって、第
2昇圧電圧出力端子54−2に生じる電圧は徐々に上昇
し、最終的に電源電圧(Vcc)の2倍に近い電圧(2
Vcc)まで上昇した昇圧電圧が得られる。このとき、
リセット信号供給端子66に供給されるリセット信号が
ハイレベル(H)になると、インバータ65の出力がロ
ーレベル(L)に、リセット用レベルシフト回路65の
出力もローレベル(L)になるので、第4PチャネルM
OSFET60−4がオン状態になり、第2昇圧出力端
子54−2と電源電圧供給端子63とが短絡され、昇圧
回路装置は、第2昇圧出力端子54−2に電源電圧(V
cc)が供給されたリセット状態になる。
【0013】
【発明が解決しようとする課題】前記既知の昇圧回路装
置は、それぞれのレベルシフト回路51−1乃至51−
nの出力電圧によって、チャ−ジポンプ回路52に内蔵
の複数スイッチング素子を順次スイッチング動作させ、
これらスイッチング素子をスイッチングする度毎に、同
じくチャ−ジポンプ回路52に内蔵の複数容量素子に順
次高電圧をチャージさせ、最終的に、最終段容量素子の
両端から所望の最高昇圧電圧を出力させるものである。
かかる昇圧回路装置においては、その起動時に、スイッ
チング素子のオン抵抗が高く、未だ最終段容量素子に充
分なチャージがなされていないため、最終段容量素子に
充電される最高昇圧電圧も所望の昇圧電圧値よりもかな
り低い電圧値になっており、当然に、第1レベルシフト
回路51−1乃至第nレベルシフト回路51−nに駆動
電圧として供給される最高昇圧電圧(VHn)も、規定の
電圧よりかなり低いものになっている。即ち、第1乃至
第nレベルシフト回路51−1乃至51−nに供給され
る駆動電圧は、未だ安定的に確定していないものであ
る。
置は、それぞれのレベルシフト回路51−1乃至51−
nの出力電圧によって、チャ−ジポンプ回路52に内蔵
の複数スイッチング素子を順次スイッチング動作させ、
これらスイッチング素子をスイッチングする度毎に、同
じくチャ−ジポンプ回路52に内蔵の複数容量素子に順
次高電圧をチャージさせ、最終的に、最終段容量素子の
両端から所望の最高昇圧電圧を出力させるものである。
かかる昇圧回路装置においては、その起動時に、スイッ
チング素子のオン抵抗が高く、未だ最終段容量素子に充
分なチャージがなされていないため、最終段容量素子に
充電される最高昇圧電圧も所望の昇圧電圧値よりもかな
り低い電圧値になっており、当然に、第1レベルシフト
回路51−1乃至第nレベルシフト回路51−nに駆動
電圧として供給される最高昇圧電圧(VHn)も、規定の
電圧よりかなり低いものになっている。即ち、第1乃至
第nレベルシフト回路51−1乃至51−nに供給され
る駆動電圧は、未だ安定的に確定していないものであ
る。
【0014】そして、それぞれのレベルシフト回路51
−1乃至51−nの駆動のために供給される最高昇圧電
圧(VHn)が規定値よりも低いと、第1乃至第nレベル
シフト回路51−1乃至51−nにおいては、チャージ
ポンプ回路52内の第1乃至第4PチャネルMOSFE
T60−1乃至60−4を十分オフ状態にすることがで
きないばかりか、NチャネルMOSFET61を十分オ
ン状態にすることができず、第1乃至第nレベルシフト
回路51−1乃至51−nのそれぞれから充分にレベル
シフトした変換出力電圧を発生することができなくな
る。
−1乃至51−nの駆動のために供給される最高昇圧電
圧(VHn)が規定値よりも低いと、第1乃至第nレベル
シフト回路51−1乃至51−nにおいては、チャージ
ポンプ回路52内の第1乃至第4PチャネルMOSFE
T60−1乃至60−4を十分オフ状態にすることがで
きないばかりか、NチャネルMOSFET61を十分オ
ン状態にすることができず、第1乃至第nレベルシフト
回路51−1乃至51−nのそれぞれから充分にレベル
シフトした変換出力電圧を発生することができなくな
る。
【0015】即ち、前記既知の昇圧回路装置において
は、その起動時に、所望の最高昇圧電圧(VHn)に達す
るまでの時間が掛り過ぎる、即ち、昇圧回路装置の昇圧
速度が遅く、しかも、低い電源電圧を用いた際には、そ
の傾向が顕著に現われるという問題を有している。
は、その起動時に、所望の最高昇圧電圧(VHn)に達す
るまでの時間が掛り過ぎる、即ち、昇圧回路装置の昇圧
速度が遅く、しかも、低い電源電圧を用いた際には、そ
の傾向が顕著に現われるという問題を有している。
【0016】この問題に対し、図8に示されるように、
昇圧回路装置のリセット時または初期状態時に、電源電
圧供給端子63と昇圧出力端子54−2とを短絡する第
4PチャネルMOSFET60−4を設ければよいこと
は知られているが、かかる手段を講じたとしても、早い
時点に、第1乃至第3PチャネルMOSFET60−1
乃至60−3を充分オフさせ、または、NチャネルMO
SFET61を充分オンさせるには、前述のようなレベ
ルシフト回路の使用では不十分で、前記問題は依然と残
されている。
昇圧回路装置のリセット時または初期状態時に、電源電
圧供給端子63と昇圧出力端子54−2とを短絡する第
4PチャネルMOSFET60−4を設ければよいこと
は知られているが、かかる手段を講じたとしても、早い
時点に、第1乃至第3PチャネルMOSFET60−1
乃至60−3を充分オフさせ、または、NチャネルMO
SFET61を充分オンさせるには、前述のようなレベ
ルシフト回路の使用では不十分で、前記問題は依然と残
されている。
【0017】本発明は、かかる問題点を解決するもので
あって、その目的は、昇圧速度を改善し、低い電源電圧
の使用時においても優れた昇圧特性を示す昇圧回路装置
を提供することにある。
あって、その目的は、昇圧速度を改善し、低い電源電圧
の使用時においても優れた昇圧特性を示す昇圧回路装置
を提供することにある。
【0018】
【課題を解決するための手段】前記目的を達成するため
に、本発明による昇圧回路装置は、信号レベルが電源電
圧に等しいクロック信号と、駆動電圧として電源電圧よ
りも高い昇圧電圧とが供給され、クロック信号レベルを
駆動用昇圧電圧レベルにレベル変換した出力電圧を発生
する3つ以上の電圧レベル変換回路と、複数の容量素子
及び複数のスイッチング回路を具備し、3つ以上のレベ
ルシフト回路(電圧レベル変換回路)が発生した出力電
圧によって時分割的に複数のスイッチング回路をスイッ
チング駆動して出力昇圧電圧を形成するチャージポンプ
回路とを具備し、3つ以上のレベルシフト回路(電圧レ
ベル変換回路)は、第1及び第2MOSゲート回路と、
第1及び第2MOSゲート回路に直列接続された第1及
び第2MOSスイッチング素子とを備え、第1及び第2
MOSスイッチング素子のゲートが第2及び第1MOS
ゲート回路の出力に交差接続され、第1及び第2MOS
ゲート回路の入力にクロック信号及びその相補クロック
信号が供給され、第1及び第2MOSスイッチング素子
のソースにチャージポンプ回路で形成した昇圧電圧が供
給され、昇圧電圧は、3つ以上のレベルシフト回路(電
圧レベル変換回路)の中の少なくとも1つに最高昇圧電
圧よりも低い中間昇圧電圧が供給される手段を備える。
に、本発明による昇圧回路装置は、信号レベルが電源電
圧に等しいクロック信号と、駆動電圧として電源電圧よ
りも高い昇圧電圧とが供給され、クロック信号レベルを
駆動用昇圧電圧レベルにレベル変換した出力電圧を発生
する3つ以上の電圧レベル変換回路と、複数の容量素子
及び複数のスイッチング回路を具備し、3つ以上のレベ
ルシフト回路(電圧レベル変換回路)が発生した出力電
圧によって時分割的に複数のスイッチング回路をスイッ
チング駆動して出力昇圧電圧を形成するチャージポンプ
回路とを具備し、3つ以上のレベルシフト回路(電圧レ
ベル変換回路)は、第1及び第2MOSゲート回路と、
第1及び第2MOSゲート回路に直列接続された第1及
び第2MOSスイッチング素子とを備え、第1及び第2
MOSスイッチング素子のゲートが第2及び第1MOS
ゲート回路の出力に交差接続され、第1及び第2MOS
ゲート回路の入力にクロック信号及びその相補クロック
信号が供給され、第1及び第2MOSスイッチング素子
のソースにチャージポンプ回路で形成した昇圧電圧が供
給され、昇圧電圧は、3つ以上のレベルシフト回路(電
圧レベル変換回路)の中の少なくとも1つに最高昇圧電
圧よりも低い中間昇圧電圧が供給される手段を備える。
【0019】
【作用】前記手段によれば、少なくとも1つのレベルシ
フト回路は、駆動電圧として、チャ−ジポンプ回路から
出力される最高昇圧電圧が供給される代わりに、同じく
チャ−ジポンプ回路から出力される最高昇圧電圧より低
い中間昇圧電圧が供給されるもので、昇圧回路装置の起
動時に、この中間昇圧電圧の立上り速度は、最高昇圧電
圧の立上り速度に比べてかなり速いので、駆動電圧とし
て中間昇圧電圧が供給される少なくとも1つのレベルシ
フト回路は、極めて短時間の間に、所望の電圧レベルま
でレベルシフトさせた変換出力電圧をチャ−ジポンプ回
路に供給することが可能になり、それにより昇圧速度を
速めた昇圧回路装置を得ることができ、低い電源電圧の
使用時においても優れた昇圧特性が得られるものであ
る。
フト回路は、駆動電圧として、チャ−ジポンプ回路から
出力される最高昇圧電圧が供給される代わりに、同じく
チャ−ジポンプ回路から出力される最高昇圧電圧より低
い中間昇圧電圧が供給されるもので、昇圧回路装置の起
動時に、この中間昇圧電圧の立上り速度は、最高昇圧電
圧の立上り速度に比べてかなり速いので、駆動電圧とし
て中間昇圧電圧が供給される少なくとも1つのレベルシ
フト回路は、極めて短時間の間に、所望の電圧レベルま
でレベルシフトさせた変換出力電圧をチャ−ジポンプ回
路に供給することが可能になり、それにより昇圧速度を
速めた昇圧回路装置を得ることができ、低い電源電圧の
使用時においても優れた昇圧特性が得られるものであ
る。
【0020】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【0021】図1(a)は、本発明に係わる3倍昇圧回
路装置の第1の実施例を示すブロック構成図であり、図
1(b)は、第1の実施例におけるチャージポンプ回路
の具体的構成を示す回路構成図である。
路装置の第1の実施例を示すブロック構成図であり、図
1(b)は、第1の実施例におけるチャージポンプ回路
の具体的構成を示す回路構成図である。
【0022】図1(a)、(b)において、1−1は第
1レベルシフト回路、1−2は第2レベルシフト回路、
1−3は第3レベルシフト回路、2はチャージポンプ回
路、3−1は第1クロック信号入力端子、3−2は第2
クロック信号入力端子、3−3は第3クロック信号入力
端子、4−1は電源電圧(Vcc)に等しい電圧を出力
する第1昇圧電圧(VH1)出力端子、4−2は電源電圧
(Vcc)の2倍の電圧を出力する第2昇圧電圧
(VH2)出力端子、4−3は電源電圧(Vcc)の3倍
の電圧を出力する第3昇圧電圧(VH3)出力端子、5は
電源電圧(Vcc)供給端子、11−1は第1Pチャネ
ルMOSFET、11−2は第2PチャネルMOSFE
T、11−3は第3PチャネルMOSFET、11−4
は第4PチャネルMOSFET、11−5は第5Pチャ
ネルMOSFET、11−6は第6PチャネルMOSF
ET、11−7は第7PチャネルMOSFET、12は
NチャネルMOSFET、13−1は第1容量素子、1
3−2は第2容量素子、13−3は第3容量素子、14
はダイオード、15はインバータである。
1レベルシフト回路、1−2は第2レベルシフト回路、
1−3は第3レベルシフト回路、2はチャージポンプ回
路、3−1は第1クロック信号入力端子、3−2は第2
クロック信号入力端子、3−3は第3クロック信号入力
端子、4−1は電源電圧(Vcc)に等しい電圧を出力
する第1昇圧電圧(VH1)出力端子、4−2は電源電圧
(Vcc)の2倍の電圧を出力する第2昇圧電圧
(VH2)出力端子、4−3は電源電圧(Vcc)の3倍
の電圧を出力する第3昇圧電圧(VH3)出力端子、5は
電源電圧(Vcc)供給端子、11−1は第1Pチャネ
ルMOSFET、11−2は第2PチャネルMOSFE
T、11−3は第3PチャネルMOSFET、11−4
は第4PチャネルMOSFET、11−5は第5Pチャ
ネルMOSFET、11−6は第6PチャネルMOSF
ET、11−7は第7PチャネルMOSFET、12は
NチャネルMOSFET、13−1は第1容量素子、1
3−2は第2容量素子、13−3は第3容量素子、14
はダイオード、15はインバータである。
【0023】そして、第1レベルシフト回路1−1は、
第1クロック信号入力端子3−1から第1クロック信号
(CK1)が、第2昇圧電圧出力端子4−2から駆動電
圧となる第2昇圧電圧(VH2)が、電源電圧供給端子5
から電源電圧(Vcc)がそれぞれ供給されるもので、
電源電圧(Vcc)を第2昇圧電圧(VH2)方向にレベ
ルシフトした変換電圧をチャ−ジポンプ回路2に供給す
る構成になっている。第2レベルシフト回路1−2は、
第2クロック信号入力端子3−2から第2クロック信号
(CK2)が、第2昇圧電圧出力端子4−2から駆動電
圧となる第2昇圧電圧(VH2)が、電源電圧供給端子5
から電源電圧(Vcc)がそれぞれ供給されるもので、
電源電圧(Vcc)を第2昇圧電圧(VH2)方向にレベ
ルシフトした変換電圧をチャ−ジポンプ回路2に供給す
る構成になっている。第3レベルシフト回路1−3は、
第3クロック信号入力端子3−3から第3クロック信号
(CK3)が、第3昇圧電圧出力端子4−3から駆動電
圧となる第3昇圧電圧(VH3)が、電源電圧供給端子5
から電源電圧(Vcc)がそれぞれ供給されるもので、
電源電圧(Vcc)を第3昇圧電圧(VH3)方向にレベ
ルシフトした変換電圧をチャ−ジポンプ回路2に供給す
る構成になっている。この場合、第1乃至第3レベルシ
フト回路1−1乃至1−3には、例えば、図7に図示さ
れたような既知のレベルシフト回路51−1をそれぞれ
用いることができるもので、第1及び第2レベルシフト
回路1−1、1−2にはその駆動電圧供給端子に駆動電
圧として第2昇圧電圧(VH2)を供給し、第3レベルシ
フト回路1−3にはその駆動電圧供給端子に駆動電圧と
して第3昇圧電圧(VH3)を供給する。
第1クロック信号入力端子3−1から第1クロック信号
(CK1)が、第2昇圧電圧出力端子4−2から駆動電
圧となる第2昇圧電圧(VH2)が、電源電圧供給端子5
から電源電圧(Vcc)がそれぞれ供給されるもので、
電源電圧(Vcc)を第2昇圧電圧(VH2)方向にレベ
ルシフトした変換電圧をチャ−ジポンプ回路2に供給す
る構成になっている。第2レベルシフト回路1−2は、
第2クロック信号入力端子3−2から第2クロック信号
(CK2)が、第2昇圧電圧出力端子4−2から駆動電
圧となる第2昇圧電圧(VH2)が、電源電圧供給端子5
から電源電圧(Vcc)がそれぞれ供給されるもので、
電源電圧(Vcc)を第2昇圧電圧(VH2)方向にレベ
ルシフトした変換電圧をチャ−ジポンプ回路2に供給す
る構成になっている。第3レベルシフト回路1−3は、
第3クロック信号入力端子3−3から第3クロック信号
(CK3)が、第3昇圧電圧出力端子4−3から駆動電
圧となる第3昇圧電圧(VH3)が、電源電圧供給端子5
から電源電圧(Vcc)がそれぞれ供給されるもので、
電源電圧(Vcc)を第3昇圧電圧(VH3)方向にレベ
ルシフトした変換電圧をチャ−ジポンプ回路2に供給す
る構成になっている。この場合、第1乃至第3レベルシ
フト回路1−1乃至1−3には、例えば、図7に図示さ
れたような既知のレベルシフト回路51−1をそれぞれ
用いることができるもので、第1及び第2レベルシフト
回路1−1、1−2にはその駆動電圧供給端子に駆動電
圧として第2昇圧電圧(VH2)を供給し、第3レベルシ
フト回路1−3にはその駆動電圧供給端子に駆動電圧と
して第3昇圧電圧(VH3)を供給する。
【0024】また、チャ−ジポンプ回路2は、第1乃至
第3PチャネルMOSFET11−1乃至11−3が電
源電圧供給端子5と第2昇圧電圧出力端子4−2との間
に直列接続され、第6乃至第7PチャネルMOSFET
11−6乃至11−7が電源電圧供給端子5と第2昇圧
電圧出力端子4−2との間に直列接続される。第4Pチ
ャネルMOSFET11−4は、第2及び第3Pチャネ
ルMOSFET11−2、11−3の接続点と第3昇圧
電圧出力端子4−3との間に接続され、第5Pチャネル
MOSFET11−5とNチャネルMOSFET12
は、接地点と第6及び第7PチャネルMOSFET11
−6、11−7の接続点との間に直列接続される。第1
容量素子13−1は、第1昇圧電圧出力端子4−1と、
第5PチャネルMOSFET11−5及びNチャネルM
OSFET12の接続点との間に接続され、第2容量素
子13−2は第2昇圧電圧出力端子4−2と接地点との
間に接続され、第3容量素子13−3は第3昇圧電圧出
力端子4−3と接地点との間に接続される。ダイオード
14は電源電圧供給端子5と第3昇圧電圧出力端子4−
3との間に接続され、インバータ15は、第1Pチャネ
ルMOSFET11−1のゲートと、第5PチャネルM
OSFET11−5及びNチャネルMOSFET12の
共通接続されたゲートとの間に接続される。
第3PチャネルMOSFET11−1乃至11−3が電
源電圧供給端子5と第2昇圧電圧出力端子4−2との間
に直列接続され、第6乃至第7PチャネルMOSFET
11−6乃至11−7が電源電圧供給端子5と第2昇圧
電圧出力端子4−2との間に直列接続される。第4Pチ
ャネルMOSFET11−4は、第2及び第3Pチャネ
ルMOSFET11−2、11−3の接続点と第3昇圧
電圧出力端子4−3との間に接続され、第5Pチャネル
MOSFET11−5とNチャネルMOSFET12
は、接地点と第6及び第7PチャネルMOSFET11
−6、11−7の接続点との間に直列接続される。第1
容量素子13−1は、第1昇圧電圧出力端子4−1と、
第5PチャネルMOSFET11−5及びNチャネルM
OSFET12の接続点との間に接続され、第2容量素
子13−2は第2昇圧電圧出力端子4−2と接地点との
間に接続され、第3容量素子13−3は第3昇圧電圧出
力端子4−3と接地点との間に接続される。ダイオード
14は電源電圧供給端子5と第3昇圧電圧出力端子4−
3との間に接続され、インバータ15は、第1Pチャネ
ルMOSFET11−1のゲートと、第5PチャネルM
OSFET11−5及びNチャネルMOSFET12の
共通接続されたゲートとの間に接続される。
【0025】この場合、第1PチャネルMOSFET1
1−1のゲート及びインバータ15の入力には第1レベ
ルシフト回路1−1の出力電圧が供給され、第2及び第
5PチャネルMOSFET11−2、11−5及びNチ
ャネルMOSFET12の各ゲートには第1レベルシフ
ト回路1−1の反転出力電圧がそれぞれ供給される。第
3及び第6PチャネルMOSFET11−3、11−6
の各ゲートには第2レベルシフト回路1−2の出力電圧
がそれぞれ供給され、第4及び第7PチャネルMOSF
ET11−4、11−7の各ゲートには第3レベルシフ
ト回路1−3の出力電圧がそれぞれ供給される。
1−1のゲート及びインバータ15の入力には第1レベ
ルシフト回路1−1の出力電圧が供給され、第2及び第
5PチャネルMOSFET11−2、11−5及びNチ
ャネルMOSFET12の各ゲートには第1レベルシフ
ト回路1−1の反転出力電圧がそれぞれ供給される。第
3及び第6PチャネルMOSFET11−3、11−6
の各ゲートには第2レベルシフト回路1−2の出力電圧
がそれぞれ供給され、第4及び第7PチャネルMOSF
ET11−4、11−7の各ゲートには第3レベルシフ
ト回路1−3の出力電圧がそれぞれ供給される。
【0026】前記構成を有する本実施例の昇圧回路装置
は、概略、次のように動作する。
は、概略、次のように動作する。
【0027】第1クロック信号入力端子3−1に第1ク
ロック信号(CK1)のハイレベル(H)、即ち、電源
電圧(Vcc)レベルが供給されると、第1レベルシフ
ト回路1−1の出力には接地レベルの電圧が発生し、こ
の電圧は、第1PチャネルMOSFET11−1及びイ
ンバータ15を通してNチャネルMOSFET12をそ
れぞれオンにし、第1容量素子13−1を電源電圧(V
cc)にプリチャージする。次いで、第1クロック信号
入力端子3−1に第1クロック信号(CK1)のローレ
ベル(L)、即ち、接地電圧(GND)レベルが供給さ
れると、第1レベルシフト回路1−1の出力に電源電圧
(Vcc)が発生し、この電圧は、第1PチャネルMO
SFET11−1及びNチャネルMOSFET12をそ
れぞれオフにし、同時に、第2及び第5PチャネルMO
SFET11−2、11−5をオンにする。ここで、第
2クロック信号入力端子3−2に第2クロック信号(C
K2)のハイレベル(H)、即ち、電源電圧(Vcc)
レベルが供給されると、第2レベルシフト回路1−2の
出力に接地電圧(GND)が発生し、この電圧は、第3
及び第6PチャネルMOSFET11−3、11−6を
それぞれオンにし、第6PチャネルMOSFET11−
6のオンによって第1容量素子13−1の低電圧端が電
源電圧供給端子5に、第3PチャネルMOSFET11
−3のオンによって第1容量素子13−1の高電圧端が
第2容量素子13−2にそれぞれ接続される。このと
き、第1容量素子13−1は、低電圧端が接地電圧(G
ND)から電源電圧(Vcc)方向に、高電圧端が電源
電圧(Vcc)からその倍電圧(2Vcc)方向にそれ
ぞれ押し上げられて昇圧され、高電圧端に得られた2倍
昇圧電圧(VH2)は、第2容量素子13−2に転送充電
されるとともに、第2昇圧電圧出力端子4−2に供給さ
れる。また、第1容量素子13−1が電源電圧(Vc
c)にプリチャージされている時点に、第3クロック信
号入力端子3−3に第3クロック信号(CK3)のハイ
レベル(H)、即ち、電源電圧(Vcc)レベルが供給
されると、第3レベルシフト回路1−3の出力に接地電
圧(GND)が発生し、この電圧は、第4及び第7Pチ
ャネルMOSFET11−4、11−7をそれぞれオン
にする。そして、第2容量素子13−2の非接地端が第
5及び第7PチャネルMOSFET11−5、11−7
を通して第1容量素子13−1の低電圧端に接続され、
第2PチャネルMOSFET11−2及び第4Pチャネ
ルMOSFET11−4のオンによって第1容量素子1
3−1の高電圧端が第3容量素子13−3の非接地端に
接続されるので、第3容量素子13−3には、第1容量
素子13−1に充電されている電源電圧(Vcc)と第
2容量素子13−2に充電されている2倍昇圧電圧(V
H2)との和の3倍昇圧電圧(VH3)が転送充電され、こ
の3倍昇圧電圧(VH3)は第3昇圧電圧出力端子4−3
にも供給される。その後、前述のようなチャージポンプ
動作が何回も繰返し行われ、第2容量素子13−2の充
電電圧が順次電源電圧(Vcc)の倍電圧(2Vcc)
に近づくように昇圧され、第2昇圧電圧出力端子4−2
から出力されるとともに、第3容量素子13−3の充電
電圧が順次電源電圧(Vcc)の3倍電圧(3Vcc)
に近づくように昇圧され、第3昇圧電圧出力端子4−3
から出力される。なお、ダイオード14は、昇圧回路装
置の起動時に、第3容量素子13−3を電源電圧(Vc
c)にプリチャージするために使用されるもので、第3
容量素子13−3が電源電圧(Vcc)より高い電圧に
昇圧されたときに逆バイアスされ、カットオフ状態にな
る。
ロック信号(CK1)のハイレベル(H)、即ち、電源
電圧(Vcc)レベルが供給されると、第1レベルシフ
ト回路1−1の出力には接地レベルの電圧が発生し、こ
の電圧は、第1PチャネルMOSFET11−1及びイ
ンバータ15を通してNチャネルMOSFET12をそ
れぞれオンにし、第1容量素子13−1を電源電圧(V
cc)にプリチャージする。次いで、第1クロック信号
入力端子3−1に第1クロック信号(CK1)のローレ
ベル(L)、即ち、接地電圧(GND)レベルが供給さ
れると、第1レベルシフト回路1−1の出力に電源電圧
(Vcc)が発生し、この電圧は、第1PチャネルMO
SFET11−1及びNチャネルMOSFET12をそ
れぞれオフにし、同時に、第2及び第5PチャネルMO
SFET11−2、11−5をオンにする。ここで、第
2クロック信号入力端子3−2に第2クロック信号(C
K2)のハイレベル(H)、即ち、電源電圧(Vcc)
レベルが供給されると、第2レベルシフト回路1−2の
出力に接地電圧(GND)が発生し、この電圧は、第3
及び第6PチャネルMOSFET11−3、11−6を
それぞれオンにし、第6PチャネルMOSFET11−
6のオンによって第1容量素子13−1の低電圧端が電
源電圧供給端子5に、第3PチャネルMOSFET11
−3のオンによって第1容量素子13−1の高電圧端が
第2容量素子13−2にそれぞれ接続される。このと
き、第1容量素子13−1は、低電圧端が接地電圧(G
ND)から電源電圧(Vcc)方向に、高電圧端が電源
電圧(Vcc)からその倍電圧(2Vcc)方向にそれ
ぞれ押し上げられて昇圧され、高電圧端に得られた2倍
昇圧電圧(VH2)は、第2容量素子13−2に転送充電
されるとともに、第2昇圧電圧出力端子4−2に供給さ
れる。また、第1容量素子13−1が電源電圧(Vc
c)にプリチャージされている時点に、第3クロック信
号入力端子3−3に第3クロック信号(CK3)のハイ
レベル(H)、即ち、電源電圧(Vcc)レベルが供給
されると、第3レベルシフト回路1−3の出力に接地電
圧(GND)が発生し、この電圧は、第4及び第7Pチ
ャネルMOSFET11−4、11−7をそれぞれオン
にする。そして、第2容量素子13−2の非接地端が第
5及び第7PチャネルMOSFET11−5、11−7
を通して第1容量素子13−1の低電圧端に接続され、
第2PチャネルMOSFET11−2及び第4Pチャネ
ルMOSFET11−4のオンによって第1容量素子1
3−1の高電圧端が第3容量素子13−3の非接地端に
接続されるので、第3容量素子13−3には、第1容量
素子13−1に充電されている電源電圧(Vcc)と第
2容量素子13−2に充電されている2倍昇圧電圧(V
H2)との和の3倍昇圧電圧(VH3)が転送充電され、こ
の3倍昇圧電圧(VH3)は第3昇圧電圧出力端子4−3
にも供給される。その後、前述のようなチャージポンプ
動作が何回も繰返し行われ、第2容量素子13−2の充
電電圧が順次電源電圧(Vcc)の倍電圧(2Vcc)
に近づくように昇圧され、第2昇圧電圧出力端子4−2
から出力されるとともに、第3容量素子13−3の充電
電圧が順次電源電圧(Vcc)の3倍電圧(3Vcc)
に近づくように昇圧され、第3昇圧電圧出力端子4−3
から出力される。なお、ダイオード14は、昇圧回路装
置の起動時に、第3容量素子13−3を電源電圧(Vc
c)にプリチャージするために使用されるもので、第3
容量素子13−3が電源電圧(Vcc)より高い電圧に
昇圧されたときに逆バイアスされ、カットオフ状態にな
る。
【0028】この状態のとき、第1及び第2レベルシフ
ト回路1−1、1−2には、駆動電圧として第2昇圧電
圧出力端子4−2から出力される第2昇圧電圧(VH2)
が、第3レベルシフト回路1−3には、駆動電圧として
第3昇圧電圧出力端子4−3から出力される第3昇圧電
圧(VH3)がそれぞれ供給され、これら第1乃至第3レ
ベルシフト回路1−1乃至1−3においては、既に述べ
たように、図7に図示された第1レベルシフト回路51
−1で行われる動作と同じ動作が行われ、電源電圧(V
cc)を第2昇圧電圧(VH2)または第3昇圧電圧(V
H3)方向にレベルシフトした変換電圧がそれぞれ得ら
れ、チャージポンプ回路2に供給される。
ト回路1−1、1−2には、駆動電圧として第2昇圧電
圧出力端子4−2から出力される第2昇圧電圧(VH2)
が、第3レベルシフト回路1−3には、駆動電圧として
第3昇圧電圧出力端子4−3から出力される第3昇圧電
圧(VH3)がそれぞれ供給され、これら第1乃至第3レ
ベルシフト回路1−1乃至1−3においては、既に述べ
たように、図7に図示された第1レベルシフト回路51
−1で行われる動作と同じ動作が行われ、電源電圧(V
cc)を第2昇圧電圧(VH2)または第3昇圧電圧(V
H3)方向にレベルシフトした変換電圧がそれぞれ得ら
れ、チャージポンプ回路2に供給される。
【0029】このように、本実施例によれば、第1及び
第2レベルシフト回路1−1、1−2に、中間昇圧電圧
である第2昇圧電圧(VH2)が駆動電圧として供給され
るので、第1及び第2レベルシフト回路1−1、1−2
の出力は、短時間内に所望の高電圧まで上昇するように
なり、昇圧速度の速い昇圧回路装置が得られ、低電源電
圧時においても、優れた昇圧特性を発揮させることがで
きる。
第2レベルシフト回路1−1、1−2に、中間昇圧電圧
である第2昇圧電圧(VH2)が駆動電圧として供給され
るので、第1及び第2レベルシフト回路1−1、1−2
の出力は、短時間内に所望の高電圧まで上昇するように
なり、昇圧速度の速い昇圧回路装置が得られ、低電源電
圧時においても、優れた昇圧特性を発揮させることがで
きる。
【0030】なお、本実施例においては、第1及び第2
レベルシフト回路1−1、1−2に駆動電圧として第2
昇圧電圧(VH2)を供給し、第3レベルシフト回路1−
3に駆動電圧として第3昇圧電圧(VH3)を供給する例
を挙げて説明したが、本発明はかかる設定の場合に限ら
れず、第1レベルシフト回路1−1のみに駆動電圧とし
て第2昇圧電圧(VH2)を供給し、第2及び第3レベル
シフト回路1−3に駆動電圧として第3昇圧電圧
(VH3)を供給するように変更してもよい。
レベルシフト回路1−1、1−2に駆動電圧として第2
昇圧電圧(VH2)を供給し、第3レベルシフト回路1−
3に駆動電圧として第3昇圧電圧(VH3)を供給する例
を挙げて説明したが、本発明はかかる設定の場合に限ら
れず、第1レベルシフト回路1−1のみに駆動電圧とし
て第2昇圧電圧(VH2)を供給し、第2及び第3レベル
シフト回路1−3に駆動電圧として第3昇圧電圧
(VH3)を供給するように変更してもよい。
【0031】続いて、図2は、本発明による昇圧回路装
置の比較例を示す回路構成図であって、レベルシフト回
路の一部をインバータに置換し、2倍昇圧回路装置を構
成しているものである。
置の比較例を示す回路構成図であって、レベルシフト回
路の一部をインバータに置換し、2倍昇圧回路装置を構
成しているものである。
【0032】図2において、16−1は第1Pチャネル
MOSFET、16−2は第2PチャネルMOSFE
T、16−3は第3PチャネルMOSFET、16−4
は第4PチャネルMOSFET、17はNチャネルMO
SFET、18−1は第1容量素子、18−2は第2容
量素子、19はレベルシフト回路、20−1は第1自己
帰還型インバータ、20−2は第2自己帰還型インバー
タ、21−1は第1インバータ、21−2は第2インバ
ータであり、その他、図1(a)、(b)に示された構
成要素と同じ構成要素については同じ符号を付けてい
る。
MOSFET、16−2は第2PチャネルMOSFE
T、16−3は第3PチャネルMOSFET、16−4
は第4PチャネルMOSFET、17はNチャネルMO
SFET、18−1は第1容量素子、18−2は第2容
量素子、19はレベルシフト回路、20−1は第1自己
帰還型インバータ、20−2は第2自己帰還型インバー
タ、21−1は第1インバータ、21−2は第2インバ
ータであり、その他、図1(a)、(b)に示された構
成要素と同じ構成要素については同じ符号を付けてい
る。
【0033】そして、このチャージポンプ回路2の回路
構成は、図8に図示された既知のチャージポンプ回路5
2の回路構成と同じであるので、このチャージポンプ回
路2についての構成の説明は省略する。この他に、比較
例において、レベルシフト回路19は、入力が第2クロ
ック信号入力端子3−2に、反転出力が第2Pチャネル
MOSFET16−2のゲートに、駆動電圧供給端子が
第2昇圧電圧出力端子4−2にそれぞれ接続される。第
1自己帰還型インバータ20−1は、入力が第1クロッ
ク信号入力端子3−1に、出力が第1PチャネルMOS
FET16−1のゲートに、電源が第1PチャネルMO
SFET16−1のソースにそれぞれ接続され、第2自
己帰還型インバータ20−2は、入力が第2インバータ
21−2の出力に、出力が第4PチャネルMOSFET
16−4のゲートに、電源が第4PチャネルMOSFE
T16−4のソースにそれぞれ接続される。第1インバ
ータ21−1は、入力が第2クロック信号入力端子3−
2に、出力が第3PチャネルMOSFET16−3のゲ
ートにそれぞれ接続され、第1クロック信号入力端子3
−1は、直接、NチャネルMOSFET17のゲートに
接続される。なお、図2には図示されていないが、第2
昇圧電圧出力端子4−2と第4PチャネルMOSFET
16−4のソースとの間に高抵抗が接続される。また、
第2自己帰還型インバータ21−2の入力を第2インバ
ータ21−2に接続する代わりに、第2クロック信号
(CK2)入力端子3−2に接続するようにしてもよ
い。
構成は、図8に図示された既知のチャージポンプ回路5
2の回路構成と同じであるので、このチャージポンプ回
路2についての構成の説明は省略する。この他に、比較
例において、レベルシフト回路19は、入力が第2クロ
ック信号入力端子3−2に、反転出力が第2Pチャネル
MOSFET16−2のゲートに、駆動電圧供給端子が
第2昇圧電圧出力端子4−2にそれぞれ接続される。第
1自己帰還型インバータ20−1は、入力が第1クロッ
ク信号入力端子3−1に、出力が第1PチャネルMOS
FET16−1のゲートに、電源が第1PチャネルMO
SFET16−1のソースにそれぞれ接続され、第2自
己帰還型インバータ20−2は、入力が第2インバータ
21−2の出力に、出力が第4PチャネルMOSFET
16−4のゲートに、電源が第4PチャネルMOSFE
T16−4のソースにそれぞれ接続される。第1インバ
ータ21−1は、入力が第2クロック信号入力端子3−
2に、出力が第3PチャネルMOSFET16−3のゲ
ートにそれぞれ接続され、第1クロック信号入力端子3
−1は、直接、NチャネルMOSFET17のゲートに
接続される。なお、図2には図示されていないが、第2
昇圧電圧出力端子4−2と第4PチャネルMOSFET
16−4のソースとの間に高抵抗が接続される。また、
第2自己帰還型インバータ21−2の入力を第2インバ
ータ21−2に接続する代わりに、第2クロック信号
(CK2)入力端子3−2に接続するようにしてもよ
い。
【0034】前記構成による比較例の動作は、基本的な
点において図8に図示された既知の2倍昇圧回路装置の
動作と同じであるので、比較例についての詳しい動作説
明は省略する。ただし、比較例においては、第1及び第
2自己帰還型インバータ20−1、20−2を接続した
ことにより、昇圧回路装置のプリチャージ時に、第1及
び第4PチャネルMOSFET16−1、16−4がオ
ン状態になり、第1及び第2容量素子18−1、18−
2がともに電源電圧(Vcc)に充電される。
点において図8に図示された既知の2倍昇圧回路装置の
動作と同じであるので、比較例についての詳しい動作説
明は省略する。ただし、比較例においては、第1及び第
2自己帰還型インバータ20−1、20−2を接続した
ことにより、昇圧回路装置のプリチャージ時に、第1及
び第4PチャネルMOSFET16−1、16−4がオ
ン状態になり、第1及び第2容量素子18−1、18−
2がともに電源電圧(Vcc)に充電される。
【0035】
【0036】
【0037】続いて、図3は、本発明に係わる昇圧回路
装置の第2の実施例を示す回路構成図であって、比較例
を3倍昇圧回路に構成変更したものである。
装置の第2の実施例を示す回路構成図であって、比較例
を3倍昇圧回路に構成変更したものである。
【0038】図3において、22−1は第1レベルシフ
ト回路、22−2は第2レベルシフト回路、22−3は
第3レベルシフト回路、23−1は第1PチャネルMO
SFET、23−2は第2PチャネルMOSFET、2
3−3は第3PチャネルMOSFET、23−4は第4
PチャネルMOSFET、23−5は第5PチャネルM
OSFET、23−6は第6PチャネルMOSFET、
23−7は第7PチャネルMOSFET、24−1は第
1直列スイッチング回路、24−2は第2直列スイッチ
ング回路、25はNチャネルMOSFET、26−1は
第1容量素子、26−2は第2容量素子、26−3は第
3容量素子、27は自己帰還型インバータ、28−1は
第1インバータ、28−2は第2インバータであって、
その他、図1(a)、(b)に示された構成要素と同じ
構成要素については同じ符号を付けている。
ト回路、22−2は第2レベルシフト回路、22−3は
第3レベルシフト回路、23−1は第1PチャネルMO
SFET、23−2は第2PチャネルMOSFET、2
3−3は第3PチャネルMOSFET、23−4は第4
PチャネルMOSFET、23−5は第5PチャネルM
OSFET、23−6は第6PチャネルMOSFET、
23−7は第7PチャネルMOSFET、24−1は第
1直列スイッチング回路、24−2は第2直列スイッチ
ング回路、25はNチャネルMOSFET、26−1は
第1容量素子、26−2は第2容量素子、26−3は第
3容量素子、27は自己帰還型インバータ、28−1は
第1インバータ、28−2は第2インバータであって、
その他、図1(a)、(b)に示された構成要素と同じ
構成要素については同じ符号を付けている。
【0039】そして、第1直列スイッチング回路24−
1は、第2PチャネルMOSFET23−2と第3Pチ
ャネルMOSFET23−3の直列接続によって構成さ
れ、第2直列スイッチング回路24−2は、第5Pチャ
ネルMOSFET23−5と第6PチャネルMOSFE
T23−6の直列接続によって構成される。第1Pチャ
ネルMOSFET23−1は、電源電圧供給端子5と第
1昇圧電圧出力端子4−1との間に接続され、第1直列
スイッチング回路24−1と第1容量素子26−1との
直列回路も、電源電圧供給端子5と第1昇圧電圧出力端
子4−1との間に接続される。第4PチャネルMOSF
ET23−4は、第1直列スイッチング回路24−1及
び第1容量素子26−1の接続点と第2昇圧電圧出力端
子4−2との間に接続され、第2直列スイッチング回路
24−2は、第1昇圧電圧出力端子4−1と第2昇圧電
圧出力端子4−2との間に接続される。第7Pチャネル
MOSFET23−7は、第1昇圧電圧出力端子4−1
と第3昇圧電圧出力端子4−3との間に接続され、Nチ
ャネルMOSFET25は、第1直列スイッチング回路
24−1及び第1容量素子26−1の接続点と接地点と
の間に接続される。第2容量素子26−2は、第2昇圧
電圧出力端子4−2と接地点との間に接続され、第3容
量素子26−3は、第3昇圧電圧出力端子4−3と接地
点との間に接続される。
1は、第2PチャネルMOSFET23−2と第3Pチ
ャネルMOSFET23−3の直列接続によって構成さ
れ、第2直列スイッチング回路24−2は、第5Pチャ
ネルMOSFET23−5と第6PチャネルMOSFE
T23−6の直列接続によって構成される。第1Pチャ
ネルMOSFET23−1は、電源電圧供給端子5と第
1昇圧電圧出力端子4−1との間に接続され、第1直列
スイッチング回路24−1と第1容量素子26−1との
直列回路も、電源電圧供給端子5と第1昇圧電圧出力端
子4−1との間に接続される。第4PチャネルMOSF
ET23−4は、第1直列スイッチング回路24−1及
び第1容量素子26−1の接続点と第2昇圧電圧出力端
子4−2との間に接続され、第2直列スイッチング回路
24−2は、第1昇圧電圧出力端子4−1と第2昇圧電
圧出力端子4−2との間に接続される。第7Pチャネル
MOSFET23−7は、第1昇圧電圧出力端子4−1
と第3昇圧電圧出力端子4−3との間に接続され、Nチ
ャネルMOSFET25は、第1直列スイッチング回路
24−1及び第1容量素子26−1の接続点と接地点と
の間に接続される。第2容量素子26−2は、第2昇圧
電圧出力端子4−2と接地点との間に接続され、第3容
量素子26−3は、第3昇圧電圧出力端子4−3と接地
点との間に接続される。
【0040】また、第1レベルシフト回路22−1は、
入力が第2クロック信号入力端子3−2に、出力が第
3、第5、第6PチャネルMOSFET23−3、23
−5、23−6の各ゲートに、駆動電圧供給端子が第3
昇圧電圧出力端子4−3にそれぞれ接続される。第2レ
ベルシフト回路22−2は、入力が第3クロック信号入
力端子3−3に、出力が第4PチャネルMOSFET2
3−4のゲートに、駆動電圧供給端子が第2昇圧電圧出
力端子4−2にそれぞれ接続される。第3レベルシフト
回路22−3は、入力が第3クロック信号入力端子3−
3に、出力が第7PチャネルMOSFET23−7のゲ
ートに、駆動電圧供給端子が第3昇圧電圧出力端子4−
3にそれぞれ接続される。自己帰還型インバータ27
は、入力が第1クロック信号入力端子3−1に、出力が
第1PチャネルMOSFET23−1のゲートに、電源
が第1PチャネルMOSFET23−1のソースにそれ
ぞれ接続され、直列接続の第1及び第2のインバータ2
8−1、28−2は、入力が第1クロック信号入力端子
3−1に、出力が第2PチャネルMOSFET23−2
及びNチャネルMOSFET25の各ゲートにそれぞれ
接続される。
入力が第2クロック信号入力端子3−2に、出力が第
3、第5、第6PチャネルMOSFET23−3、23
−5、23−6の各ゲートに、駆動電圧供給端子が第3
昇圧電圧出力端子4−3にそれぞれ接続される。第2レ
ベルシフト回路22−2は、入力が第3クロック信号入
力端子3−3に、出力が第4PチャネルMOSFET2
3−4のゲートに、駆動電圧供給端子が第2昇圧電圧出
力端子4−2にそれぞれ接続される。第3レベルシフト
回路22−3は、入力が第3クロック信号入力端子3−
3に、出力が第7PチャネルMOSFET23−7のゲ
ートに、駆動電圧供給端子が第3昇圧電圧出力端子4−
3にそれぞれ接続される。自己帰還型インバータ27
は、入力が第1クロック信号入力端子3−1に、出力が
第1PチャネルMOSFET23−1のゲートに、電源
が第1PチャネルMOSFET23−1のソースにそれ
ぞれ接続され、直列接続の第1及び第2のインバータ2
8−1、28−2は、入力が第1クロック信号入力端子
3−1に、出力が第2PチャネルMOSFET23−2
及びNチャネルMOSFET25の各ゲートにそれぞれ
接続される。
【0041】前記構成による本実施例は、概略、次のよ
うに動作する。
うに動作する。
【0042】まず、昇圧回路装置のプリチャージ時に
は、第1クロック信号入力端子3−1に供給される第1
クロック信号(CK1)のハイレベル(H)により、第
1PチャネルMOSFET23−1及びNチャネルMO
SFET25がともにオン状態になり、第1容量素子2
6−1の高電圧端が電源電圧(Vcc)に、低電圧端が
接地電圧(GND)になり、第1容量素子26−1は電
源電圧(Vcc)でプリチャージされる。次に、倍電圧
昇圧時には、第1クロック信号(CK1)のローレベル
(L)により、第2PチャネルMOSFET23−2
が、第2クロック信号入力端子3−2に供給される第2
クロック信号(CK2)のハイレベル(H)により、第
3、第5、第6PチャネルMOSFET23−3、23
−5、23−6がそれぞれオン状態、即ち、第1及び第
2直列スイッチング回路24−1、24−2がともにオ
ン状態になる。このとき、第1容量素子26−1は、低
電圧端が電源電圧(Vcc)の供給によって接地電圧か
ら電源電圧(Vcc)方向に、高電圧端が電源電圧(V
cc)から電源電圧(Vcc)の倍電圧(2Vcc)方
向にともに押し上げられて昇圧され、高電圧端に生じた
2倍昇圧電圧(VH2)は、第2直列スイッチング回路2
4−2を通して第2容量素子26−2の非接地端に伝送
供給され、第2容量素子26−2は2倍昇圧電圧
(VH2)で充電されるともに、第2昇圧電圧出力端子4
−2にも供給される。続いて、3倍電圧昇圧時には、第
3クロック信号入力端子3−3に供給される第3クロッ
ク信号(CK3)のハイレベル(H)により、第4及び
第7PチャネルMOSFET23−4、23−7がそれ
ぞれオン状態になり、第2容量素子26−2の2倍昇圧
電圧(VH2)は、第4PチャネルMOSFET23−4
を通して第1容量素子26−1の低電圧端に供給され
る。この2倍昇圧電圧(VH2)の供給により第1容量素
子26−1は、低電圧端が接地電圧から2倍昇圧電圧
(VH2)方向に、高電圧端が電源電圧(Vcc)から電
源電圧(Vcc)の3倍電圧(3Vcc)方向にともに
押し上げられて昇圧される。そして、高電圧端に生じた
3倍昇圧電圧(VH3)は、第7PチャネルMOSFET
23−7を通して第3容量素子26−3の非接地端に転
送供給され、第3容量素子26−3は3倍昇圧電圧(V
H3)で充電されるともに、第3昇圧電圧出力端子4−3
にも供給される。かかる動作時に、第1及び第3レベル
シフト回路22−1、22−3には、駆動電圧として第
3昇圧電圧出力端子4−3の3倍昇圧電圧(VH3)が供
給され、第2レベルシフト回路22−2には、駆動電圧
として第2昇圧電圧出力端子4−2の2倍昇圧電圧(V
H2)が供給される。また、本実施例においても、昇圧回
路装置の起動時から前述のようなチャージポンプ動作が
何回も繰返し行われ、第2及び第3の昇圧電圧出力端子
4−2、4−3に生じる変換出力電圧は、順次、電源電
圧(Vcc)の倍電圧(2Vcc)及び3倍電圧(3V
cc)に近づくように昇圧されたものになる。
は、第1クロック信号入力端子3−1に供給される第1
クロック信号(CK1)のハイレベル(H)により、第
1PチャネルMOSFET23−1及びNチャネルMO
SFET25がともにオン状態になり、第1容量素子2
6−1の高電圧端が電源電圧(Vcc)に、低電圧端が
接地電圧(GND)になり、第1容量素子26−1は電
源電圧(Vcc)でプリチャージされる。次に、倍電圧
昇圧時には、第1クロック信号(CK1)のローレベル
(L)により、第2PチャネルMOSFET23−2
が、第2クロック信号入力端子3−2に供給される第2
クロック信号(CK2)のハイレベル(H)により、第
3、第5、第6PチャネルMOSFET23−3、23
−5、23−6がそれぞれオン状態、即ち、第1及び第
2直列スイッチング回路24−1、24−2がともにオ
ン状態になる。このとき、第1容量素子26−1は、低
電圧端が電源電圧(Vcc)の供給によって接地電圧か
ら電源電圧(Vcc)方向に、高電圧端が電源電圧(V
cc)から電源電圧(Vcc)の倍電圧(2Vcc)方
向にともに押し上げられて昇圧され、高電圧端に生じた
2倍昇圧電圧(VH2)は、第2直列スイッチング回路2
4−2を通して第2容量素子26−2の非接地端に伝送
供給され、第2容量素子26−2は2倍昇圧電圧
(VH2)で充電されるともに、第2昇圧電圧出力端子4
−2にも供給される。続いて、3倍電圧昇圧時には、第
3クロック信号入力端子3−3に供給される第3クロッ
ク信号(CK3)のハイレベル(H)により、第4及び
第7PチャネルMOSFET23−4、23−7がそれ
ぞれオン状態になり、第2容量素子26−2の2倍昇圧
電圧(VH2)は、第4PチャネルMOSFET23−4
を通して第1容量素子26−1の低電圧端に供給され
る。この2倍昇圧電圧(VH2)の供給により第1容量素
子26−1は、低電圧端が接地電圧から2倍昇圧電圧
(VH2)方向に、高電圧端が電源電圧(Vcc)から電
源電圧(Vcc)の3倍電圧(3Vcc)方向にともに
押し上げられて昇圧される。そして、高電圧端に生じた
3倍昇圧電圧(VH3)は、第7PチャネルMOSFET
23−7を通して第3容量素子26−3の非接地端に転
送供給され、第3容量素子26−3は3倍昇圧電圧(V
H3)で充電されるともに、第3昇圧電圧出力端子4−3
にも供給される。かかる動作時に、第1及び第3レベル
シフト回路22−1、22−3には、駆動電圧として第
3昇圧電圧出力端子4−3の3倍昇圧電圧(VH3)が供
給され、第2レベルシフト回路22−2には、駆動電圧
として第2昇圧電圧出力端子4−2の2倍昇圧電圧(V
H2)が供給される。また、本実施例においても、昇圧回
路装置の起動時から前述のようなチャージポンプ動作が
何回も繰返し行われ、第2及び第3の昇圧電圧出力端子
4−2、4−3に生じる変換出力電圧は、順次、電源電
圧(Vcc)の倍電圧(2Vcc)及び3倍電圧(3V
cc)に近づくように昇圧されたものになる。
【0043】このように、本実施例によれば、第2レベ
ルシフト回路22−2に、駆動電圧として中間昇圧電圧
の第2昇圧電圧(VH2)が供給されるので、第2レベル
シフタ回路22−2に生じる変換出力電圧は、短時間内
に所望の高電圧に上昇するようになり、昇圧速度の速い
昇圧回路装置を得ることができ、低電源電圧時において
も、優れた昇圧特性を発揮させることができる。この
他、本実施例によれば、2倍電圧昇圧時に、自己帰還型
インバータ27を接続したことにより、昇圧電圧出力端
子4−1に生じる2倍昇圧電圧(VH2)を、第1Pチャ
ネルMOSFET23−1を通して電源電圧供給端子5
側に伝達されるのを阻止できるという利点がある。そし
て、自己帰還型インバータ27を用いた際に、かかる利
点を生じる理由は、自己帰還型インバータ27が電源電
圧(Vcc)の1倍の電圧(Vcc)を入力、駆動電圧
入力としたレベルシフタと等価であることによる。
ルシフト回路22−2に、駆動電圧として中間昇圧電圧
の第2昇圧電圧(VH2)が供給されるので、第2レベル
シフタ回路22−2に生じる変換出力電圧は、短時間内
に所望の高電圧に上昇するようになり、昇圧速度の速い
昇圧回路装置を得ることができ、低電源電圧時において
も、優れた昇圧特性を発揮させることができる。この
他、本実施例によれば、2倍電圧昇圧時に、自己帰還型
インバータ27を接続したことにより、昇圧電圧出力端
子4−1に生じる2倍昇圧電圧(VH2)を、第1Pチャ
ネルMOSFET23−1を通して電源電圧供給端子5
側に伝達されるのを阻止できるという利点がある。そし
て、自己帰還型インバータ27を用いた際に、かかる利
点を生じる理由は、自己帰還型インバータ27が電源電
圧(Vcc)の1倍の電圧(Vcc)を入力、駆動電圧
入力としたレベルシフタと等価であることによる。
【0044】なお、本実施例において、第2シフトレジ
スタ回路22−2を用いる代わりに、電源を第2昇圧電
圧出力端子4−2に接続した自己帰還型インバータを用
いることもできる。
スタ回路22−2を用いる代わりに、電源を第2昇圧電
圧出力端子4−2に接続した自己帰還型インバータを用
いることもできる。
【0045】続く、図4は、本発明に係わる昇圧回路装
置の第3の実施例を示す回路構成図であって、第2の実
施例に昇圧特性を改善するダイオードを接続した例を示
すものである。
置の第3の実施例を示す回路構成図であって、第2の実
施例に昇圧特性を改善するダイオードを接続した例を示
すものである。
【0046】図4において、29−1は第1ダイオー
ド、29−2は第2ダイオードであり、その他、図3に
図示された構成要素と同じ構成要素については同じ符号
を付けている。
ド、29−2は第2ダイオードであり、その他、図3に
図示された構成要素と同じ構成要素については同じ符号
を付けている。
【0047】そして、第1ダイオード29−1は、電源
電圧供給端子5と第2昇圧電圧出力端子4−2間に接続
され、第2ダイオード29−2は、電源電圧供給端子5
と第3昇圧電圧出力端子4−3間に接続されるもので、
その他の構成は、第2の実施例の構成と同じである。こ
のため、本実施例の構成についてのこれ以上の説明は省
略する。
電圧供給端子5と第2昇圧電圧出力端子4−2間に接続
され、第2ダイオード29−2は、電源電圧供給端子5
と第3昇圧電圧出力端子4−3間に接続されるもので、
その他の構成は、第2の実施例の構成と同じである。こ
のため、本実施例の構成についてのこれ以上の説明は省
略する。
【0048】本実施例の動作も、前述の第2の実施例の
動作と殆んど同じであるので、本実施例の動作について
の説明も省略する。
動作と殆んど同じであるので、本実施例の動作について
の説明も省略する。
【0049】本実施例によれば、第2の実施例において
期待できる効果に加え、第1及び第2ダイオード29−
1、29−2を接続したことにより、第2及び第3容量
素子26−2、26−3が電源電圧(Vcc)で直接プ
リチャージされ、第2及び第3昇圧電圧出力端子4−
2、4−3に生じる2倍昇圧電圧(VH2)及び3倍昇圧
電圧(VH3)の昇圧速度がより改善されるという利点も
ある。
期待できる効果に加え、第1及び第2ダイオード29−
1、29−2を接続したことにより、第2及び第3容量
素子26−2、26−3が電源電圧(Vcc)で直接プ
リチャージされ、第2及び第3昇圧電圧出力端子4−
2、4−3に生じる2倍昇圧電圧(VH2)及び3倍昇圧
電圧(VH3)の昇圧速度がより改善されるという利点も
ある。
【0050】ここで、図5は、本実施例、例えば、第2
の実施例の昇圧回路装置と、既知の昇圧回路装置との比
較を示す特性図であって、いずれも、電源電圧(Vc
c)を変化させた場合の3倍昇圧回路の特性例を示すも
のである。
の実施例の昇圧回路装置と、既知の昇圧回路装置との比
較を示す特性図であって、いずれも、電源電圧(Vc
c)を変化させた場合の3倍昇圧回路の特性例を示すも
のである。
【0051】図5において、縦軸は最高昇圧電圧
(VH3)、横軸は電源電圧(Vcc)を示している。
(VH3)、横軸は電源電圧(Vcc)を示している。
【0052】図5に示されるように、既知の昇圧回路装
置によれば、電源電圧(Vcc)がが1.55V以下の
ときには、所望の最高昇圧電圧(VH3)を得ることがで
きないのに対し、本実施例の昇圧回路装置によれば、電
源電圧(Vcc)が1.20V以上であれば、ほぼ所望
の最高昇圧電圧(VH3)を出力させることができるもの
で、本実施例の昇圧回路装置の方が低い電源電圧(Vc
c)であっても、所望の最高昇圧電圧(VH3)を容易に
出力できることが判る。
置によれば、電源電圧(Vcc)がが1.55V以下の
ときには、所望の最高昇圧電圧(VH3)を得ることがで
きないのに対し、本実施例の昇圧回路装置によれば、電
源電圧(Vcc)が1.20V以上であれば、ほぼ所望
の最高昇圧電圧(VH3)を出力させることができるもの
で、本実施例の昇圧回路装置の方が低い電源電圧(Vc
c)であっても、所望の最高昇圧電圧(VH3)を容易に
出力できることが判る。
【0053】なお、前述のそれぞれの実施例において
は、昇圧回路装置が3倍昇圧を行っている回路例を挙げ
て説明したが、本発明の昇圧回路装置は、3倍昇圧の場
合に限られず、チャージポンプ回路2及びそのチャージ
ポンプ回路2に接続される外部回路を適宜設計変更する
ことにより、4倍昇圧またはそれ以上の昇圧を行う昇圧
回路装置にも同様に適用することが可能である。
は、昇圧回路装置が3倍昇圧を行っている回路例を挙げ
て説明したが、本発明の昇圧回路装置は、3倍昇圧の場
合に限られず、チャージポンプ回路2及びそのチャージ
ポンプ回路2に接続される外部回路を適宜設計変更する
ことにより、4倍昇圧またはそれ以上の昇圧を行う昇圧
回路装置にも同様に適用することが可能である。
【0054】
【発明の効果】以上詳細に説明したように、本発明によ
れば、昇圧回路装置の3つ以上のレベルシフタ回路(電
圧レベル変換回路)の少なくとも1つに、駆動電圧とし
て、チャ−ジポンプ回路2から出力される最高昇圧電圧
が供給される代わりに、同じくチャ−ジポンプ回路2か
ら出力される最高昇圧電圧より低い中間昇圧電圧が供給
され、昇圧回路装置の起動時に、この中間昇圧電圧の立
上り速度は、最高昇圧電圧の立上り速度に比べてかなり
速いので、駆動電圧として中間昇圧電圧が供給される少
なくとも1つのレベルシフタ回路(電圧レベル変換回
路)は、極めて短時間内に、所望の高電圧にレベルシフ
トさせた変換出力電圧をチャ−ジポンプ回路2に供給す
ることが可能になり、それにより昇圧速度を速めた昇圧
回路装置を得ることができ、かつ、低い電源電圧の使用
時においても優れた昇圧特性が得られるという効果があ
る。
れば、昇圧回路装置の3つ以上のレベルシフタ回路(電
圧レベル変換回路)の少なくとも1つに、駆動電圧とし
て、チャ−ジポンプ回路2から出力される最高昇圧電圧
が供給される代わりに、同じくチャ−ジポンプ回路2か
ら出力される最高昇圧電圧より低い中間昇圧電圧が供給
され、昇圧回路装置の起動時に、この中間昇圧電圧の立
上り速度は、最高昇圧電圧の立上り速度に比べてかなり
速いので、駆動電圧として中間昇圧電圧が供給される少
なくとも1つのレベルシフタ回路(電圧レベル変換回
路)は、極めて短時間内に、所望の高電圧にレベルシフ
トさせた変換出力電圧をチャ−ジポンプ回路2に供給す
ることが可能になり、それにより昇圧速度を速めた昇圧
回路装置を得ることができ、かつ、低い電源電圧の使用
時においても優れた昇圧特性が得られるという効果があ
る。
【図1】本発明に係わる昇圧回路装置の第1の実施例を
示す構成図である。
示す構成図である。
【図2】本発明による昇圧回路装置の比較例を示す回路
構成図である。
構成図である。
【図3】本発明に係わる昇圧回路装置の第2の実施例を
示す構成図である。
示す構成図である。
【図4】本発明に係わる昇圧回路装置の第3の実施例を
示す構成図である。
示す構成図である。
【図5】図3に図示の第2の実施例の昇圧回路装置と既
知の昇圧回路装置との昇圧特性の比較を示す特性図であ
る。
知の昇圧回路装置との昇圧特性の比較を示す特性図であ
る。
【図6】既知の昇圧回路装置の一例を示すブロック構成
図である。
図である。
【図7】既知の昇圧回路装置に用いられるレベルシフト
回路の構成の一例を示す回路構成図である。
回路の構成の一例を示す回路構成図である。
【図8】既知の昇圧回路装置に用いられるチャージポン
プ回路の一例を示す回路構成図である。
プ回路の一例を示す回路構成図である。
1−1、22−1 第1レベルシフト回路 1−2、22−2 第2レベルシフト回路 1−3、22−3 第3レベルシフト回路 2 チャ−ジポンプ回路 3−1 第1クロック信号入力端子 3−2 第2クロック信号入力端子 3−3 第3クロック信号入力端子 4−1 第1昇圧電圧(VH1)出力端子 4−2 第2昇圧電圧(VH2)出力端子 4−3 第3昇圧電圧(VH3)出力端子 5 電源電圧(Vcc)供給端子 11−1、16−1、23−1 第1PチャネルMOS
FET 11−2、16−2、23−2 第2PチャネルMOS
FET 11−3、16−3、23−3 第3PチャネルMOS
FET 11−4、16−4、23−4 第4PチャネルMOS
FET 11−5、23−5 第5PチャネルMOSFET 11−6、23−6 第6PチャネルMOSFET 11−7、23−7 第7PチャネルMOSFET 12、17、25 NチャネルMOSFET 13−1、18−1、26−1 第1容量素子 13−2、18−2、26−2 第2容量素子 13−3、26−3 第3容量素子 14 ダイオード 15 インバータ 19 リセット用レベルシフト回路 20−1 第1自己帰還型インバータ 20−2 第2自己帰還型インバータ 21−1、28−1 第1インバータ 21−2、28−2 第2インバータ 24−1 第1直列スイッチング回路 24−2 第2直列スイッチング回路 27 自己帰還型インバータ 29−1 第1ダイオード 29−2 第2ダイオード
FET 11−2、16−2、23−2 第2PチャネルMOS
FET 11−3、16−3、23−3 第3PチャネルMOS
FET 11−4、16−4、23−4 第4PチャネルMOS
FET 11−5、23−5 第5PチャネルMOSFET 11−6、23−6 第6PチャネルMOSFET 11−7、23−7 第7PチャネルMOSFET 12、17、25 NチャネルMOSFET 13−1、18−1、26−1 第1容量素子 13−2、18−2、26−2 第2容量素子 13−3、26−3 第3容量素子 14 ダイオード 15 インバータ 19 リセット用レベルシフト回路 20−1 第1自己帰還型インバータ 20−2 第2自己帰還型インバータ 21−1、28−1 第1インバータ 21−2、28−2 第2インバータ 24−1 第1直列スイッチング回路 24−2 第2直列スイッチング回路 27 自己帰還型インバータ 29−1 第1ダイオード 29−2 第2ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 武廣 茨城県日立市幸町三丁目1番1号 株式 会社 日立製作所 日立工場内 (56)参考文献 特開 平2−276468(JP,A) 特開 平4−304161(JP,A) 特開 平6−78527(JP,A) (58)調査した分野(Int.Cl.7,DB名) H02M 3/07
Claims (6)
- 【請求項1】 信号レベルが電源電圧に等しいクロック
信号と、駆動電圧として前記電源電圧よりも高い昇圧電
圧とが供給され、前記クロック信号レベルを前記駆動用
昇圧電圧レベルにレベル変換した出力電圧を発生する3
つ以上の電圧レベル変換回路と、複数の容量素子及び複
数のスイッチング回路を具備し、前記3つ以上の電圧レ
ベル変換回路が発生した出力電圧によって時分割的に前
記複数のスイッチング回路をスイッチング駆動して出力
昇圧電圧を形成するチャージポンプ回路とからなる昇圧
回路装置において、前記3つ以上の電圧レベル変換回路
は、第1及び第2MOSゲート回路と、前記第1及び第
2MOSゲート回路にそれぞれ直列接続された第1及び
第2MOSスイッチング素子とを備え、前記第1及び第
2MOSスイッチング素子のゲートが前記第2及び第1
MOSゲート回路の出力に交差接続され、前記第1及び
第2MOSゲート回路の入力に前記クロック信号及びそ
の相補クロック信号が供給され、前記第1及び第2MO
Sスイッチング素子のソースに前記チャージポンプ回路
で形成した昇圧電圧が供給され、前記昇圧電圧は、前記
3つ以上の電圧レベル変換回路の中の少なくとも1つに
最高昇圧電圧よりも低い中間昇圧電圧が供給されること
を特徴とする昇圧回路装置。 - 【請求項2】 前記チャージポンプ回路は、複数のスイ
ッチング回路と複数の容量素子とを備え、前記複数のス
イッチング回路をクロック信号の供給に対応してスイッ
チング駆動することにより、前記複数の容量素子の充電
電圧を順次加算するチャージポンプ動作によって昇圧さ
せ、このチャージポンプ動作により最高昇圧電圧と最高
昇圧電圧よりも低い中間昇圧電圧とを形成していること
を特徴とする請求項1に記載の昇圧回路装置。 - 【請求項3】 前記チャージポンプ回路は、前記複数の
スイッチング回路の中にドレインを相互接続した2個の
MOSFETを有し、前記2個のMOSFETは、それ
ぞれ基体が自己のソースに接続され、ゲートに駆動信号
が供給されることを特徴とする請求項2に記載の昇圧回
路装置。 - 【請求項4】 前記チャージポンプ回路は、昇圧回路装
置のリセット時に、前記複数のスイッチング回路の少な
くとも1つのスイッチング回路によって電源電圧供給端
子と少なくとも1つの昇圧電圧出力端子とを短絡してい
ることを特徴とする請求項2乃至3のいずれかに記載の
昇圧回路装置。 - 【請求項5】 前記チャージポンプ回路は、電源電圧供
給端子と少なくとも1つの昇圧電圧出力端子との間に、
前記電源電圧供給端子側をアノードとした極性でダイオ
ードを接続していることを特徴とする請求項2乃至4の
いずれかに記載の昇圧回路装置。 - 【請求項6】 前記チャージポンプ回路は、前記複数の
スイッチング回路が第1導電型のMOSFETで構成さ
れ、かつ、前記第1導電型のMOSFETが一方向伝達
のトランスファーゲートとして働く場合、そのゲートに
は、電圧レベル変換回路に代えて前記第1導電型のMO
SFETのソース電圧を電源電圧とするインバータを接
続したことを特徴とする請求項2乃至5のいずれかに記
載の昇圧回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10877595A JP3163315B2 (ja) | 1995-05-02 | 1995-05-02 | 昇圧回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10877595A JP3163315B2 (ja) | 1995-05-02 | 1995-05-02 | 昇圧回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08308216A JPH08308216A (ja) | 1996-11-22 |
JP3163315B2 true JP3163315B2 (ja) | 2001-05-08 |
Family
ID=14493171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10877595A Expired - Fee Related JP3163315B2 (ja) | 1995-05-02 | 1995-05-02 | 昇圧回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3163315B2 (ja) |
-
1995
- 1995-05-02 JP JP10877595A patent/JP3163315B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08308216A (ja) | 1996-11-22 |
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