JP3163128B2 - 電子部品等試験装置および電子部品等試験方法 - Google Patents
電子部品等試験装置および電子部品等試験方法Info
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Description
等の試験に用いられる電子部品等試験装置に関し、ディ
ジタル信号,アナログ信号,直流(DC)信号にてテス
トされる被測定対象の、信号生成や信号取込み・解析を
行う電子部品試験装置および試験方法に関する。
化が進み、これに伴い、入出力信号が高速化すると共
に、例えば、入出力信号に、ディジタル信号,アナログ
信号,DC信号の全てを含むようなLSIも開発されて
いる。このようなLSIの試験装置では、被測定LSI
(以下、DUTと言う)の複数の入出力端子(上記ディ
ジタル・アナログ信号,DC信号の入出力端子)にイン
タフェースするため、信号の種類に応じた入出力チャン
ネルを有している。これらの入出力チャンネルは複数の
ハードウエア(H/W)モジュールにより構成され、該
H/Wモジュールは、マスタクロック信号(以下、「マ
スタクロックF」と言う)と呼ばれる一つのクロックを
整数分割したクロックに基づいて時間管理されて動作す
るものが一般である。ところで、通常、DUTは複数の
機能ブロックにより分割され、DUTによっては複数の
マスタクロック系で動作するものも多い。これらの機能
ブロックが相互に独立した関係を有している場合には、
試験装置の各H/Wモジュールを上記整数分割したクロ
ックに基づき動作(すなわち、各H/Wモジュールのク
ロックを同期して動作)させ、DUTの各機能ブロック
の試験をすることで、実動作と実質的に同一の信号環境
を実現できる。
い(換言するなら、相互依存性が高い)場合、一のマス
タクロックを整数分割した信号を使用したのでは、整数
比のクロック関係を持った信号の生成・測定しかできな
いため、実動作環境とはかなり異なった信号環境しか実
現できないという不都合がある。このような不都合を解
消するするために、従属或いは独立関係にある2つのマ
スタクロック発生器を持つ試験装置も開発されている
が、各H/Wモジュールによる信号生成・測定の複雑な
制御とその時間管理の両立を行うことができる試験装置
は提供されていない。その理由のひとつは、モジュール
間のタイミングの調整をホストコンピュータを仲介して
行ったり、特別のタイミング調整用の装置を使っていた
ためである。独立な2つのマスタクロック発生器を持つ
従来の試験装置では、例えばテスト開始時にのみ、各H
/Wモジュール間のタイミングをある程度調整すること
ができるものも知られているが、信号生成・測定の複雑
な制御を高精度で行うことはできず、異なるマスタクロ
ックにより動作するH/Wモジュール間の動作タイミン
グは、1μs程度の制御分解能しかなく、高速なDUT
のテストタイミングの再現性に問題があった。
Wモジュール群による信号生成・測定と同等な動作を、
独立した少なくとも2つのクロック系で実現することに
より、信号生成・測定の複雑な制御とその時間管理を両
立させ、実動作環境に非常に近い状態でのDUTの試験
を可能とし、該試験の信頼性の向上を図ることができる
電子部品等試験装置および電子部品等試験方法を提供す
ることを目的とする。
子部品等試験装置は、マスタサブシステムと該マスタサ
ブシステムの制御・管理下に置かれて動作するスレーブ
サブシステムとを有してなるサブシステム群と、少なく
とも2つのマスタクロック発生器及びこれらのマスタク
ロックを上記各スレーブサブシステムに出力するマスタ
クロック分配手段と、上記マスタサブシステムからの制
御信号を入力し、該制御信号を上記マスタクロック信号
のうち何れかに同期させる制御信号同期化手段及びこの
同期化した制御信号を上記各スレーブサブシステムに分
配する制御同期信号分配手段と、を有してなることを特
徴とする。
および第2のシンクロナイザを有し、第1のシンクロナ
イザは、上記マスタサブシステムからの制御信号および
上記マスタサブシステムからの上記制御信号を入力し、
その同期化信号を第2のシンクロナイザおよび上記制御
同期信号分配手段に出力し、上記第2のシンクロナイザ
は、上記マスタサブシステムからの制御信号および上記
第1のシンクロナイザからの同期化信号を、上記制御同
期信号分配手段に出力するように構成することができ
る。また、ダイプレクサにより、上記マスタクロック信
号を上記第1および第2のシンクロナイザに選択的に分
配することができる。
ステップ、 (b)マスターサブシステムと少なくとも1つのスレー
ブサブシステムに上記マスタクロック信号を分配するス
テップ、 (c)上記マスタサブシステムにより制御信号を生成す
るステップ、 (d)マスタクロック信号のうち、何れか1つの信号に
より上記制御信号を同期化し、同期化制御信号を得るス
テップ、 (e)上記スレーブサブシステムに同期化制御信号を分
配するステップ、 (f)上記同期化制御信号にしたがって電子装置を試験
するステップ、を含み、上記(d)のステップでは、 (i)2つのマスタクロック信号のうち、第1の信号に
制御信号を同期させる第1の同期化制御信号を発生し、 (ii)2つのマスタクロック信号のうち、第2の信号
に上記第1の同期化制御信号を同期化させる、第2の制
御信号を発生する、ことを特徴とする。ここで、(e)
のステップでは、上記第1および第2の同期化制御信号
の何れかが、上記スレーブサブシステムに送出されるよ
うにできる。また、本発明の電子部品等試験方法には、
上記マスタサブシステムからの制御信号、上記マスタク
ロック信号のうち何れか1つ、上記第1および第2の同
期化制御信号を、前記スレーブサブシステムに分配する
ステップを含めることができる。
ム群は中央処理装置の管理下に置かれている。そして、
試験時においては、従来の試験装置がH/Wモジュール
間のタイミングの調整をホストコンピュータを仲介して
行ったり、特別のタイミング調整用の装置を使って行っ
ているのに対し、本発明の試験装置は中央処理装置を介
すことなく動作することができる。そして、試験の際に
は、少なくとも1(通常は、複数)のスレーブサブシス
テムを有してなるスレーブサブシステム群はマスタサブ
システムの制御・管理下に置かれ、各スレーブサブシス
テムはマスタサブシステムからの制御信号に基づいて動
作する。また、各マスタクロック発生器は独立した(す
なわち、相互依存しない)クロックを生成することもで
きるし、各マスタクロック間に従属関係を持たせるよう
にもきるが、通常、各マスタクロック同士は独立したも
のとして構成される。マスタサブシステムにおけるタイ
ミングクロックは、上記マスタクロックのうち何れかを
入力し、これに基づき生成してもよいし、DUTのクロ
ックに基づいて生成してもよく、更に、これら以外の他
のクロックに基づいて生成してもよいが、通常は一のマ
スタクロックに基づいて生成される。また、マスタサブ
システム自身が、DUTを試験するための信号を生成
し、該DUTからの応答を取り込んで測定するといった
機能を保有することもできるし、マスタサブシステム自
身はこのような機能を保有せず、スレーブサブシステム
を制御する機能のみを保有するようにもできる。
する部分(制御信号同化手段,マスタクロック分配手
段,制御信号同期化手段)は、マスタサブシステムやス
レーブサブシステムに分散させずに独立して設けられ
る。上記制御信号同期化手段は、マスタサブシステムか
らの制御信号を各マスタクロックに同期した制御信号
(すなわち制御同期信号)を生成し、またマスタクロッ
ク発生器からのマスタクロックは、マスタクロック分配
手段により、各スレーブサブシステムに出力される。こ
のとき、あるスレーブサブシステムに、あるマスタクロ
ックに同期した制御同期信号が入力されるとき、該スレ
ーブサブシステムには該マスタクロックが分配されるよ
うに、マスタクロック分配手段が制御される。
はマスタクロック及び該マスタクロックに同期する制御
同期信号を入力し、該マスタクロックを所定倍で分割し
て該スレーブサブシステムの動作タイミングを生成し、
マスタサブシステムの制御・管理下で信号生成,信号取
込み・解析等の動作を行う。なお、どのマスタクロック
系においても、制御同期信号の不確定性(該マスタクロ
ックと制御同期信号とのずれ)は、最大でも該マスタク
ロックの1周期内(典型的には、ナノセカンド〜サブナ
ノセカンドのオーダ)に抑えられる。また、あるマスタ
クロックに基づくタイミングで動作するスレーブサブシ
ステムと、他のマスタクロックに基づくタイミングで動
作するスレーブサブシステムとは、独立したタイミング
で動作するので、DUTの実動作環境に限り無く近い疑
似環境が提供される。
ある。本実施例では、マスタクロック発生器が2つの場
合(同図では、MCLK2a,2bで示す)を示してい
る。マスタ,スレーブの各サブシステムから成るサブシ
ステム群1は、マスタサブシステム10,スレーブサブ
システム11,12,・・・により構成されている。マ
スタサブシステム10は、タイミングジェネレータ10
1、マスタシーケンサ102及びH/Wモジュール10
3により構成されており、また、スレーブサブシステム
11,12,・・・も、マスタサブシステム10と概ね
同様、タイミング・ジェネレータ111,121,・・
・、スレーブシーケンサ112,122,・・・及びH
/Wモジュール113,123,・・・により構成され
ている。ここで、マスタシーケンサ102に付随するマ
イクロプログラムメモリには、テストシーケンス及びス
レーブシーケンサ112,122,・・・に対する制御
シーケンス等が予めロードされており、スレーブシーケ
ンサ112,122,・・・に付随するマイクロプログ
ラムメモリには、H/Wモジュール113,123,・
・・に対する制御シーケンスがやはりロードされてい
る。なお、本実施例では、マスタシーケンサ1自身もD
UTを試験するための信号やDUTの応答信号を入力で
きる構成としてあるため、マスタサブシステム10には
H/Wモジュール103が設けられるが、マスタサブシ
ステム10からH/Wモジュール103を除外すること
もできる。
bは独立したマスタクロックMCLK1,2を生成して
おり、これらのマスタスロック発生手段2a,2bと前
記タイミングジェネレータ111,121,・・・と
は、マスタクロック分配手段4を構成しているダイプレ
クサ41,42,・・・を介して接続されている。前記
マスタシーケンサ102は前記スレーブシーケンサ11
2,122に制御信号を出力できるように接続される一
方、制御信号同期化手段3に接続されている。本実施例
では、この制御信号同期化手段3はシンクロナイザ3
a,3bにより構成されている。なお、図1では、シン
クロナイザ3aが前記マスタシーケンサ102からの制
御信号を入力するように構成され、シンクロナイザ3a
の後段にシンクロナイザ3bが接続されている。シンク
ロナイザ3a及び3bはマスタクロックMCLK1,2
の何れかをダイプレクサ7a,7bを介してそれぞれ入
力し、上記マスタシーケンサ102からの制御信号をリ
クロックしている。なお、図1では、マスタクロック発
生器2aからの信号はシンクロナイザ3aに、マスタク
ロック発生器3bからの信号はシンクロナイザ3bに出
力されるような接続が行われている。そして、これらの
シンクロナイザ3a,3bは、制御同期信号分配手段5
を構成するダイプレクサ51,52,・・・に接続され
ている。なお、本実施例ではマスタサブシステム1は、
マスタクロック発生器2aまたは2bの出力をダイプレ
クサ6を介して取り入れており、これに基づいてタイミ
ングクロックを生成している。マスタクロック発生器2
a,2bの何れの出力を入力するかは、適宜定めること
ができ、図1ではマスタクロック発生器2aが選択され
ている。
る。マスタサブシステム10のタイミングジェネレータ
101は、ダイプレクサ6を介してマスタクロック発生
器2aからのMCLK1を入力し、マスタサブシステム
10のタイミングクロックを生成している。そして、タ
イミングジェネレータ102は、MCLK1を整数分割
してタイミングクロックを生成し、これをマスタシーケ
ンサ102及びH/Wモジュール103に出力する。マ
スタシーケンサ102は、上記H/Wモジュール103
を制御するための制御信号を出力する一方、スレーブサ
ブシステム11,12,・・・のスレーブシーケンサ1
12,122,・・・を制御するための制御信号を出力
する。また、マスタシーケンサ102は、タイミングジ
ェネレータ111,121,・・・に制御信号バスを介
してマスタクロックを何分割するか等のクロックについ
ての各種指令を出力すると共に、各タイミングジェネレ
ータ111,121,・・・のタイミング制御信号を制
御同期信号分配手段3のシンクロナイザ3aに出力す
る。
ロック発生器2aを、シンクロナイザ3bはマスタクロ
ック発生器2bをそれぞれ選択しており、シンクロナイ
ザ3aはマスタシーケンサ102からの制御信号を、マ
スタクロック発生器2aのクロックに同期させて制御同
期信号としてシンクロナイザ2bおよびダイプレクサ5
1,52,・・・の各一方の入力端子に出力し、シンク
ロナイザ2bは、上記シンクロナイザの制御同期信号を
マスタクロック発生器2bのクロックに同期させて制御
同期信号分配手段5のダイプレクサ51,52,・・・
の各他方の入力端子に出力する。上記ダイプレクサ5
1,52,・・・はマスタシーケンサ102から出力さ
れる選択信号により、シンクロナイザ3aまたは3bの
何れかの制御同期信号を選択し、タイミングジェネレー
タ111,121,・・・に出力する。一方、マスタク
ロック分配手段4のダイプレクサ41,42,・・・
は、マスタクロック発生器2a,2bを上記制御同期信
号分配手段5のダイプレクサ51,52,・・・の制御
同期信号の選択に応じた選択を行っている。すなわち、
図1において、ダイプレクサ51はシンクロナイザ3a
(MCLK1を選択している)の制御同期信号を選択し
ているので、ダイプレクサ41はマスタサブシステム1
0と同一のクロック(MCLK1)を選択して、タイミ
ングジェネレータ111に出力している。また、ダイプ
レクサ52はシンクロナイザ3bの制御同期信号を選択
しているので、ダイプレクサ42はマスタサブシステム
10と異なるクロック(MCLK2)を選択して、タイ
ミングジェネレータ121に出力している。なお、MC
LK1、2の分配パスと制御同期信号の分配のパスは予
め時間調整されている。
1,12,・・・は、タイミングジェネレータ111,
121,・・・にマスタクロック発生器2a,2bから
のMCLK1,2の何れかを入力することができる。ま
た、上記タイミングジェネレータは、該入力クロックを
所定分割して各スレーブサブシステムにおけるタイミン
グクロックを生成することができる。これにより、スレ
ーブシーケンサ112,122,・・・は、前述したマ
スタシーケンサ102からの制御指令を各タイミングジ
ェネレータ111,121,・・・に同期して実行する
ことができ、DUTの実動作と同等の動作環境を実現で
きる。
以下の効果を奏することができる。 (1)単一クロックで動作するサブシステム群による信
号生成・測定等と同等な動作を、少なくとも2つのクロ
ック系で実現できるので、信号生成・測定の複雑な制御
とその時間管理と両立させることができる。そして、異
なるクロック系との時間関係をサブナノセカンドに保つ
ことができる。 (2)中央処理装置を介すことなく、マスタ,スレーブ
シーケンサによる複雑な制御シーケンスの同期化をマス
タクロックベースで実現できるので、実時間における複
数の信号生成・測定が可能となる。 (3)例えば、最近のいわゆるミックスト・シグナル・
ICのようなディジタル/アナログ回路が混載・統合さ
れたDUTにおいても、非同期環境をも含む実動作環境
に非常に近い信号条件,信号状態での模擬的試験が可能
となり、試験の再現性したがって信頼性を向上させるこ
とができる。 (4)クロックおよび制御同期信号の分配等の非同期動
作する部分を、制御信号同化手段等として、マスタサブ
システムやスレーブサブシステムに分散させずに独立し
て設けたので、サブシステムのローコスト設計と、DU
Tに与える信号の純度劣化防止に役立ち、安価な試験装
置での高品位な試験を実現できる。
図である。
Claims (6)
- 【請求項1】 マスタサブシステムと該マスタサブシス
テムの制御・管理下に置かれて動作する少なくとも1の
スレーブサブシステムとを有してなるサブシステム群
と、 少なくとも2つのマスタクロック発生器およびこれらの
マスタクロック発生器からの独立した少なくとも2つの
マスタクロック信号を同時に上記各スレーブサブシステ
ムに出力することができるマスタクロック分配手段と、 上記マスタサブシステムからの制御信号を入力し、該制
御信号を上記マスタクロック信号のうち何れかに同期さ
せる制御信号同期化手段及びこの同期化した制御信号を
上記各スレーブサブシステムに分配する制御同期信号分
配手段と、 を有してなることを特徴とする電子部品等試験装置。 - 【請求項2】 上記制御信号同期化手段は、第1および
第2のシンクロナイザを有してなり、 第1のシンクロナイザは、上記マスタクロック分配手段
からの上記マスタクロック信号および上記マスタサブシ
ステムからの上記制御信号を入力し、その同期化信号を
第2のシンクロナイザおよび上記制御同期信号分配手段
に出力し、 上記第2のシンクロナイザは、上記マスタクロック分配
手段からの上記マスタクロック信号および上記第1のシ
ンクロナイザからの同期化信号を、上記制御同期信号分
配手段に出力する、 ことを特徴とする請求項1に記載の電子部品等試験装
置。 - 【請求項3】 ダイプレクサにより、上記マスタクロッ
ク信号を上記第1および第2のシンクロナイザに選択的
に分配することを特徴とする請求項2に記載の電子部品
等試験装置。 - 【請求項4】(a) 少なくとも2つの独立したマスタク
ロック信号を生成するステップ、 (b) マスターサブシステムと少なくとも1つのスレー
ブサブシステムに上記マスタクロック信号を分配するス
テップ、 (c) 上記マスタサブシステムにより制御信号を生成す
るステップ、 (d) マスタクロック信号のうち、何れか1つの信号に
より上記制御信号を同期化し、同期化制御信号を得るス
テップ、 (e) 上記スレーブサブシステムに同期化制御信号を分
配するステップ、 (f) 上記同期化制御信号にしたがって電子装置を試験
するステップ、 を含み、 上記(d)のステップでは、 (i) 2つのマスタクロック信号のうち、第1の信号に
制御信号を同期させる第1の同期化制御信号を発生し、 (ii) 2つのマスタクロック信号のうち、第2の信号に
上記第1の同期化制御信号を同期化させる、第2の制御
信号を発生する、 ことを特徴とする電子部品等試験方法。 - 【請求項5】 上記(e)のステップでは、上記第1お
よび第2の同期化制御信号の何れかを、前記スレーブサ
ブシステムに送出することを特徴とする請求項4に記載
の電子部品等試験方法。 - 【請求項6】 上記マスタサブシステムからの制御信
号、上記マスタクロック信号のうち何れか1つ、上記第
1および第2の同期化制御信号を、前記スレーブサブシ
ステムに分配するステップを含むことを特徴とする請求
項4または5に記載の電子部品等試験方法。
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