JP3163072B2 - 浮動小数点装置 - Google Patents
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- G06F7/487—Multiplying; Dividing
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Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータの浮
動小数点装置に関し、特に、２進ベースの４倍長語フォ
ーマットによる乗算の浮動小数点演算の実行に関する。
動小数点装置に関し、特に、２進ベースの４倍長語フォ
ーマットによる乗算の浮動小数点演算の実行に関する。
【０００２】
【従来の技術】「２進浮動小数点演算のＩＥＥＥ規格
（IEEE Standard for Binary Floating-Point Arithmet
ic」（ＩＥＥＥ７５４規格）は、１ビットの符号、１５
ビット以上の指数部および６４ビット以上の仮数部によ
って表現を指定する「２重拡張」と呼ばれるフォーマッ
トを定義している。標準委員会の間では、より制限的で
あるが、２重拡張フォーマットのサブセットである４倍
長語フォーマットを採用することが議論されてきた。い
くつかの製造業者が、Hewlett-Packard 社のＰＡ−ＲＩ
ＳＣ１．１アーキテクチャおよびＩＢＭ社のＳ／３９０
をはじめとする、１ビットの符号情報と、１５ビットの
指数部と、最上位ビットが暗示されている１１３ビット
の仮数部とを含む特定の４倍長語フォーマットを採用し
ている。このフォーマットは、オペランドを表現するの
に１２８ビット（４倍長語）を必要とする。
（IEEE Standard for Binary Floating-Point Arithmet
ic」（ＩＥＥＥ７５４規格）は、１ビットの符号、１５
ビット以上の指数部および６４ビット以上の仮数部によ
って表現を指定する「２重拡張」と呼ばれるフォーマッ
トを定義している。標準委員会の間では、より制限的で
あるが、２重拡張フォーマットのサブセットである４倍
長語フォーマットを採用することが議論されてきた。い
くつかの製造業者が、Hewlett-Packard 社のＰＡ−ＲＩ
ＳＣ１．１アーキテクチャおよびＩＢＭ社のＳ／３９０
をはじめとする、１ビットの符号情報と、１５ビットの
指数部と、最上位ビットが暗示されている１１３ビット
の仮数部とを含む特定の４倍長語フォーマットを採用し
ている。このフォーマットは、オペランドを表現するの
に１２８ビット（４倍長語）を必要とする。
【０００３】大部分の浮動小数点装置は、４倍長語フォ
ーマットに最適化されてはおらず、頻繁に使用される倍
長語フォーマットに最適化されている。４倍長語フォー
マットのオペランドは、ハードウェアで実現されている
フォーマットに分割したのち、多数のより小さな演算を
実行して、全体として４倍長語フォーマットの演算を達
成しなければならない。通常このようにしてサポートさ
れるある種の浮動小数点演算は、４倍長語フォーマット
の乗算である。
ーマットに最適化されてはおらず、頻繁に使用される倍
長語フォーマットに最適化されている。４倍長語フォー
マットのオペランドは、ハードウェアで実現されている
フォーマットに分割したのち、多数のより小さな演算を
実行して、全体として４倍長語フォーマットの演算を達
成しなければならない。通常このようにしてサポートさ
れるある種の浮動小数点演算は、４倍長語フォーマット
の乗算である。
【０００４】Hewlett-Packard 社のＰＡ−ＲＩＳＣ１．
１アーキテクチャで「４倍長語フォーマット」と呼ばれ
ている定義は、Ｓ／３９０アーキテクチャでは「２進拡
張フォーマット」と呼ばれるが、それらのフォーマット
は、一部の相違点（非数ＮａＮの通知およびクァイエッ
トＮａＮの表現）を除き、同一である。Ｓ／３９０アー
キテクチャは、短フォーマット（語）、長フォーマット
（倍長語）および拡張フォーマット（４倍長語）を有す
る独自の１６進ベースのフォーマットをサポートしてい
る。典型的なＳ／３９０浮動小数点装置では、１６進倍
長語の精度がハードウェア中で最適化され、これは、Ｉ
ＥＥＥ７５４規格の倍長語フォーマットに合わせて最適
化する他の製造業者と同様である。理由は、いずれのフ
ォーマットも表現するのに６４ビットを要するからであ
る。１６進倍長語フォーマットは、１ビットの符号情
報、７ビットの指数部および５６ビットの仮数部を含
む。Ｓ／３９０浮動小数点装置のデータフローは通常、
５６ビットのオペランドに最適化されている。乗算器が
他の目的、たとえば除算に使用されるならば、その乗算
器は追加の保護ビットをいくつか有するかもしれない。
性能を最適化した乗算器の実現態様では、オペランドの
一方、すなわち乗数は、１つの追加ビットがカウンタ・
ツリーの全遅延に対して劇的な影響を及ぼすため、いか
なる保護ビット分も拡張されない。しかし、他方のオペ
ランド、すなわち被乗数は、カウンタ・ツリーの遅延に
対する実質的な影響がより小さいため、１つまたは２つ
の１６進数だけ容易に拡張することができる。典型的な
Ｓ／３９０乗算器は、５６ビットの乗数と、６０ビット
または６４ビットの被乗数とを有している（たとえば、
E. M. Schwartz et al., "CMOS floating-point unit f
or the S/390 Parallel Enterprise Server G4", IBM J
ournal of Research and Development, Vol. 41, No.4/
5, July/September 1997, pp. 475-488 を参照）。
１アーキテクチャで「４倍長語フォーマット」と呼ばれ
ている定義は、Ｓ／３９０アーキテクチャでは「２進拡
張フォーマット」と呼ばれるが、それらのフォーマット
は、一部の相違点（非数ＮａＮの通知およびクァイエッ
トＮａＮの表現）を除き、同一である。Ｓ／３９０アー
キテクチャは、短フォーマット（語）、長フォーマット
（倍長語）および拡張フォーマット（４倍長語）を有す
る独自の１６進ベースのフォーマットをサポートしてい
る。典型的なＳ／３９０浮動小数点装置では、１６進倍
長語の精度がハードウェア中で最適化され、これは、Ｉ
ＥＥＥ７５４規格の倍長語フォーマットに合わせて最適
化する他の製造業者と同様である。理由は、いずれのフ
ォーマットも表現するのに６４ビットを要するからであ
る。１６進倍長語フォーマットは、１ビットの符号情
報、７ビットの指数部および５６ビットの仮数部を含
む。Ｓ／３９０浮動小数点装置のデータフローは通常、
５６ビットのオペランドに最適化されている。乗算器が
他の目的、たとえば除算に使用されるならば、その乗算
器は追加の保護ビットをいくつか有するかもしれない。
性能を最適化した乗算器の実現態様では、オペランドの
一方、すなわち乗数は、１つの追加ビットがカウンタ・
ツリーの全遅延に対して劇的な影響を及ぼすため、いか
なる保護ビット分も拡張されない。しかし、他方のオペ
ランド、すなわち被乗数は、カウンタ・ツリーの遅延に
対する実質的な影響がより小さいため、１つまたは２つ
の１６進数だけ容易に拡張することができる。典型的な
Ｓ／３９０乗算器は、５６ビットの乗数と、６０ビット
または６４ビットの被乗数とを有している（たとえば、
E. M. Schwartz et al., "CMOS floating-point unit f
or the S/390 Parallel Enterprise Server G4", IBM J
ournal of Research and Development, Vol. 41, No.4/
5, July/September 1997, pp. 475-488 を参照）。
【０００５】
【発明が解決しようとする課題】１０年以上も前にこの
ＩＥＥＥ規格が採用されて以来、５６ビットの仮数部デ
ータフローが２進拡張フォーマットの１１３ビット仮数
部の半分よりもわずかに少ないＳ／３９０浮動小数点装
置を対象として、２進拡張フォーマット（４倍長語フォ
ーマット）を最適化する方法は見いだされていない。特
に、本発明は、典型的なＳ／３９０乗算器上で２進４倍
長語フォーマットのための乗算を実現することに関す
る。
ＩＥＥＥ規格が採用されて以来、５６ビットの仮数部デ
ータフローが２進拡張フォーマットの１１３ビット仮数
部の半分よりもわずかに少ないＳ／３９０浮動小数点装
置を対象として、２進拡張フォーマット（４倍長語フォ
ーマット）を最適化する方法は見いだされていない。特
に、本発明は、典型的なＳ／３９０乗算器上で２進４倍
長語フォーマットのための乗算を実現することに関す
る。
【０００６】
【課題を解決するための手段】本発明は、５６ビットお
よび６０ビットの両オペランドならびに１６進ベースの
指数部をサポートするハードウェア乗算器上で、２進４
倍長語フォーマットの乗算を実行するプロセスを提供す
る。このタイプのハードウェア乗算器は、Ｓ／３９０浮
動小数点装置で一般に使用されている。このプロセス
は、４倍長語フォーマットの乗算を全体として実行する
のに最小限のハードウェア演算しか必要としない上に、
中間結果を、１６進ベースの設計にとって有利である１
６進ベースのフォーマットで保持する。
よび６０ビットの両オペランドならびに１６進ベースの
指数部をサポートするハードウェア乗算器上で、２進４
倍長語フォーマットの乗算を実行するプロセスを提供す
る。このタイプのハードウェア乗算器は、Ｓ／３９０浮
動小数点装置で一般に使用されている。このプロセス
は、４倍長語フォーマットの乗算を全体として実行する
のに最小限のハードウェア演算しか必要としない上に、
中間結果を、１６進ベースの設計にとって有利である１
６進ベースのフォーマットで保持する。
【０００７】本発明は、１１３ビットの仮数部を独自の
態様で分割して、４回の乗算しか要しないようにし、ま
た、１６進データフロー上で２進オペランドを処理する
という複雑且つ追加の状況を扱う。乗数オペランドの仮
数部（以下「乗数仮数部」ともいう）を１ビット、５６
ビットおよび５６ビットの３つの部分に分割し、被乗数
オペランドの仮数部（以下「被乗数仮数部」ともいう）
を５６ビットおよび６０ビットの２つの部分に分割す
る。
態様で分割して、４回の乗算しか要しないようにし、ま
た、１６進データフロー上で２進オペランドを処理する
という複雑且つ追加の状況を扱う。乗数オペランドの仮
数部（以下「乗数仮数部」ともいう）を１ビット、５６
ビットおよび５６ビットの３つの部分に分割し、被乗数
オペランドの仮数部（以下「被乗数仮数部」ともいう）
を５６ビットおよび６０ビットの２つの部分に分割す
る。
【０００８】Ｓ／３９０浮動小数点アーキテクチャは、
１６進ベースのフォーマットを次のように定義する。 Ｘ＝（−１）＊＊Ｓ＊０．Ｆ＊１６＊＊（Ｘｈ−６４）式 中、Ｘはオペランドの値、Ｓは１ビットの符号、Ｆは
仮数部、Ｘｈは、６４のバイアスだけ減じられて指数を
形成する指数部である。２進拡張フォーマットは、次の
ように記述される。 Ｘ＝（−１）＊＊Ｓ＊１．Ｆ＊２＊＊（Ｘｂ−１６３８
３）式 中、Ｘｂは２進指数部を表す。米国特許第５６８７１
０６号は、１６進浮動小数点フォーマットを有する内部
浮動小数点データフローを使用して、１６進浮動小数点
フォーマットおよび２進浮動小数点フォーマットの両方
をサポートする方法を教示している。この米国特許で提
案された内部データフローは、１４ビットの指数部と、
８１９２のバイアスとを有しており、そのオペランドの
値は、次のように表現することができる。 Ｘ＝（−１）＊＊Ｓ＊０．Ｆ＊１６＊＊（Ｘｉ−８１９
２）式 中、Ｘｉは内部指数部を表す。２進指数部を１６進フ
ォーマットに変換することは、その指数部を右に２ビッ
トだけシフトし、バイアス調節を適用することに等し
い。２進指数部のうちシフト・アウトされる最下位２ビ
ットは、値２＊＊０、２＊＊１、２＊＊２または２＊＊
３を表現する。２進設計フォーマットにおけるこの指数
値は、内部１６進ベースのフォーマットに入るとき、３
ビットまでの仮数部のシフトに変換される。５３ビット
長の２進仮数部をこの１６進フォーマットで表現するた
めには、このシフトのために追加の３ビットが必要であ
り、その結果、全部で５６ビットになる。拡張フォーマ
ットの場合、これには１１６ビットの仮数部を要するで
あろう。
１６進ベースのフォーマットを次のように定義する。 Ｘ＝（−１）＊＊Ｓ＊０．Ｆ＊１６＊＊（Ｘｈ−６４）式 中、Ｘはオペランドの値、Ｓは１ビットの符号、Ｆは
仮数部、Ｘｈは、６４のバイアスだけ減じられて指数を
形成する指数部である。２進拡張フォーマットは、次の
ように記述される。 Ｘ＝（−１）＊＊Ｓ＊１．Ｆ＊２＊＊（Ｘｂ−１６３８
３）式 中、Ｘｂは２進指数部を表す。米国特許第５６８７１
０６号は、１６進浮動小数点フォーマットを有する内部
浮動小数点データフローを使用して、１６進浮動小数点
フォーマットおよび２進浮動小数点フォーマットの両方
をサポートする方法を教示している。この米国特許で提
案された内部データフローは、１４ビットの指数部と、
８１９２のバイアスとを有しており、そのオペランドの
値は、次のように表現することができる。 Ｘ＝（−１）＊＊Ｓ＊０．Ｆ＊１６＊＊（Ｘｉ−８１９
２）式 中、Ｘｉは内部指数部を表す。２進指数部を１６進フ
ォーマットに変換することは、その指数部を右に２ビッ
トだけシフトし、バイアス調節を適用することに等し
い。２進指数部のうちシフト・アウトされる最下位２ビ
ットは、値２＊＊０、２＊＊１、２＊＊２または２＊＊
３を表現する。２進設計フォーマットにおけるこの指数
値は、内部１６進ベースのフォーマットに入るとき、３
ビットまでの仮数部のシフトに変換される。５３ビット
長の２進仮数部をこの１６進フォーマットで表現するた
めには、このシフトのために追加の３ビットが必要であ
り、その結果、全部で５６ビットになる。拡張フォーマ
ットの場合、これには１１６ビットの仮数部を要するで
あろう。
【０００９】この分割による解決方法は、３ビットの２
進シフトを一方のオペランド、すなわち被乗数のみに適
用することを含んでいる。そして、この３ビットのシフ
トは両方の入力オペランドの２進シフトの組み合わせで
ある。乗数仮数部を、合計で１１３ビットである３つの
部分、すなわち明示値１と、５６ビットの高位部と、５
６ビットの低位部とに分割する。そして、被乗数仮数部
を両方の入力オペランドの２進シフトの組み合わせで１
１６ビットの仮数部に拡張し、５６ビットの高位部と６
０ビットの低位部とに分割する。従って、乗数仮数部
は、１、ＹＨ（５６ビット）およびＹＬ（５６ビット）
と表記される３つの部分を有し、被乗数仮数部は、ＸＨ
（５６ビット）およびＸＬ（６０ビット）と表記される
２つの部分を有する。
進シフトを一方のオペランド、すなわち被乗数のみに適
用することを含んでいる。そして、この３ビットのシフ
トは両方の入力オペランドの２進シフトの組み合わせで
ある。乗数仮数部を、合計で１１３ビットである３つの
部分、すなわち明示値１と、５６ビットの高位部と、５
６ビットの低位部とに分割する。そして、被乗数仮数部
を両方の入力オペランドの２進シフトの組み合わせで１
１６ビットの仮数部に拡張し、５６ビットの高位部と６
０ビットの低位部とに分割する。従って、乗数仮数部
は、１、ＹＨ（５６ビット）およびＹＬ（５６ビット）
と表記される３つの部分を有し、被乗数仮数部は、ＸＨ
（５６ビット）およびＸＬ（６０ビット）と表記される
２つの部分を有する。
【００１０】この分割によって拡張される２進乗算を計
算するのに４回の乗算、すなわち、ＹＬ*ＸＬ、ＹＬ*Ｘ
Ｈ、ＹＨ*ＸＬおよびＹＨ*ＸＨしか必要なく、乗数のサ
イズは５６×６０ビットでしかない。×１の乗算は計算
が不要である。このアルゴリズムの他の利点は、１６進
フォーマット内での仮数部の２進正規化によって２進指
数部の最下位２ビットがデータフロー中に維持されるこ
とであり、これはまた、それらが他の２進浮動小数点演
算について維持される方法である。
算するのに４回の乗算、すなわち、ＹＬ*ＸＬ、ＹＬ*Ｘ
Ｈ、ＹＨ*ＸＬおよびＹＨ*ＸＨしか必要なく、乗数のサ
イズは５６×６０ビットでしかない。×１の乗算は計算
が不要である。このアルゴリズムの他の利点は、１６進
フォーマット内での仮数部の２進正規化によって２進指
数部の最下位２ビットがデータフロー中に維持されるこ
とであり、これはまた、それらが他の２進浮動小数点演
算について維持される方法である。
【００１１】以下の詳細な説明によってこれらの改良点
および他の改良点を説明する。本発明をその利点および
特徴に関してより理解するために、以下の説明および図
面を参照されたい。
および他の改良点を説明する。本発明をその利点および
特徴に関してより理解するために、以下の説明および図
面を参照されたい。
【００１２】
【発明の実施の形態】本発明をさらに詳細に見ると、好
ましい実施態様を示す図１には、１６進ベースの倍長語
フォーマットに最適化された浮動小数点ハードウェアの
ための、２進拡張精度フォーマットの浮動小数点乗算を
実行するプロセス・フローが示されている。このプロセ
ス・フローは、特殊数のオペランドがないか否か、オペ
ランドが非正規化（denormalize）されているか否かを
検出するためのサブプロセスと、符号計算ステップと、
指数部計算ステップと、乗数仮数部および被乗数仮数部
の分割ステップと、丸めステップと、オーバフロー検出
ステップとを含む。
ましい実施態様を示す図１には、１６進ベースの倍長語
フォーマットに最適化された浮動小数点ハードウェアの
ための、２進拡張精度フォーマットの浮動小数点乗算を
実行するプロセス・フローが示されている。このプロセ
ス・フローは、特殊数のオペランドがないか否か、オペ
ランドが非正規化（denormalize）されているか否かを
検出するためのサブプロセスと、符号計算ステップと、
指数部計算ステップと、乗数仮数部および被乗数仮数部
の分割ステップと、丸めステップと、オーバフロー検出
ステップとを含む。
【００１３】乗数および被乗数入力オペランドは、符
号、指数部および仮数部を含み、これらが、入力オペラ
ンドのいずれがＩＥＥＥ７５４規格によって定義された
特殊数の０、ＮａＮまたは無限数に等しいか否かを決定
する決定ブロック段１０に入力される。いずれかのオペ
ランドがこれらの特殊数の１つであるならば、計算は、
特殊数ハンドラ１１に進み、算術的な計算は不要であ
る。他方、いずれのオペランドもこれら３種の特殊数で
はないならば、プロセスは決定ブロック段１２に進み、
ここで、いずれかのオペランドが非正規化数であるか否
かを決定する。いずれかのオペランドがＩＥＥＥ７５４
規格の定義によって非正規化されているならば、プロセ
スは事前正規化ブロック段１３に進み、ここで、オペラ
ンドを正規化し、もう１ビット余分の拡張指数部範囲を
生成したのち、プロセスはマルチプレクサ１５に続く。
決定ブロック段１２の決定によっていずれのオペランド
も非正規化されていないならば、処理ブロック段１４で
指数部が拡張され、プロセスは、マルチプレクサ１５で
事前正規化経路と合流する。
号、指数部および仮数部を含み、これらが、入力オペラ
ンドのいずれがＩＥＥＥ７５４規格によって定義された
特殊数の０、ＮａＮまたは無限数に等しいか否かを決定
する決定ブロック段１０に入力される。いずれかのオペ
ランドがこれらの特殊数の１つであるならば、計算は、
特殊数ハンドラ１１に進み、算術的な計算は不要であ
る。他方、いずれのオペランドもこれら３種の特殊数で
はないならば、プロセスは決定ブロック段１２に進み、
ここで、いずれかのオペランドが非正規化数であるか否
かを決定する。いずれかのオペランドがＩＥＥＥ７５４
規格の定義によって非正規化されているならば、プロセ
スは事前正規化ブロック段１３に進み、ここで、オペラ
ンドを正規化し、もう１ビット余分の拡張指数部範囲を
生成したのち、プロセスはマルチプレクサ１５に続く。
決定ブロック段１２の決定によっていずれのオペランド
も非正規化されていないならば、処理ブロック段１４で
指数部が拡張され、プロセスは、マルチプレクサ１５で
事前正規化経路と合流する。
【００１４】そして、プロセスは４つの並行な経路に分
かれる。２つのオペランドの符号ビットどうしが符号計
算ブロック段１６で処理される。この処理は単に符号ど
うしの排他的論理和である。２つの１６ビット２進指数
部は、２進指数１６進変換ブロック段１００によって処
理される。２つのオペランドの１６進指数部は、１６進
指数部計算ブロック段１０４に出力され、ここで、これ
らの指数部を加算し、バイアスを減算する。１１３ビッ
トの被乗数仮数部は、ブロック段１０１により、２進指
数１６進変換ブロック段１００からの２進シフト量情報
を使用して処理される。被乗数仮数部は、ＸＨと表記さ
れる５６ビットの高位部と、ＸＬと表記される６０ビッ
トの低位部の２つの部分に分割される。１１６ビットが
その仮数部のために使用されて、１１３ビットの被乗数
と、２**０、２**−１、２**−２または２**−３であり
うる２進シフト量とを表す。乗数オペランドを形成する
１１３ビットの仮数部は、分割ブロック段１０２に入力
され、ここで、そのオペランドを、明示値１と、ＹＨと
表記される５６ビット高位部と、ＹＬと表記される５６
ビットの低位部とに分割する。
かれる。２つのオペランドの符号ビットどうしが符号計
算ブロック段１６で処理される。この処理は単に符号ど
うしの排他的論理和である。２つの１６ビット２進指数
部は、２進指数１６進変換ブロック段１００によって処
理される。２つのオペランドの１６進指数部は、１６進
指数部計算ブロック段１０４に出力され、ここで、これ
らの指数部を加算し、バイアスを減算する。１１３ビッ
トの被乗数仮数部は、ブロック段１０１により、２進指
数１６進変換ブロック段１００からの２進シフト量情報
を使用して処理される。被乗数仮数部は、ＸＨと表記さ
れる５６ビットの高位部と、ＸＬと表記される６０ビッ
トの低位部の２つの部分に分割される。１１６ビットが
その仮数部のために使用されて、１１３ビットの被乗数
と、２**０、２**−１、２**−２または２**−３であり
うる２進シフト量とを表す。乗数オペランドを形成する
１１３ビットの仮数部は、分割ブロック段１０２に入力
され、ここで、そのオペランドを、明示値１と、ＹＨと
表記される５６ビット高位部と、ＹＬと表記される５６
ビットの低位部とに分割する。
【００１５】前掲の米国特許第５６８７１０６号では、
２進指数変換ブロック段は、１つの２進指数部を取り出
し、それを、以下の式に従って１６進指数部および適切
なシフト量に変換することから成るものであった。
２進指数変換ブロック段は、１つの２進指数部を取り出
し、それを、以下の式に従って１６進指数部および適切
なシフト量に変換することから成るものであった。
【００１６】
【表１】
【００１７】表中、Ｘｂは２進指数部を表し、Ｘｉは、
変換された１６進内部指数部を表し、Ｘｂ＞＞２は、２
ビット右にシフトされて最下位２ビットを切り捨てたＸ
ｂであり、||は連結を表し、ＳＩＧＮＥＸＴは、Ｘｉの
最上位ビットをＸｂの最上位ビットで設定し、それ未満
の有効ビットをこのビットの補数で満たすことを含む。
変換された１６進内部指数部を表し、Ｘｂ＞＞２は、２
ビット右にシフトされて最下位２ビットを切り捨てたＸ
ｂであり、||は連結を表し、ＳＩＧＮＥＸＴは、Ｘｉの
最上位ビットをＸｂの最上位ビットで設定し、それ未満
の有効ビットをこのビットの補数で満たすことを含む。
【００１８】拡張フォーマットの場合、Ｘｂは１５ビッ
トであり、シフトが最下位２ビットを切り捨てると、１
３ビットが残る。Ｘｉは１４ビットであり、１３ビット
の中間結果のＳＩＧＮＥＸＴは、以下の式によって表す
ことができる。
トであり、シフトが最下位２ビットを切り捨てると、１
３ビットが残る。Ｘｉは１４ビットであり、１３ビット
の中間結果のＳＩＧＮＥＸＴは、以下の式によって表す
ことができる。
【００１９】SIGNEXT（Ｘｂ（０：14）>>２）＝Ｘｂ
（０）||Ｘｂ（０）′||Ｘｂ（１：12） ただし、′は１の補数を表す。
（０）||Ｘｂ（０）′||Ｘｂ（１：12） ただし、′は１の補数を表す。
【００２０】２進指数１６進変換ブロック段１００は、
両方の２進指数変換の組み合わせを実行するが、１、Ｙ
Ｈ、ＹＬという固定フォーマットを有する乗数仮数部
と、両方の２進シフト量をその仮数部表現で取る被乗数
とを用いる。以下の表２中の式は、乗数Ｘが固定フォー
マットの仮数部を有し、それが、後で被乗数Ｙの変換に
適用される補正項を要することを示す。
両方の２進指数変換の組み合わせを実行するが、１、Ｙ
Ｈ、ＹＬという固定フォーマットを有する乗数仮数部
と、両方の２進シフト量をその仮数部表現で取る被乗数
とを用いる。以下の表２中の式は、乗数Ｘが固定フォー
マットの仮数部を有し、それが、後で被乗数Ｙの変換に
適用される補正項を要することを示す。
【００２１】
【表２】
【００２２】２進指数１６進変換ブロック段１００は、
固定フォーマットの乗数指数変換を実行し、補正項を被
乗数指数変換に送り、それがまた、２進シフト量信号を
生成し、この信号が被乗数仮数部分割ブロック段１０１
に伝送される。
固定フォーマットの乗数指数変換を実行し、補正項を被
乗数指数変換に送り、それがまた、２進シフト量信号を
生成し、この信号が被乗数仮数部分割ブロック段１０１
に伝送される。
【００２３】分割ブロック段１０１の出力ＸＨおよびＸ
Ｌならびに分割ブロック段１０２の出力１、ＹＨおよび
ＹＬは、計算ブロック段１０３に入力される。この計算
処理は、４回の乗算および４回の加算の実行を含む。こ
れらの計算は、部分積Ｐ１、Ｐ２、Ｐ３およびＰ４、中
間和Ｓ１、Ｓ２およびＳ３ならびに最終積ＰＲを生成す
るための、以下の式によって表すことができる。
Ｌならびに分割ブロック段１０２の出力１、ＹＨおよび
ＹＬは、計算ブロック段１０３に入力される。この計算
処理は、４回の乗算および４回の加算の実行を含む。こ
れらの計算は、部分積Ｐ１、Ｐ２、Ｐ３およびＰ４、中
間和Ｓ１、Ｓ２およびＳ３ならびに最終積ＰＲを生成す
るための、以下の式によって表すことができる。
【００２４】１）Ｐ１＝ＸＬ*ＹＬ ２）Ｐ２＝ＸＬ*ＹＨ ３）Ｓ１＝Ｐ２＋Ｐ１ ４）Ｐ３＝ＸＨ*ＹＬ ５）Ｓ２＝Ｓ１＋Ｐ３ ６）Ｐ４＝ＸＨ*ＹＨ ７）Ｓ３＝Ｐ４＋Ｓ２ ８）ＰＲ＝Ｓ３＋Ｘ
【００２５】積は、計算ブロック段１０３から出力さ
れ、合流ブロック段１０５で、計算ブロック段１０４か
らの１６進指数部および計算ブロック段１６からの符号
ビットと合流する。１６進内部フォーマットで表現され
た積は、計算ブロック段１０６で２進フォーマットに戻
され、計算ブロック段１７で丸められる。そして、その
結果が、決定ブロック段１８で、オーバフローまたはア
ンダフロー状態に関してチェックされ、真ならば、固定
（fix-up）ブロック段１９に送られ、偽ならば、報告結
果であると判定され、処理が完了する。
れ、合流ブロック段１０５で、計算ブロック段１０４か
らの１６進指数部および計算ブロック段１６からの符号
ビットと合流する。１６進内部フォーマットで表現され
た積は、計算ブロック段１０６で２進フォーマットに戻
され、計算ブロック段１７で丸められる。そして、その
結果が、決定ブロック段１８で、オーバフローまたはア
ンダフロー状態に関してチェックされ、真ならば、固定
（fix-up）ブロック段１９に送られ、偽ならば、報告結
果であると判定され、処理が完了する。
【００２６】ブロック段１０〜１９は、好ましい実施態
様に独自のものではなく、ブロック段１００〜１０６だ
けが独自のものである。本プロセスは、計算時間を乗算
４回分および加算４回分の待ち時間に減らす、仮数部の
独自の分割を提供する。中間結果は１６進フォーマット
で維持され、それは、ハードウェア問題をデバッグする
容易さのため、１６進ベース浮動小数点装置にとって利
点である。また、１６進内部フォーマットを先にパイプ
ラインの一番上に伝送して、次の順番の命令とのデータ
依存性を解決することができる利点もある。
様に独自のものではなく、ブロック段１００〜１０６だ
けが独自のものである。本プロセスは、計算時間を乗算
４回分および加算４回分の待ち時間に減らす、仮数部の
独自の分割を提供する。中間結果は１６進フォーマット
で維持され、それは、ハードウェア問題をデバッグする
容易さのため、１６進ベース浮動小数点装置にとって利
点である。また、１６進内部フォーマットを先にパイプ
ラインの一番上に伝送して、次の順番の命令とのデータ
依存性を解決することができる利点もある。
【００２７】好ましい実施態様の３種の代替態様が図２
〜図４に示されている。図２では、ブロック段１０〜１
９ならびにブロック段１０４および１０５が図１と同じ
である第１の代替態様が示されている。指数部および仮
数部の処理ブロック段が異なる。図２における第１の代
替態様は、２つの１６ビット指数部を２進指数１６進変
換ブロック段２００に受ける。この変換ブロック段２０
０が、前掲の米国特許第５６８７１０６号に記載の実現
態様に従って被乗数および乗数の２進シフト量を別個に
計算し、それらのシフト量を分割ブロック段２０１およ
び２０２に伝送する。これらの２進シフト量が乗数およ
び被乗数の両方で表現されるものと仮定すると、いずれ
も表現するのに１１６ビットを要し、５６ビット部、５
６ビット部および４ビット部への分割が両方に選択さ
れ、それぞれブロック段２０１および２０２によって実
行される。被乗数仮数部の３つの部分をＸＨ、ＸＬおよ
びＸＧと表記し、乗数仮数部のそれらをＹＨ、ＹＬおよ
びＹＧと表記する。この結果、仮数部計算ブロック段２
０３は、Ｘの３部分×Ｙの部分で９回の乗算と、９個の
部分積を加算するための８回の加算とを要する。これ
は、好ましい実施態様よりもかなり低い性能になるが、
この方式は、乗数および被乗数が、パイプラインに対し
て内部的に、オペランドあたり１１６ビットを要する１
６進フォーマットで表現される場合に、それらを分割す
る簡潔な方法である。
〜図４に示されている。図２では、ブロック段１０〜１
９ならびにブロック段１０４および１０５が図１と同じ
である第１の代替態様が示されている。指数部および仮
数部の処理ブロック段が異なる。図２における第１の代
替態様は、２つの１６ビット指数部を２進指数１６進変
換ブロック段２００に受ける。この変換ブロック段２０
０が、前掲の米国特許第５６８７１０６号に記載の実現
態様に従って被乗数および乗数の２進シフト量を別個に
計算し、それらのシフト量を分割ブロック段２０１およ
び２０２に伝送する。これらの２進シフト量が乗数およ
び被乗数の両方で表現されるものと仮定すると、いずれ
も表現するのに１１６ビットを要し、５６ビット部、５
６ビット部および４ビット部への分割が両方に選択さ
れ、それぞれブロック段２０１および２０２によって実
行される。被乗数仮数部の３つの部分をＸＨ、ＸＬおよ
びＸＧと表記し、乗数仮数部のそれらをＹＨ、ＹＬおよ
びＹＧと表記する。この結果、仮数部計算ブロック段２
０３は、Ｘの３部分×Ｙの部分で９回の乗算と、９個の
部分積を加算するための８回の加算とを要する。これ
は、好ましい実施態様よりもかなり低い性能になるが、
この方式は、乗数および被乗数が、パイプラインに対し
て内部的に、オペランドあたり１１６ビットを要する１
６進フォーマットで表現される場合に、それらを分割す
る簡潔な方法である。
【００２８】図３では、ブロック段１０〜１９ならびに
ブロック段１０４および１０５が図１と同じである第２
の代替態様が示されている。図３の２進指数１６進変換
ブロック段２００は、図２における第１の代替態様のも
のと同じである。仮数部の処理ブロック段３０１〜３０
３が異なり、第２の代替態様は、乗算器ハードウェアが
６０ビットの仮数部１つをサポートすることを仮定して
第１の代替態様を最適化したものである。図３では、被
乗数仮数部を分割ブロック段３０１によって５６ビット
と６０ビットとに分割し、これらをＸＨおよびＸＬと表
記する。乗数仮数部を分割ブロック段３０２によって５
６ビット、５６ビットおよび４ビットの３つの部分に分
割し、これらをそれぞれＹＨ、ＹＬおよびＹＧと表記す
る。被乗数仮数部の２つの部分および乗数仮数部の３つ
の部分があるため、この第２の代替態様の仮数部計算ブ
ロック段３０３は、６回の乗算を要し、また、部分積を
加算するために５回の加算を要する。これは、第１の代
替態様を上回る改善であるが、図１に示す好ましい実施
態様よりはかなり遅い。
ブロック段１０４および１０５が図１と同じである第２
の代替態様が示されている。図３の２進指数１６進変換
ブロック段２００は、図２における第１の代替態様のも
のと同じである。仮数部の処理ブロック段３０１〜３０
３が異なり、第２の代替態様は、乗算器ハードウェアが
６０ビットの仮数部１つをサポートすることを仮定して
第１の代替態様を最適化したものである。図３では、被
乗数仮数部を分割ブロック段３０１によって５６ビット
と６０ビットとに分割し、これらをＸＨおよびＸＬと表
記する。乗数仮数部を分割ブロック段３０２によって５
６ビット、５６ビットおよび４ビットの３つの部分に分
割し、これらをそれぞれＹＨ、ＹＬおよびＹＧと表記す
る。被乗数仮数部の２つの部分および乗数仮数部の３つ
の部分があるため、この第２の代替態様の仮数部計算ブ
ロック段３０３は、６回の乗算を要し、また、部分積を
加算するために５回の加算を要する。これは、第１の代
替態様を上回る改善であるが、図１に示す好ましい実施
態様よりはかなり遅い。
【００２９】図４には、ブロック段１０〜１９が図１と
同じである第３の代替態様が示されている。この第３の
代替態様は、指数部計算を２進指数部に対して直接実行
し、対応する１６進指数部なしで仮数部を１１３ビット
量として扱うものと仮定する。２進指数部計算ブロック
段４００が２進指数部どうしを加算する。１１３ビット
の被乗数仮数部を分割ブロック段４０１によって１ビッ
ト、５６ビットおよび５６ビットの各部に分割し、これ
らをそれぞれ１、ＸＨおよびＸＬと表記する。１１３ビ
ットの乗数仮数部もまた、分割ブロック段４０２によっ
て１ビット、５６ビットおよび５６ビットの各部に分割
し、これらをそれぞれ１、ＹＨおよびＹＬと表記する。
仮数部計算ブロック段４０３は４回の乗算だけで積を計
算することができ、これは図１の好ましい実施態様に等
しいが、余計な暗示される１のため、より多くの加算を
要する。また、この第３の代替態様は、早期にデータ依
存性を解決する利点はなく、ネイティブの浮動小数点装
置フォーマットが１６進である場合に中間結果を非ネイ
ティブのフォーマットで保持する。
同じである第３の代替態様が示されている。この第３の
代替態様は、指数部計算を２進指数部に対して直接実行
し、対応する１６進指数部なしで仮数部を１１３ビット
量として扱うものと仮定する。２進指数部計算ブロック
段４００が２進指数部どうしを加算する。１１３ビット
の被乗数仮数部を分割ブロック段４０１によって１ビッ
ト、５６ビットおよび５６ビットの各部に分割し、これ
らをそれぞれ１、ＸＨおよびＸＬと表記する。１１３ビ
ットの乗数仮数部もまた、分割ブロック段４０２によっ
て１ビット、５６ビットおよび５６ビットの各部に分割
し、これらをそれぞれ１、ＹＨおよびＹＬと表記する。
仮数部計算ブロック段４０３は４回の乗算だけで積を計
算することができ、これは図１の好ましい実施態様に等
しいが、余計な暗示される１のため、より多くの加算を
要する。また、この第３の代替態様は、早期にデータ依
存性を解決する利点はなく、ネイティブの浮動小数点装
置フォーマットが１６進である場合に中間結果を非ネイ
ティブのフォーマットで保持する。
【図面の簡単な説明】
【図１】好ましい実施態様の概要を示し、被乗数仮数部
を５６／６０ビットに分割し、乗数仮数部を１／５６／
５６ビットに分割する、２進拡張フォーマットのための
乗算のプロセス・フローを具体的に示す図である。
を５６／６０ビットに分割し、乗数仮数部を１／５６／
５６ビットに分割する、２進拡張フォーマットのための
乗算のプロセス・フローを具体的に示す図である。
【図２】第１の代替態様の概要を示し、被乗数仮数部を
５６／５６／４ビットに分割し、乗数仮数部を５６／５
６／４ビットに分割する、２進拡張フォーマットのため
の乗算のプロセス・フローを具体的に示す図である。
５６／５６／４ビットに分割し、乗数仮数部を５６／５
６／４ビットに分割する、２進拡張フォーマットのため
の乗算のプロセス・フローを具体的に示す図である。
【図３】第２の代替態様の概要を示し、被乗数仮数部を
５６／６０ビットに分割し、乗数仮数部を５６／５６／
４ビットに分割する、２進拡張フォーマットのための乗
算のプロセス・フローを具体的に示す図である。
５６／６０ビットに分割し、乗数仮数部を５６／５６／
４ビットに分割する、２進拡張フォーマットのための乗
算のプロセス・フローを具体的に示す図である。
【図４】第３の代替態様の概要を示し、被乗数仮数部を
１／５６／５６ビットに分割し、乗数仮数部を１／５６
／５６ビットに分割する、２進拡張フォーマットのため
の乗算のプロセス・フローを具体的に示す図である。
１／５６／５６ビットに分割し、乗数仮数部を１／５６
／５６ビットに分割する、２進拡張フォーマットのため
の乗算のプロセス・フローを具体的に示す図である。
【符号の説明】 １０ 決定ブロック段 １１ 特殊数ハンドラ １２ 決定ブロック段 １３ 事前正規化ブロック段 １４ 処理ブロック段 １５ マルチプレクサ １６ 符号計算ブロック段 １７ 計算ブロック段 １８ 決定ブロック段 １９ 固定ブロック段 １００ ２進指数１６進変換ブロック段 １０１ 分割ブロック段 １０２ 分割ブロック段 １０３ 計算ブロック段 １０４ 計算ブロック段 １０５ 合流ブロック段 １０６ 計算ブロック段
フロントページの続き (56)参考文献 特開 平５−289851（ＪＰ，Ａ) 特開 平９−212337（ＪＰ，Ａ) 特開 平８−292876（ＪＰ，Ａ) 特開 平８−55011（ＪＰ，Ａ) 国際公開97／12317（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/38 - 7/54 G06F 7/00
Claims (10)
- 【請求項１】２進拡張精度フォーマットのためのＩＥＥ
Ｅ７５４規格によって定義される浮動小数点乗算命令
を、１６進ベース倍長語フォーマットに最適化され且つ
２進４倍長語フォーマットが１１３ビットの仮数部を有
するように定義する浮動小数点ハードウェアを有するコ
ンピュータ・プロセッサ上で実行するに際し、４倍長語
フォーマット乗算を、一連のいくつかの長精度乗算およ
び拡張精度もしくは長精度加算として、乗数および被乗
数オペランドを用いて実行するための浮動小数点装置
（ＦＰＵ）であって、 浮動小数点乗算器を有する前記コンピュータ・プロセッ
サによって乗算を実行するためのＦＰＵデータフロー・
パイプラインを備え、前記パイプライン中で、前記乗数
および被乗数オペランドが符号ビット、指数部および仮
数部を含み、前記乗数および被乗数オペランドが特殊数
決定ブロック段に入力され、当該特殊数決定ブロック段
が、前記オペランドのいずれかがＩＥＥＥ７５４規格に
よって定義される特殊数のうち０、ＮａＮ（非数）また
は無限数に等しいか否かを決定し、いずれかのオペラン
ドが前記特殊数の１つであるならば、乗算計算プロセス
中のデータフローが特殊数ハンドラによって処理される
ように進み、そこでは、算術的計算は不要であるが、い
ずれのオペランドも前記特殊数の１つではないならば、
前記乗算計算プロセス中のデータフローが非正規化決定
ブロック段に進み、当該非正規化決定ブロック段が、い
ずれかのオペランドが非正規化数ではないか否かを決定
し、いずれかのオペランドが、ＩＥＥＥ７５４規格によ
って定義されているように非正規化されているならば、
前記乗算計算プロセス中のデータフローが事前正規化ブ
ロック段に進み、当該事前正規化ブロック段が、当該オ
ペランドを正規化し、もう１ビット余分の拡張指数部範
囲を生成し、前記乗算計算プロセス中のデータフローが
並行経路マルチプレクサ段に進むが、前記非正規化決定
ブロック段による決定でいずれのオペランドも非正規化
されていないならば、指数拡張処理ブロック段で当該オ
ペランドの指数部が拡張されて、前記並行経路マルチプ
レクサ段に送られ、当該並行経路マルチプレクサ段が、
前記事前正規化ブロック段からのデータフローと、前記
指数拡張処理ブロック段からのデータフローとが合流し
たものを受け、そこで、前記乗算計算プロセス中のデー
タフローが４つの並行な経路に分かれ、前記並行な経路
のうち第１の経路が符号計算ブロック段を有し、前記並
行な経路のうち第２の経路が２進指数１６進変換ブロッ
ク段を有し、前記並行な経路のうち第３の経路が被乗数
仮数部分割ブロック段を有し、前記並行な経路のうち第
４の経路が乗数仮数部分割ブロック段を有し、前記乗数
および被乗数オペランドの符号ビットが前記符号計算ブ
ロック段で処理され、前記乗数および被乗数オペランド
の２つの１６ビット長２進指数部が前記２進指数１６進
変換ブロック段によって２つの１６進指数部にそれぞれ
変換され、当該２進指数１６進変換ブロック段からの、
前記乗数および被乗数オペランドの１６進指数部が前記
第２の経路中の１６進指数計算ブロック段に出力され、
当該１６進指数計算ブロック段が、前記乗数および被乗
数オペランドの１６進指数部を加算し且つバイアスを減
算し、前記被乗数仮数部分割ブロック段が、前記並行経
路マルチプレクサ段から入力された前記被乗数オペラン
ドの１１３ビットの仮数部を受け、前記乗数仮数部分割
ブロック段が、前記並行経路マルチプレクサ段から入力
された前記乗数オペランドの１１３ビットの仮数部を受
け、前記第３の経路と前記第４の経路とが仮数部計算ブ
ロック段で合流して、当該仮数部計算ブロック段が乗算
および加算を実行して、部分積および中間和ならびに最
終積を提供し、当該最終積が前記仮数部計算ブロック段
の出力であり、前記仮数部計算ブロック段の出力と、前
記１６進指数計算ブロック段からの前記１６進指数部
と、前記符号計算ブロック段からの前記符号ビットとが
合流ブロック段で合流して積を提供し、当該積が１６進
内部フォーマットで表現され、２進変換ブロック段で２
進フォーマットに戻され、丸められることを特徴とす
る、前記浮動小数点装置。 - 【請求項２】前記被乗数仮数部分割ブロック段が前記被
乗数オペランドの仮数部を５６／６０ビットに分割し、
前記乗数仮数部分割ブロック段が前記乗数オペランドの
仮数部を１／５６／５６ビットに分割し、前記２進指数
１６進変換ブロック段からのシフト量情報が、前記被乗
数仮数部分割ブロック段に送られる、請求項１記載の浮
動小数点装置。 - 【請求項３】前記仮数部計算ブロック段が４回の乗算お
よび４回の加算を実行して、部分積および中間和ならび
に最終積を提供する、請求項２記載の浮動小数点装置。 - 【請求項４】前記被乗数仮数部分割ブロック段が前記被
乗数オペランドの仮数部を５６／５６／４ビットに分割
し、前記乗数仮数部分割ブロック段が前記乗数オペラン
ドの仮数部を５６／５６／４ビットに分割する、請求項
１記載の浮動小数点装置。 - 【請求項５】前記仮数部計算ブロック段が９回の乗算お
よび８回の加算を実行して、部分積および中間和ならび
に最終積を提供する、請求項４記載の浮動小数点装置。 - 【請求項６】前記被乗数仮数部分割ブロック段が前記被
乗数オペランドの仮数部を５６／６０ビットに分割し、
前記乗数仮数部分割ブロック段が前記乗数オペランドの
仮数部を５６／５６／４ビットに分割する、請求項１記
載の浮動小数点装置。 - 【請求項７】前記仮数部計算ブロック段が６回の乗算お
よび５回の加算を実行して、部分積および中間和ならび
に最終積を提供する、請求項６記載の浮動小数点装置。 - 【請求項８】前記２進指数１６進変換ブロック段からの
シフト量情報が、前記被乗数仮数部分割ブロック段およ
び前記乗数仮数部分割ブロック段に送られる、請求項４
から請求項７のいずれか１項に記載の浮動小数点装置。 - 【請求項９】２進拡張精度フォーマットのためのＩＥＥ
Ｅ７５４規格によって定義される浮動小数点乗算命令
を、１６進ベース倍長語フォーマットに最適化され、且
つ２進４倍長語フォーマットが１１３ビットの仮数部を
有するように定義する浮動小数点ハードウェアを有する
コンピュータ・プロセッサ上で実行するに際し、４倍長
語フォーマット乗算を、一連のいくつかの長精度乗算お
よび拡張精度もしくは長精度加算として、乗数および被
乗数オペランドを用いて実行するための浮動小数 点装置
（ＦＰＵ）であって、 浮動小数点乗算器を有する前記コンピュータ・プロセッ
サによって乗算を実行するためのＦＰＵデータフロー・
パイプラインを備え、前記パイプライン中で、前記乗数
および被乗数オペランドが符号ビット、指数部および仮
数部を含み、前記乗数および被乗数オペランドが特殊数
決定ブロック段に入力され、当該特殊数決定ブロック段
が、前記オペランドのいずれかがＩＥＥＥ７５４規格に
よって定義される特殊数のうち０、ＮａＮ（非数）また
は無限数に等しいか否かを決定し、いずれかのオペラン
ドが前記特殊数の１つであるならば、乗算計算プロセス
中のデータフローが特殊数ハンドラによって処理される
ように進み、そこでは、算術的計算は不要であるが、い
ずれのオペランドも前記特殊数の１つではないならば、
前記乗算計算プロセス中のデータフローが非正規化決定
ブロック段に進み、当該非正規化決定ブロック段が、い
ずれかのオペランドが非正規化数ではないか否かを決定
し、いずれかのオペランドが、ＩＥＥＥ７５４規格によ
って定義されているように非正規化されているならば、
前記乗算計算プロセス中のデータフローが事前正規化ブ
ロック段に進み、当該事前正規化ブロック段が、当該オ
ペランドを正規化し、もう１ビット余分の拡張指数部範
囲を生成し、前記乗算計算プロセス中のデータフローが
並行経路マルチプレクサ段に進むが、前記非正規化決定
ブロック段による決定でいずれのオペランドも非正規化
されていないならば、指数拡張処理ブロック段で当該オ
ペランドの指数部が拡張されて、前記並行経路マルチプ
レクサ段に送られ、当該並行経路マルチプレクサ段が、
前記事前正規化ブロック段からのデータフローと、前記
指数拡張処理ブロック段からのデータフローとが合流し
たものを受け、そこで、前記乗算計算プロセス中のデー
タフローが４つの並行な経路に分かれ、前記並行な経路
のうち第１の経路が符号計算ブロック段を有し、前記並
行な経路のうち第２の経路が２進指数計算ブロック段を
有し、前記並行な経路のうち第３の経路が被乗数仮数部
分割ブロック段を有し、前記並行な経路のうち第４の経
路が乗数仮数部分割ブロック段を有し、前記乗数および
被乗数オペランドの符号ビットが前記符号計算ブロック
段で処理され、前記乗数および被乗数オペランドの２つ
の１６ビット長２進指数部が前記２進指数計算ブロック
段によって加算され且つバイアスを減算され、前記被乗
数仮数部分割ブ ロック段が、前記並行経路マルチプレク
サ段から入力された前記被乗数オペランドの１１３ビッ
トの仮数部を受けて、当該 被乗数オペランドの仮数部を
１／５６／５６ビットに分割し、前記乗数仮数部分割ブ
ロック段が、前記並行経路マルチプレクサ段から入力さ
れた前記乗数オペランドの１１３ビットの仮数部を受け
て、当該乗数オペランドの仮数部を１／５６／５６ビッ
トに分割し、前記第３の経路と前記第４の経路とが仮数
部計算ブロック段で合流して、当該仮数部計算ブロック
段が乗算および加算を実行して、部分積および中間和な
らびに最終積を提供し、当該最終積が前記仮数部計算ブ
ロック段の出力であり、前記仮数部計算ブロック段の出
力と、前記２進指数計算ブロック段からの前記２進指数
部と、前記符号計算ブロック段からの前記符号ビットと
が合流ブロック段で合流して積を提供し、当該積が２進
フォーマットで表現され、丸められることを特徴とす
る、前記浮動小数点装置。 - 【請求項１０】前記仮数部計算ブロック段が４回の乗算
および５回の加算を実行して、部分積および中間和なら
びに最終積を提供する、請求項９記載の浮動小数点装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/034,718 US6055554A (en) | 1998-03-04 | 1998-03-04 | Floating point binary quad word format multiply instruction unit |
| US09/034718 | 1998-03-04 |
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