JP2002535684A - 集積回路のリアルバージョンテストとシミュレートバージョンテストを行うシステム - Google Patents

集積回路のリアルバージョンテストとシミュレートバージョンテストを行うシステム

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JP2002535684A
JP2002535684A JP2000596388A JP2000596388A JP2002535684A JP 2002535684 A JP2002535684 A JP 2002535684A JP 2000596388 A JP2000596388 A JP 2000596388A JP 2000596388 A JP2000596388 A JP 2000596388A JP 2002535684 A JP2002535684 A JP 2002535684A
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JP2000596388A
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レスマイスター・ギャリー・ジェイ
ロング・ジョン・マチュウ
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クリーダンス システムズ コーポレイション
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 集積回路（ＩＣ）（１６）のリアルバージョンテストとシミュレートバージョンテストの双方を行うシステム（１０）は、ＩＣシミュレータ（４０）と、シミュレータマネージャ（４２）と、ＩＣテスタ（１４）と、テスタマネージャ（４６）を有する。ＩＣシミュレータ（４０）は、一組のシミュレートされたＩＣ入力信号に対するＩＣ（１６）の応答をシミュレートして、一組のシミュレートされたＩＣ出力信号を生成する。シミュレータマネージャ（４２）は、利用者が提供するテストベンチ（２０）ファイルによってプログラミングされて、シミュレーション中に、シミュレータ（４０）に対してシミュレートされたＩＣ入力信号を提供する。シミュレーション中に、シミュレータマネージャ（４２）は、また、一組の波形データシーケンスを発生するが、それぞれのデータシーケンスはシミュレートされたＩＣ入出力信号のうちの対応する一つを周期的にサンプリングした値を表している。ＩＣテスタ（１４）は、リアルなＩＣ入出力信号のそれぞれに対応している個々のチャネル（２４）を有する。テスタマネージャ（４６）は、それぞれのシミュレートされたＩＣ入出力信号に対応する波形データシーケンスを、ＩＣテスタチャネル（２４）のうちの対応する一つへ入力として提供される個々の組の命令に変換する。リアルＩＣ（１６）をテストするとき、リアルＩＣ入力信号に対応するそれぞれのＩＣテスタチャネル（２４）はその入力命令に応答して、対応するシミュレートされたＩＣ入力信号を表す波形データシーケンスによって指定される一連の値を有する入力信号を発生してそれをＩＣ（１６）に供給する。ＩＣ出力信号に対応するそれぞれのＩＣテスタチャネル（２４）は、その入力命令に応答して、対応するＩＣ出力信号を周期的にサンプリングして、対応するシミュレートされたＩＣ出力信号を表す波形データシーケンスによって指定された一連の値をＩＣ出力信号が有しているか否かを判断する。

Description

【発明の詳細な説明】
【０００１】発明の背景 発明の技術分野 本発明は、一般的には、集積回路（ＩＣ）テスタに関するが、より詳細には、
ＩＣシミュレータをシームレスに集積したＩＣテスタであって、それらが同様の
方法でプログラムされてＩＣのシミュレートバージョンテストとリアルバージョ
ンテストを同じように行うことができるようにするＩＣテスタに関する。
【０００２】 関連技術の説明 集積回路（ＩＣ）設計者は、主にＩＣのモデルを開発し、そして、集積回路シ
ミュレータを使用してそのモデルをテストする。そのモデルが正確に作動してい
ることをテストが示しているときに、設計者は合成ツールやマッピングツールを
使用してそのモデルをリアルＩＣを製造するために必要な一組のマスクに変換す
る。ＩＣが製造された後で、集積回路テスタを用いてテストエンジニアはＩＣを
テストする。シミュレータがシミュレートされたＩＣに対して実行するのと同じ
テストをリアルＩＣに対してＩＣテスタが実行することができれば有益である。
しかし、シミュレータと回路テスタの能力及びそれらがプログラムされる方法の
差異のために、集積回路テスタは、大抵の場合、回路シミュレータがそのシミュ
レートされたＩＣ相当物に対して実行するのと同じテストをリアルＩＣに対して
実行することができない。
【０００３】 ＩＣシミュレータにおいて、シミュレートされるべきＩＣの特性は、主に、Ｖ
ｅｒｉｌｏｇ又はＶＨＤＬのようなハードウェア記述言語によって記述されたデ
バイスモデルファイル（ｎｅｔｌｉｓｔ）によって定義される。デバイスモデル
ファイルは各回路ノード間を接続する一組の構成部品としての回路を記述するが
、構成部品の出力信号のステート（従属変数）に対する構成部品の入力信号と時
間のステート（独立変数）に関連する数式によってそれぞれの構成部品の応答が
定義されている。入力された「テストベンチ」ファイルは、各種の回路入力ノー
ドにおいて信号がどのように時間が経つにつれてそのステートを変えるのかを示
すことによって、シミュレートされる部分がテストされるべき方法を示している
。テストを実行するときに、シミュレータは「時間」変数を少しずつ繰り返しイ
ンクリメントし、それぞれの時間増加の後ですべての構成部品の応答を評価し、
各種の回路ノードにおける信号のステート又は値がどのように時間と共に変化す
るかを示す「変更ダンプ（ｃｈａｎｇｅ ｄｕｍｐ）」出力データを生成する。
そして、このデータは、シミュレートされた回路が入力信号に対してどのように
応答するかを分析される。
【０００４】 集積回路テスタは、それぞれが個々のＤＵＴターミナルにおいてテスト作業を
実施する一組のピンエレクトロニクス回路を有する。ＩＣテスタは、主に、均一
な期間の連続する「テストサイクル」で一つのテストを構成している。それぞれ
のテストサイクル中に、各ピンエレクトロニクス回路はＤＵＴターミナルにおけ
る限られた数のテスト作業のうちのいずれか一つを実行することができる。テス
ト作業は、例えば、ＤＵＴ入力ターミナルにおけるテスト信号のステートの変更
、又は、テストサイクル中のある特定の時間におけるＤＵＴ出力信号のステート
をサンプリングすることを含んでいる。それぞれのピンエレクトロニクス回路は
、それぞれのテストサイクルの開始前に入力テストベクタ（命令）を要求して、
ピンエレクトロニクス回路がテストサイクル中に実行すべきアクションと、それ
がそのアクションを実行すべきサイクル中のある時点を指定する。
【０００５】 ＩＣテスタは、シミュレータが実行できるのと同じテストをそれが実行できな
くする、シミュレータによって共有されていない幾つかの制約を有する。第１に
、シミュレータはいかなる数のＩ／Ｏターミナルを有するＩＣモデルでもシミュ
レートし、そして、テストすることができるが、一方、ＩＣテスタは限られた数
のＩＣピンにしかアクセスすることができない。したがって、テスタの「制約さ
れたピン領域」（限られた数のＩＣピンにしかアクセスことができない制約）は
、ＨＤＬテストベンチによって定義されたテストに直接対応する大規模ＩＣに対
してテストをすることをそのことが阻止することもあり得る。
【０００６】 第２に、ＩＣテスタのテストベクタを記憶するための能力が限られているので
、ＩＣテスタはシミュレータと同じテストを実行することができないことがある
。一テストに数百万のテストイベントを有することがある。シミュレータに入力
されるテストベンチファイルは、数百万のテストイベントを定義するために、比
較的にコンパクトなアルゴリズムを使用することができる。シミュレーション中
にシミュレータに対する一つのアルゴリズムを実行するための時間はかかるが、
「時間」は正にテスト経過に応じてインクリメントされるべき変数である。シミ
ュレータはその用意ができるまでは「シミュレートされた時間」をインクリメン
トしてはならないので、シミュレータは、アルゴリズムを実行してそれが発生す
るテスト命令を実施するためのすべてのリアルな時間であって、シミュレートさ
れたタイムインクリメントの間で必要なリアルな時間をかけることができる。他
方、テストイベントはリアルタイムで生じねばならないので、ＩＣテスタはリア
ルタイムで作動する。したがって、ＩＣテスタは、テストの進行に応じてアルゴ
リズム命令を実行するためにテストイベントとテストイベントの間に無制限の時
間を有してはいない。したがって、テストエンジニアはＩＣのテストがどのよう
に進行すべきかを示したアルゴリズムをまず作成することができるが、ホストコ
ンピュータは、主に、テスト開始前にそのアルゴリズムを実行して、テストの各
ステップを定義する一連の命令（ベクタ）を生成する。そして、ホストコンピュ
ータは、それらのベクタシーケンスをテスタ内の高速メモリに書き込む。シミュ
レータが実行できるテストを定義するために必要なベクタシーケンスがテスタの
ベクタメモリにとってあまりにも大きすぎることがよくある。ＩＣテスタが実行
できるテストの長さは、それ故、そのベクタメモリのサイズによって制限される
。それ故、その「制約されたデータ領域」のために、ＩＣテスタはシミュレータ
によって実行されることができるものほど長いテストを実行することができない
かもしれない。
【０００７】 第３に、シミュレータがシミュレートされた時間でできるのと同じ頻度でＩＣ
テスタはリアルタイムでテストイベントを実行することができないので、ＩＣテ
スタはシミュレータによって実行されるテストを実行することができないかもし
れない。ＩＣシミュレータは、所望のシミュレートイベントタイミングで、いか
なる一連のテストイベントをもシミュレートするのに必要な程度のリアルな時間
をかけることができる。しかし、リアルタイムで作動しなければならないＩＣテ
スタは、どの程度の頻度でテスト信号のステートの変更又はＩＣ出力信号をサン
プリングすることができるのかについて制限される。したがって、その「制約さ
れたタイム領域」は、幾つかのテストイベントシーケンスを実行するためのテス
タの能力を制限する。
【０００８】 したがって、その制約されたピン領域と制約されたデータ領域及び制約された
タイム領域のために、テスタは、しばしば、シミュレータがＩＣモデルをテスト
することができるのと同じ方法でリアルなＩＣをテストすることができない。し
たがって、テストベンチファイルを直接的にＩＣテスタ用の一組の命令に変換す
ることは通常できない。訓練を受けたＩＣテストエンジニアは、特に、ＩＣテス
タの諸制約を考慮に入れたリアルなＩＣ用に別個のテストを設計しなくてはなら
ない。ＩＣ設計者以外のテストエンジニアがＩＣテスタをプログラミングしてシ
ミュレータによって行われるテストとは異なるテストを実行するために必要なの
は、ＩＣ開発プロセスに対して多くの時間と費用をかけることであるが、その必
要性はリアルＩＣとシミュレートＩＣが性能上正しく比較できるのか否かについ
てそれをより不確実にしてしまう。
【０００９】 したがって、全く同じ方法でＩＣ回路設計者にシミュレートＩＣとその対応リ
アルＩＣの双方をテストできるようにするシステムを提供することは有益である
。
【００１０】発明の要約 本発明は、ＩＣシミュレータとＩＣテスタの作動を統合して単一の組のテスト
命令に応答して同じ方法でＩＣのシミュレートバージョンとリアルバージョンの
双方をテストすることを可能にする集積回路（ＩＣ）シミュレーション及びテス
トシステムに関する。
【００１１】 本発明の一つの局面に関連して、そのシステムはＩＣシミュレータと、シミュ
レータマネージャと、ＩＣテスタと、テスタマネージャを有する。ＩＣシミュレ
ータは、一組のシミュレートされたＩＣ出力信号を生成することによって、一組
のシミュレートされたＩＣ入力信号に対するＩＣの応答をシミュレートする。使
用者提供のテスト命令によってプログラムされたシミュレータマネージャは、シ
ミュレーションの最中にシミュレートされたＩＣ入力信号をシミュレータに提供
し、そして、シミュレートされたＩＣ出力信号を監視して、シミュレーションの
間に、それらが予測されたステートと整合しているか否かを何度も判定する。
【００１２】 本発明の他の局面に関連して、シミュレータマネージャは、また、シミュレー
トされたＩＣ入力及び出力信号のうちの対応するものの周期的にサンプリングさ
れた値をそれぞれが表している一組の波形データシーケンスを発生する。ＩＣテ
スタはそれぞれのリアルＩＣ入力及び出力信号に対応する個別のチャネルを有す
る。テスタマネージャは、それぞれのシミュレートされたＩＣ入力及び出力信号
に対応する波形データシーケンスを個々の組の命令に変換して、それぞれの組の
命令を入力としてＩＣテスタチャネルのうちの対応するものに提供する。
【００１３】 本発明の別の局面に関連して、リアルＩＣをテストするときに、リアルＩＣ入
力信号に対応するそれぞれのＩＣテスタチャネルは、その入力命令に応答して、
対応するシミュレートされたＩＣ入力信号を表す波形データシーケンスによって
示される一連の値を有する入力信号を発生してそれをＩＣに供給する。
【００１４】 本発明の更に別の局面に関連して、ＩＣ出力信号に対応するそれぞれのＩＣテ
スタチャネルは、その入力命令に応答して、対応するＩＣ出力信号を周期的にサ
ンプリングして、対応するシミュレートされたＩＣ出力信号を表す波形データシ
ーケンスによって指定される一連の値をそのＩＣ出力信号が有しているか否かを
判定する。
【００１５】 したがって、単一の組のテスト命令に応じて、同じ方法でＩＣのシミュレート
バージョンとリアルバージョンの双方をテストできるシステムを提供することが
本発明の目的である。
【００１６】 本明細書の結論部分は本発明の主題を特に指摘し明確に権利を主張している。
しかし、当該技術分野において通常の技量を有する者は、同じ参照符号が同じ部
材を指し示している添付の図面を参照して明細書の残りの部分を読むことによっ
て、本発明の構成と操作方法の双方を、更にその効果と目的とを併せて、最もよ
く理解する。
【００１７】好適な実施の形態の説明 ハードウェアアーキテクチュア 図１は、ＩＣのリアルバージョンテストとシミュレートバージョンテストの双
方を行うための本発明に関連する集積回路（ＩＣ）のテストシステム１０を図示
している。テストシステム１０は、コンピュータ１２とＩＣテスタ１４とディス
プレイモニタ２２を有している。コンピュータ１２は、利用者から入力されたテ
スト命令に応答してＩＣのシミュレートバージョンのテストをし、更に、自動的
にＩＣテスタ１４をプログラミングしてそれが同様の方法でＩＣ１６のリアルバ
ージョンテストを行うようにするソフトウェアを実行する。テストシステム１０
は、ディスプレイモニタ２２上に、同じ方法でＩＣのリアルバージョンテストと
シミュレートバージョンテストの双方の結果を表示して、利用者がそれらを比較
することを容易にする。
【００１８】 利用者は３つの入力ファイルをコンピュータ１２に提供する。周知のＶｅｒｉ
ｌｏｇハードウェア記述言語によって書かれた従来のデバイスモデル１８は、Ｉ
Ｃを各回路ノード間に接続された一組の構成部品としてシミュレートされるよう
に記述している。デバイスモデル１８は、独立変数（入力信号の値及び時間）に
対する従属変数（構成部品の出力信号値）に関連する一又はそれ以上の数式によ
ってそれぞれの構成部品の動作を記述している。利用者提供の「テストベンチ」
２０は、ＩＣモデルをテストするための命令であって、シミュレートされた入力
信号がある期間に渡って何時ステートを変更すべきかを記述し、そして、何度も
シミュレートされたＩＣ出力信号の予測値を示すものを提供する。利用者が提供
する「ピンマップ」ファイル３６は、リアルな集積回路１６のそれぞれのピンを
デバイスモデルのＩＣ入力信号若しくは出力信号に関連づけし、そして、それぞ
れのＩＣピンがどのようにテスタ１４に接続されるのかを示す。
【００１９】 コンピュータ１２は、ディスクドライブ２１に記憶された従来のＶｅｒｉｌｏ
ｇシミュレータを実行して、デバイスモデル１８によって定義されたＩＣの作動
をシミュレーションする。コンピュータ１２は、また、シミュレートされたＩＣ
入力信号をシミュレータに転送してテストベンチ２０に含まれたテスト命令に応
答するシミュレータマネージャのソフトウェア（以下に詳述する）を実行する。
シミュレータマネージャは、また、テスト命令に応答して、シミュレートされた
ＩＣ出力信号をサンプリングし、何度もシミュレートされたＩＣ出力信号が予測
された値に整合しているか否かを示すシミュレータフェイルデータ（ＳＦＡＩＬ
）を発生する。シミュレーション中、シミュレータマネージャは、また、周期的
にすべてのシミュレートされたＩＣ入出力信号をサンプリングして、それぞれの
信号を一連の信号値として表す個々の波形データシーケンスを生成する。シミュ
レータマネージャは、ＳＦＡＩＬデータを含む波形データシーケンスをディスク
ドライブ２１に記憶する。
【００２０】 その後、利用者からの指令に応じて、コンピュータ１２はディスプレイモニタ
２２を使用して、シミュレータプログラムによって生成された波形データに基づ
いてシミュレートされたＩＣ入出力信号の波形を表示し、そして、シミュレート
されたＩＣ出力信号が予測値と整合していないときを示すアイコンを表示する。
コンピュータ１２は、また、これらの予測値を示すテストベンチ２０のコードラ
インを表示し、それによって、もしあれば、テストのどの部分でシミュレートさ
れたＩＣに不具合が生じたのかを利用者に指摘する。
【００２１】 シミュレーションの後で、ＩＣ１６が組み立てられてＩＣテスタ１４に接続さ
れたとき、利用者はピンマップ３６をコンピュータ１２に供給して、それにＩＣ
１６のどのピンが様々なＩＣ入出力信号をアクセスするのかを知らせ、更に、Ｉ
Ｃピンがどのようにテスタ１４と接続されるのかも知らせる。そして、コンピュ
ータ１２は、シミュレートされたＩＣ入出力信号を表す波形データシーケンスを
読み込んで、それらをテスタ１４用の命令に変換するテスタマネージャのプログ
ラムを実行する。それらの命令は、テスタ１４に命じて、ＩＣ１６に波形データ
シーケンスによって表された入力信号パターンを送り、更に、それらの入力信号
に応じてＩＣ１６が生成する出力信号をモニターして、リアルなＩＣ出力信号が
波形データシーケンスによって表されたシミュレートされたＩＣ出力信号パター
ンに整合しているか否かを判断する。
【００２２】 ＩＣテスタ１４は、それぞれがＩＣ１６の個々のターミナルに接続される一組
のテスタチャネル２４を有する。それぞれのテスタチャネル２４は、ピンエレク
トロニクス回路２６とタイミング信号発生器２８とインストラクションプロセッ
サ３０とインストラクションメモリ３２を有する。テスタ１４によって行われる
テストは、シミュレートされたＩＣ入出力信号をサンプリングして波形データを
生成したときにシミュレータマネージャが用いたのと同じ周波数を有する一連の
テストサイクルで構成されている。タイミング信号発生器２８によって発生され
た周期的なクロック信号（ＰＣＬＫ）は、それぞれのテストサイクルの開始を示
している。それぞれのテストサイクル中に、テストインストラクションプロセッ
サ３０は、インストラクションメモリ３２に記憶された命令を実行して、ピンエ
レクトロニクス回路２６が次のテストサイクル中に実施すべきアクションを示す
データ値（ベクタ）を発生する。例えば、ピンエレクトロニクス回路２６が次の
テストサイクル中においてＩＣ１６に供給されるべきテスト信号のステートを変
更すべきであるとき、入力ベクタはテスト信号が変更すべきステートとテスト信
号がそのステートを変更すべきテストサイクル中のある時点を示す。ピンエレク
トロニクス回路２６が次のサイクル中にＩＣ１６の出力信号をサンプリングすべ
きであるときは、ベクタはＩＣ出力信号がサンプリングされるべき時点とＩＣ出
力信号の予測されるステートを示す。ピンエレクトロニクス回路２６は、タイミ
ング基準としてタイミング信号発生器２８によって発生された一組のタイミング
信号ＴＳを使って、次のテストサイクル中にその指定されたアクションを実行す
る。タイミング信号ＴＳは、位相的に分散されてそれぞれのタイミング信号のエ
ッジがテストサイクル中の異なる時点で生じるようになっている。テスト中、マ
スタクロック信号発生器３４は、マスタクロックＭＣＬＫをそれぞれのテスタチ
ャネル２４のタイミング信号発生器２８に供給する。タイミング信号発生器２８
は、ＰＣＬＫ信号とＴＳ信号を発生するときのタイミング基準としてＭＣＬＫ信
号を使用して、各チャネル２４の作動が厳密に同期するようにする。
【００２３】 どのテスタチャネル２４がＩＣ１６のそれぞれのターミナルに接続されている
かを示しているピンマップ１６を利用者がコンピュータ１２に提供するとき、コ
ンピュータ１２は、それがＩＣシミュレーション中に発生した波形データシーケ
ンスを読み込み、それぞれのシーケンスを個々の組のプログラム命令に変換し、
更に、その命令をメモリバス３６を介して対応するテスタチャネル２４のインス
トラクションメモリ３２に書き込む。コンピュータ１２は、また、制御データを
各チャネル２４のタイミング信号発生器２８に送って、テストサイクルのピリオ
ドを示す。そして、それぞれのタイミング信号発生器２８は、その出力クロック
信号ＰＣＬＫのピリオドを適切に調整して、指定されたテストサイクルのピリオ
ドに整合するようにする。
【００２４】 それぞれのチャネル２４を適切にプログラミングしたときには、コンピュータ
１２は同時にバス３６を介して開始信号を各チャネル２４のインストラクション
プロセッサ３０に送って、それにテストを開始するように命じる。そして、それ
ぞれのチャネル１４のインストラクションプロセッサ３０は、そのインストラク
ションメモリ３２の命令を実行することと各テストサイクルの間にベクタをロー
カルピンエレクトロニクス回路２６に送ることを始める。テスト中、ＩＣ出力信
号をモニタしているそれぞれのピンエレクトロニクス回路２６は、ＩＣ出力信号
がその予測値に不整合であるか否かを示すテスタフェイル（ＴＦＡＩＬ）データ
を記憶する。テスト完了時に、一つのチャネル２４のインストラクションプロセ
ッサ３０はバス３６を介してコンピュータ１２に信号を送る。そして、コンピュ
ータ１２は、ＩＣ出力信号をモニタしている各チャネル２４のピンエレクトロニ
クス回路２６からＴＦＡＩＬデータを読み込み、そして、対応するシミュレータ
出力信号を表している波形データシーケンスにＴＦＡＩＬデータを加える。
【００２５】 その後、利用者からの指令に応答して、コンピュータ１２は、シミュレータプ
ログラムによって生成されたデータに基づいて、再び、ＩＣ出力信号波形を表示
し、そして、ＩＣのシミュレーションバージョンテストをした後に正に予測され
たのと同じ出力信号予測値を示す対応するテストベンチ２０のコードラインも表
示することができる。しかし、今度は、シミュレートされたＩＣ出力信号が予測
されるステートに整合していない時点を示すアイコンによって波形表示に注意を
喚起する代わりに、コンピュータ１２は、リアルなＩＣ１６の出力信号値が対応
するシミュレートされたＩＣ出力信号の値に整合していなかった時点を示すフェ
イルアイコンで波形表示に注意を喚起する。したがって、利用者は、同じテスト
ベンチファイル２０を使ってシミュレートＩＣテストとリアルＩＣテストの双方
のためにシステム１０をプログラミングするだけではなく、利用者は、同様の方
法で両テストの結果をディスプレイモニタ２２上で見れる。このことは、リアル
ＩＣ１６がそのシミュレートされたもののように動作するか否かを利用者が判断
することを容易にする。
【００２６】 データフロー 図２は、図１のテストシステム１０の各種のソフトウェア及びハードウェア構
成部分の間のデータフローを図示している。図１のコンピュータ１２は５つのプ
ログラムを記憶して実行する。すなわち、従来のＶｅｒｉｌｏｇシミュレータ４
０とシミュレータマネージャ４２とデータベースプログラム４４とテスタマネー
ジャ４６とデバッグ／ディスプレイマネージャ５０である。
【００２７】 シミュレータマネージャ４２は、シミュレーション中には従来のＶｅｒｉｌｏ
ｇプログラミング言語インタフェース（ＰＬＩ）５３を介してシミュレータ４０
と連絡する。シミュレータマネージャ４２は、テストベンチ２０によってプログ
ラミングされて、シミュレートされた入力信号をシミュレータ４０に供給し、シ
ミュレータ出力信号をモニタしてＳＦＡＩＬデータを発生し、そして、シミュレ
ータ入出力信号を周期的にサンプリングして波形データシーケンスを生成する。
シミュレーションを開始するために、シミュレータマネージャ４２は、デバイス
モデル１８を参照してテスト中にシミュレータ４０がどのようにシミュレータマ
ネージャ４２と連絡すべきかを記載する従来のＶｅｒｉｌｏｇシェルファイル５
１をシミュレータ４０に供給する。
【００２８】 シミュレータマネージャ４２が生成する波形データは、シミュレータ４０によ
って発生された、シミュレートされたシステムクロック信号の各サイクル中の幾
つかの時点のそれぞれのシミュレートされたＩＣ入出力信号のステートを示して
いる。後述のように、テストベンチ２０はそれぞれのＩＣ信号に対する各クロッ
ク信号サイクル中の特定の時間であって、シミュレータマネージャ４２がそれぞ
れの入出力信号をサンプリングすべき時間を個別に定義する。シミュレータマネ
ージャ４２は、また、それぞれの信号のカレントな入力／出力方向を決定し、更
に、それぞれのテストサイクルの間にそれが生成する波形データと共に方向指示
ビットを有する。シミュレータマネージャ４２が生成するそれぞれの波形データ
シーケンスの各エレメントは、フォーム（ＶＡＬＵＥ，ＤＩＲ，ＳＦＡＩＬ）で
あるが、ここで、ＶＡＬＵＥはシーケンスのエレメントのポジションに関連した
テストサイクル中の信号又は信号群の値であり、ＤＩＲはテストサイクル中の信
号の方向を示すビットであり、ＳＦＡＩＬはＶＡＬＵＥフィールドがテストサイ
クル中の信号のための予測値（もしあれば）に不整合であったか否かを示すフィ
ールドである。
【００２９】 それがＩＣ入出力信号をサンプリングして波形データを発生しているので、シ
ミュレータマネージャ４２はデータベースプログラムを呼び出してそれに一組の
データベースファイル２３に波形データを記憶するように命じる。波形データは
、信号名やシステムクロックサイクルピリオドや信号がサンプリングされたシス
テムクロックサイクル中の特定の時間を示す「タイムセット」情報を有するその
波形データによって表される信号についての追加の情報を提供するヘッダファイ
ルを有する。
【００３０】 ＩＣ１６が組み立てられてテスタ１４と接続されたとき、利用者はピンマップ
３６をテスタマネージャ４６に提供して、ＩＣテスタ１４のどのチャネルがテス
タマネージャにＩＣ１６のそれぞれの入力信号又は出力信号を提供するのかをそ
れに知らせる。そして、テスタマネージャ４６は、データベースプログラム４４
を呼び出して、それぞれのＩＣの入力信号又は出力信号に対する波形データシー
ケンスを収集する。テスタマネージャ４６は、また、それぞれのテストサイクル
に対応したそれぞれの波形データシーケンスのＶＡＬＵＥフィールドとＤＩＲフ
ィールドを処理して、対応するテスタチャネル２４のための一組のアルゴリズム
命令を生成する。対応するＤＩＲフィールドが信号がＩＣ入力信号であることを
示しているそれぞれのテストサイクルの間は、波形データヘッド内に含まれたタ
イムセットデータによって示されたテストサイクル中の時点で命令はチャネルに
ＩＣ入力信号を対応するＶＡＬＵＥフィールドによって示された値にドライブす
るように命じる。ＤＩＲフィールドが信号がＩＣ出力信号として作動すべきであ
ることを示しているそれぞれのテストサイクルの間は、タイムセットデータによ
って指定された時点で命令はチャネルに対して、ＩＣ出力信号値をサンプリング
し、サンプリングされたＩＣ出力データをそのテストサイクルに対応する波形デ
ータシーケンスのＶＡＬＵＥフィールドと比較し、そして、その比較結果を示す
ＴＦＡＩＬデータを生成するように命じる。
【００３１】 テスタマネージャ４６は、また、それぞれの波形データに含まれたヘッダを読
み込んでテストサイクル長を判断し、入力データを各テスタチャネル２４のタイ
ミング信号発生器２８（図１）に提供してＰＣＬＫ信号のピリオドを設定する。
利用者によって提供されたピンマップ３６も、また、それぞれのＩＣピンに対す
るハイレベルとローレベルを示している。テスタマネージャ４６は、その情報を
読み込んで、そして、制御データをそれぞれのチャネル２４のピンエレクトロニ
クス回路２６に送って（図１）、チャネルのドライバと比較器の論理レベルを適
切に設定する。
【００３２】 テスタ１４をプログラミングした後で、テスタマネージャ４６はテスタ１４に
信号を送ってＩＣ１６のテストを開始する。テスト中、ＩＣ出力信号をモニタし
ているそれぞれのチャネル２４のピンエレクトロニクス回路２６は、テストの各
サイクル中に出力信号がその予測されたステートに整合しているか否かを示す一
連のＴＦＡＩＬデータビットを発生してそれを記憶する。テストが完了したとき
、テスタマネージャ４６は記憶されたそれぞれのＩＣ出力信号に対するＴＦＡＩ
Ｌデータをテスタチャネル２４から収集して、データベースプログラム４４を介
してそれを対応するシミュレートされた出力信号を表している波形データシーケ
ンスのＴＦＡＩＬフィールドに書き込む。
【００３３】 その後、利用者がデバッグ／ディスプレイマネージャ５０を呼び出して、どの
波形が表示されるべきであるかを示すと、デバッグ／ディスプレイマネージャ５
０は、データベースプログラム４４を介してデータベースファイル２３から適切
な波形データシーケンスを読み込んで、その波形データに基づいてディスプレイ
モニタ２２上に波形表示を発生する。デバッグ／ディスプレイマネージャ５０は
、波形表示上に情報を発生して、シミュレートされたＩＣ出力信号が予測された
値に不整合であったことをＳＦＡＩＬフィールドが示す時点を表示し、そして、
リアルＩＣ出力信号が対応するシミュレートされたＩＣ出力信号と不整合であっ
たことをＴＦＡＩＬデータが示している時点を表示する。利用者によって指令さ
れたとき、デバッグ／ディスプレイマネージャ５０は、また、予測されるシミュ
レータＩＣの値を定義するテストベンチ２０のコードラインを表示する。このこ
とは、シミュレートされたＩＣ出力信号の不具合を引き起こしたテスト条件を利
用者が早急に見い出すことを可能にする。
【００３４】 テストベンチとシミュレータマネージャ テストベンチ２０は、シミュレータマネージャ４２に対して、デバイスモデル
１８によって定義されシミュレータ４０によってシミュレートされた回路をどの
ようにテストするのかを知らせる。特に、テストベンチ２０はＰＬＩ５３を経由
してシミュレータ４０とシミュレータマネージャ４２の間を通過する各種のシミ
ュレートされたＩＣ入出力信号を定義し、シミュレートされた入力信号が何時値
を変更すべきであるかを示し、更に、何時シミュレータマネージャがシミュレー
トされたＩＣ出力信号を予測値と比較すべきかを示す。従来のＶｅｒｉｌｏｇシ
ミュレータ４０は、テストをＩＣテスタチャネル２４がするような連続するサイ
クルには構成しない。しかし、本発明に関しては、デバイスモデル１８はシミュ
レートされた出力「システムクロック」信号を発生するクロック信号発生器を有
するが、その信号はテスタチャネル２４によって用いられるべきテストサイクル
ピリオドと整合するピリオドを有する。テストベンチ２０は、システムクロック
信号を特定し、そして、それぞれのシミュレートされたＩＣ入力信号におけるス
テート変更とそれぞれのシミュレートされたＩＣ出力信号のサンプリング時のス
テート変更をそれぞれのシステムクロック信号サイクル中の特定の時点に制限す
る。したがって、シミュレートされたＩＣ入力信号を生成するときとシミュレー
トされたＩＣ出力信号をサンプリングするときのシミュレータマネージャ４０の
作動は、テスタチャネル２４がリアルＩＣ入力信号の生成とリアルＩＣ出力信号
のサンプリングを繰り返す方法で「繰り返される」。
【００３５】 システムクロックが「sys.sysclk」と呼ばれるＩＣノードで生成されるべきと
き、次のテストベンチコードがシステムクロック信号を定義し、それをモデルノ
ードにリンクする。すなわち、 verilog_node CLOCK "sys.sysclk" である。
【００３６】 テストベンチ２０は、また、それぞれのＩＣ入力又は入力又は出力信号若しく
は関連する信号群を名称やタイプ（入力、出力、入力／出力）や関係のあるモデ
ルノード（単数又は複数）によって定義するコードを有する。デバイスモデル１
８に内蔵されたクロック信号発生器は、また、それぞれがシステムクロック信号
と同じピリオドを有するが位相的にシフトされており、そのエッジがそれぞれの
システムクロック信号サイクル中の特定の時点で生じる一組の基準クロック信号
を発生する。ＩＣの入力信号又は出力信号を定義するとき、テストベンチ２０は
入力信号又は出力信号を基準クロック信号の一つにアサインして、そのアサイン
された基準クロック信号の各エッジに対して何時ＩＣ信号がサンプリングされる
べきか又はドライブされるべきかを示してその信号のためのタイミングパターン
を定義する。例えば、以下のコードは４つの異なるタイミングパターン（TIMING
_A からTIMING_D）と２つの異なる基準クロック信号（subsys1.clkとsubsys2.cl
k）とsubsys1.clk基準クロック信号にアサインされる幾つかのＩＣ信号（subsys
1.dataとsubsys1.outputとsubsys1.str）とsubsys2.clk基準クロック信号にアサ
インされる幾つかの信号（subsys1.dataとsubsys1.outputとsubsys1.str）を定
義している。すなわち、 #define TIMING_A PSAMPLE #-1 PHOLD #6 #define TIMING_B PSAMPLE #-2 PHOLD #5 #define TIMING_C NSAMPLE #-1 PHOLD #5 #define TIMING_D PHOLD #3 interface subsys1 { inout [7:0] data TIMING_A verilog_node "sys1.D[7:0]" output [7:0] addr TIMING_D verilog_node "sys1.A[7:0]" input clk CLOCK verilog_node "clock_gen.clk1" input str TIMING_C verilog_node "sys1.str" } interface subsys2 { inout [15:0] data TIMING_B verilog_node "sys2.D[15:0]" output [63:0] addr TIMING_D verilog_node "sys2.A[63:0]" input clk CLOCK verilog_node "clock_gen.clk2" input str TIMING_C verilog_node "sys2.str" } である。
【００３７】 用語、"input"と"output"と"inout"は、定義される信号がシミュレータマネー
ジャ４２の入力信号（言い換えれば、シミュレータマネージャ４０の出力信号）
であるか否か、シミュレータマネージャ４２の出力信号（言い換えれば、シミュ
レータマネージャ４０の入力信号）であるか否か、又は、双方向入力／出力信号
（"inout")であるか否かを示している。
【００３８】 上記のコードは、例えば、"sys1.data[7:0]"と呼ばれる８個一グループのシミ
ュレートされた双方向信号が、ＰＬＩ５３を経由してシミュレータマネージャ４
２と"sys1.D[8:0]"と呼ばれる８個一組のデバイスモデルノードの間で接続され
るべきであることを示している。このコードは、また、モデルノード"clock_gen
.clk1"に現れるsubsys1.clk信号がTIMING_Aのパターンに従ってsubsys1.data信
号に関してテスト作業のタイミングを制御すべきであることも示している。TIMI
NG_Aのパターンに従って、subsys1.data信号がＩＣ出力信号として作動している
ときは、基準クロック信号（subsys1.clk)の立ち上がり縁の前の一タイムユニッ
トでそれはサンプリングされるべきであり、しかも、subsys1.data信号がＩＣ入
力信号として作動しているときは、いずれかのシステムクロック信号サイクル中
に生じるステート変更はsubsys1.clk信号の立ち上がり縁の後の６つのタイムユ
ニットで生じるべきである。
【００３９】 別の例として、上記のコードは、モデルノードsys2.strに現れる"subsys2.str
と呼ばれるシミュレータマネージャ４２の入力信号がTIMING_Cのパターンに従っ
て、ーーそれぞれのsys2.clk信号の立ち下がり縁の前の３つのタイムユニットで
サンプリングされるべきであることを示している。
【００４０】 特定の基準クロック信号とタイミングパターンによって定義されて関連づけさ
れたそれぞれのシミュレートされたＩＣ入力信号によって、テストベンチ２０は
、また、シミュレータマネージャ４２によって生成されたそれぞれのＩＣ入力信
号が何時ステートを変更すべきであるかを示す「ドライブ」ステートメントを含
んでいる。以下は「ドライブ」ステートメントの例である。すなわち、 subsys1.data[7:0]=8'h4h; @1 subsys1.str <=0'h; @2 subsys1.str =Z; である。
【００４１】 上記コードの第１行目は、subsys1.data[7:0]信号がその次の「ドライブタイ
ム」のときに値４ｈ（１６進法）にドライブされるべきであることを示している
。信号のドライブタイムは、信号が異なる値にドライブされる、そのアサインさ
れた基準クロック信号のそれぞれのサイクル中の特定の時点である。ドライブタ
イムは、subsys1.data[7:0]信号を定義してそれをTIMING_Aのタイミングパター
ンにアサインした上記のコード中で特定された。上記コードの第１行目のシンボ
ル「＝」は、テストベンチコードの次の行を実行する前において、シミュレータ
マネージャ４２が、それがその次のドライブタイムにおいてsubsys1.data[7:0]
信号を指定された値にドライブするまでは待機すべきであることを示している。
【００４２】 上記テストベンチコードの第２行目は、単独のsubsys1.str信号が次のシステ
ムクロックサイクルに続いて一システムクロックサイクル分遅延（＠１）して値
０（１６進法）にドライブされるべきであることを示している。シンボル「＜＝
」は、シミュレータマネージャ４２がカレントラインによって示されたアクショ
ンをすることを待たずに次のテストベンチコードラインに移動すべきであること
を示している。
【００４３】 上記テストベンチコードの第３行目は、単独のsubsys1.str信号が、次のシス
テムクロックサイクルに続いて二システムクロックサイクル分遅延（＠２）して
「Ｚ」ステート（言い換えれば、トライステート）にドライブされるべきである
ことを示している。
【００４４】 特定の基準クロック信号とタイミングパターンによって定義されて関連づけさ
れたそれぞれのシミュレートされたＩＣ出力信号によって、テストベンチ２０は
、また、各種のシミュレートされたＩＣ出力信号がテスト中の様々な時点で有す
ると予測される値を示す「予測」ステートメントを含んでいる。以下は「予測」
ステートメントの例である。すなわち、 subsys1.data[7:0] = = 8'00XXX110b; @0,100 subsys1.data [7:0] == 8'4h; である。
【００４５】 上記コードの第１行目は、８つのsubsys1.data[7:0]信号がその次のサンプリ
ングタイムのときに値00XXX110を有すべきであることを示しているが、ここで、
「０」はロー論理レベルであり、「１」はハイ論理レベルであり、「Ｘ」はハイ
またハローのいずれかの論理である（言い換えれば、「気にしなくて良い」）。
それぞれのシステムクロックサイクルに対するサンプリングタイムは、TIMING_A
のパターンとsubsys1.data[7:0]信号を定義した上記のコード中で特定された。
シミュレータマネージャ４２は、データが予測値でない場合には、そのサイクル
の間の波形データのＳＦＡＩＬフィールドにシミュレーションの不具合を記憶す
る。この場合、ＳＦＡＩＬフィールドは８ビットを有し、それぞれのビットはsu
bsys1.data[7:0]信号の対応するビットがその予測値と不整合であるか否かを示
している。
【００４６】 上記テストベンチコードの第２行目は、subsys1.data信号が次のそれぞれの１
００システムクロックサイクル中の適切なサンプリングタイムにおいて４ｈ（１
６進法）の予測値と比較されるべきであることを示している。subsys1.dat[7:0]
信号が１００番目のシステムクロックサイクルまでに指定値に切り替えられてと
どまっていない場合には、シミュレータマネージャ４２はその１００番目のサイ
クルの間に波形データのＳＦＡＩＬフィールドを設定してシミュレーション不具
合を記録する。
【００４７】 テストベンチ２０によってそのようにするように明確に指令されてはいないけ
れども、シミュレータマネージャ４２は、また、システムクロック信号の各サイ
クルの間にそれぞれのシミュレートされたＩＣ入出力信号の値をサンプリングし
、そして、信号の挙動を表す波形データを生成する。テストベンチ２０がそれぞ
れのＩＣ入出力信号にアサインするタイミングパターンは、それぞれのサンプル
がそれぞれのシステムクロックサイクル中にサンプリングされるべき時点を示し
ている。したがって、すべてのＩＣ入出力信号が、各マスタクロック信号サイク
ル中の同じ時点でサンプリングされる必要はない。
【００４８】 テスタルールのチェック 入力テストベンチ２０に応じてＩＣシミュレーションを開始する前に、シミュ
レータマネージャ４２は、テストベンチ２０を理解して、それが定義するテスト
が「テスタルール」ファイル５４によって指定されるようなＩＣテスタ１４の能
力範囲内にあるのか否かを判断する。シミュレータマネージャ４２は、テストベ
ンチ２０によって定義されたＩＣ入出力信号の数をカウントし、そして、そのカ
ウントと有効なテスタチャネルの数を比較する。テスタ１４が十分な数のテスタ
チャネルを有していないときは、シミュレータマネージャ４２は適切なエラーメ
ッセージを表示する。シミュレータマネージャ４２は、また、テストベンチ２０
によって特定されたマスタクロック信号の周波数をチェックし、それがテスタの
周期的なクロック信号（ＰＣＬＫ）の周波数範囲内にあるか否かを判断する。テ
スタマネージャ４６がシミュレータマネージャ４２によって生成される波形デー
タに基づいてテスタチャネル２４のための命令セットを発生したときには、それ
はチャネルインストラクションメモリ３２のサイズをチェックし、いずれかの命
令セットのサイズがその命令セットを記憶するためのインストラクションメモリ
の記憶容量を超えてしまうときにはエラーメッセージを表示する。
【００４９】 テスタマネージャ テスタマネージャ４６は、それぞれのＩＣ入出力信号に対するデータベースフ
ァイル２３に格納された波形データを処理して、図１のＩＣテスタ１４のそれぞ
れのチャネル２４に対する制御データと命令を生成し、データベースフィル２３
内にそれぞれのチャネルに対する命令と制御データを格納する。ＩＣ１６がテス
トされるべきとき、テスタマネージャはそのチャネルの命令と制御データをデー
タベースフィル２３から読み出して、それらをテスタチャネル２４に送り、そし
て、テストを開始する。テストが完了した後で、テスタマネージャはテスタチャ
ネル２４からＴＦＡＩＬデータを収集し、それをデータベースファイル２３に格
納された波形データに組み入れる。
【００５０】 それぞれの信号に対する波形データは、システムクロックのピリオドを示すヘ
ッダと、それぞれのＩＣ入力信号又はＩＣ出力信号がドライブされるか又はサン
プリングされるべき各テストサイクル中の時点を示す「タイムセット」データを
含んでいる。テスタマネージャ４６は、制御データをそれぞれのチャネルのタイ
ミング信号発生器２８に提供し、ＰＣＬＫ信号とＴＳ信号のピリオドを設定して
波形データのヘッダに内蔵されたシステムクロックピリオドデータによって指定
されたピリオドに合わせる。
【００５１】 それぞれの波形データシーケンスは、シミュレートされたＩＣ入力信号又はＩ
Ｃ出力信号（若しくは、ＩＣ入力信号又はＩＣ出力信号の関連するグループ）の
動きをそれぞれの連続するテストサイクル中の信号（単数又は複数）の値と方向
を示す一連のＶＡＬＵＥフィールドとＤＩＲフィールドとして表している。シミ
ュレータマネージャ４２が波形データシーケンスを発生した後で、それはテスタ
マネージャ４６を呼び出して、テスタマネージャは、それに対して、それぞれの
ＩＣ入力／出力信号に対する一組のテスタチャネル命令を生成し、その命令をデ
ータベースファイル２３に保存して、それらがＩＣ１６をテストすべきときにそ
れらが後程適切なテスタチャネル２４に提供され得るようにするように命じる。
【００５２】 図３は、テスタマネージャ４６がどのようにそれぞれの波形データシーケンス
のＶＡＬＵＥフィールドとＤＩＲフィールドをテスタチャネルの命令に変換する
のかを図示している。波形データシーケンスによって表されたそれぞれのＩＣ入
出力信号に対して、テスタマネージャ４６は、まず、その波形データシーケンス
を処理して、テスト中にテスタチャネル２４（図１）のピンエレクトロニクス回
路２６に供給されるべきベクタシーケンスを発生する。そして、テスタマネージ
ャ４６はそれぞれのベクタシーケンスを処理してベクタシーケンスをよりコンパ
クトな形式で表した一組のアルゴリズムテスタ命令を生成する。
【００５３】 図３に関連して、テスタマネージャ４６は、まず、波形データヘッダ内に含ま
れているタイムセット情報を読み込んで（ステップ９８）、波形データによって
表されたそれぞれのシミュレートされたＩＣ信号がサンプリングされたそれぞれ
のテストサイクル中の時点を判断する。そして、テスタマネージャ４６は、最初
のテストサイクルのための波形データシーケンスのＶＡＬＵＥフィールド及びＤ
ＩＲフィールドを読み込む（ステップ１００）。波形データシーケンスによって
表されるそれぞれの信号に対して、テスタマネージャ４６は参照テーブルを用い
てＶＡＬＵＥ，ＤＩＲ，ＴＩＭＥＳＥＴの各データをＩＣ信号に対応するテスタ
チャネル２４のピンエレクトロニクス回路２６に供給されるべきベクタシーケン
スの第１のベクタに変換する（ステップ１０２）。信号がテストサイクル中にお
いてＩＣ入力信号として作動していることをＤＩＲフィールドが示している場合
、発生したベクタの２ビットは信号のステートがテストサイクル中の適切なドラ
イブタイムでドライブされるべきであり（０又は１若しくはＺ）、ベクタの他の
ビットはピンエレクトロニクス回路２６がＩＣ入力信号のステート変更のタイミ
ングを制御するために使用されるべきタイミング信号ＴＳ（図１）はどれである
かを示している。信号がテストサイクル中においてＩＣ出力信号として作動して
いることをＤＩＲフィールドが示している場合、ベクタの２ビットはＩＣ出力信
号の予測されるステートを示し（０又は１若しくはＸ）、残りのビットはどのタ
イミング信号ＴＳがテストサイクル中にＩＣ出力信号のサンプリングを制御すべ
きであるかを示している。
【００５４】 最後のテストサイクルのためのベクタが生成されなかった場合（ステップ１０
４）、テスタマネージャ４６は次のテストサイクルのためのＶＡＬＵＥフィール
ドとＤＩＲフィールドを読み込み（ステップ１０６）、ステップ１０２に戻って
次のテストサイクルのための波形データによって示されるそれぞれのＩＣ信号の
ためのベクタを発生する。テスタマネージャ４６は、それが各テストサイクルの
ためのベクタデータを有する各ＩＣ信号のためのベクタデータシーケンスを発生
してそれらをデータベースファイル２３に格納するまで、引き続きステップ１０
２乃至１０６を繰り返す。その時点で、それはそれぞれのベクタデータシーケン
スを処理して、テスト中にインストラクションプロセッサ３０にベクタデータシ
ーケンスを再び生成させる命令セットを発生する（ステップ１０８）。テスタマ
ネージャ４６は各命令セットをデータベースファイル２３に保存する。それぞれ
の命令セットは、タイミング信号発生器２８によって生成されたピリオドクロッ
クＰＣＬＫのピリオドを調節するのに必要な制御データを含んでいる。
【００５５】 すべての波形データシーケンスが命令セットに変換され、そして、利用者がテ
スタマネージャ４６にピンマップ３６を提供した場合、テスタマネージャはデー
タベース２３からその命令セットを読み込み、それらを適切なテスタチャネル２
４のインストラクションメモリ３２に書き込み（図１）、そして、テストを始め
る。テスト完了後、テスタマネージャはＴＦＡＩＬデータをテスタチャネルから
収集して、データベースファイル２３に格納されている波形データを更新してＴ
ＦＡＩＬデータを挿入する。
【００５６】 命令の発生 それぞれのピンエレクトロニクス回路２６がテスト中に必要なベクタシーケン
スは、テストが多数のテストサイクルにわたる場合には、全く大きなものとなる
。それぞれのチャネルのインストラクションメモリ３２の容量を有効に利用する
ために、テスタマネージャ４６はそれぞれのベクタシーケンスをそのベクタシー
ケンスを発生するためのよりコンパクトな８ビットのアルゴリズム命令の組に変
換する。主に、長時間のテストの場合、それぞれのチャネルのベクタシーケンス
は一又はそれ以上の繰り返しパターンを含んでいる。例えば、１０，０００テス
トサイクルの間テスタチャネルに連続的にＩＣ入力信号をハイにドライブするこ
とを命じる１０，０００個のベクタシーケンスは、一つのベクタとそのベクタが
１０，０００回繰り返されるべきであることを示すループ命令に置き換えられる
。２０，０００テストサイクルの間ハイ論理レベルとロー論理レベルの間で入力
テスト信号をトグルするようにチャネルに命じる２０，０００個のベクタシーケ
ンスは、二つのベクタとその二つのベクタが１０，０００回繰り返されるべきで
あることを示すループ命令に置き換えられる。したがって、テスタマネージャ４
６は、それがそれぞれの信号に対して発生するベクタシーケンスを理解して、繰
り返しのシーケンスを探し出し、そして、それぞれのベクタシーケンスの多くの
事例をループ命令に置き換える。１９９１年２月１９日にＪｅｆｆｅｒｙ他に発
行されここに参考文献として加入した米国特許第４，９９４，７３２号は、ベク
タシーケンスに埋め込まれたループ命令を実行することが可能なインストラクシ
ョンプロセッサを内蔵したテスタを記載している。ベクタシーケンスを圧縮する
ための他の技術も知られている。１９９７年１２月９日にＬｅｓｍｅｉｓｔｅｒ
に発行されここに参考文献として加入された米国特許第５，６９６，７７２号は
、ベクタシーケンスを圧縮して各テスタチャネルに対するコンパクトな命令セッ
トにする幾つかの技術を用いたシステムとその命令を実行することができるイン
ストラクションプロセッサを開示している。
【００５７】 テスタルールのチェック 入力テストベンチ２０に応じてＩＣシミュレーションを開始する前に、シミュ
レータマネージャ４２は、テストベンチ２０を理解して、それが定義するテスト
が「テスタルール」ファイル５４によって指定されるＩＣテスタの能力範囲内に
あるのか否かを判断する。シミュレータマネージャ４２は、テストベンチ２０に
よって定義されたＩＣ入出力信号の数をカウントし、そして、そのカウントと利
用可能なテスタチャネル２４の数を比較する。テスタ１４が十分な数のテスタチ
ャネルを有していないときは、シミュレータマネージャ４２は適切なエラーメッ
セージを表示する。シミュレータマネージャ４２は、また、テストベンチ２０に
よって特定されたマスタクロック信号の周波数をチェックし、それがテスタの周
期的なクロック信号（ＰＣＬＫ）の周波数範囲内にあるか否かを判断する。テス
タマネージャ４６がシミュレータマネージャ４２によって生成される波形データ
に基づいてテスタチャネル２４のための命令セットを発生したときには、それは
チャネルインストラクションメモリ３２のサイズをチェックし、いずれかの命令
セットのサイズがその命令セットを記憶するためのインストラクションメモリ３
２の記憶容量を超えてしまうときにはエラーメッセージを表示する。
【００５８】 波形とコードの表示 図４は、図２のデバッグ／ディスプレイマネージャ５０が図１のディスプレイ
モニタ上に生成する代表的なディスプレイ画面を図示している。信号名はウィン
ドウ１２０内に表示され、波形データシーケンスの図が対応する信号名に隣接し
てウィンドウ１２２内に表示されている。ウィンドウ１２４は、テスト開始から
の相対的な時間を示している。水平方向のスクロールバー１２６は、利用者に遅
れずに表示を前後にスクロールすることを可能にし、更に、垂直方向のスクロー
ルバー１２８は、利用者に入出力信号のリストをスクロールすることを可能にす
る。アイコン１３０は、シミュレートされたＩＣ出力信号値が予測値と整合して
いなかった場合に波形表示に沿ったいずれかのポイントをマークする。デバッグ
／ディスプレイマネージャは、利用者が動かすことができるバー１３４と１３６
によって表示される波形データの表示部分に遅れずに対応するテストベンチステ
ートメントをウィンドウ１３２内に表示する。シミュレートされた出力信号が整
合しなかった予測値を示すいずれかの予測ステートメントはアイコン１３８によ
ってマークされる。アイコン１４０は、波形に含まれたＴＦＡＩＬデータがＩＣ
出力信号の値が対応するシミュレートされた出力信号の値と整合していなかった
ことを示す波形表示に沿ったいずれかのポイントをマークする。
【００５９】 このように、同じテストベンチファイルに応じて集積回路のシミュレートバー
ジョンテストとリアルバージョンテストの双方を行うための合体したＩＣシミュ
レータとＩＣテスタを内蔵するシステムを説明してきた。ＩＣテスタはシミュレ
ータによって共有されることのないピンとデータと時間の各領域に制限を加えて
いたけれども、テストベンチファイルのシンタックスとテストベンチに応じてシ
ミュレータマネージャがシミュレータをドライブする方法は、ＩＣのシミュレー
トバージョンテストとリアルバージョンテストが同じ方法で行われて、比較可能
なテスト結果を提供できるようにシミュレータの作動に同一の制限を負わせてい
る。上記の明細書は本発明の好適実施の形態を説明してきたが、当該技術分野に
おいて通常の技量を有する者は本発明から逸脱することなくその広範な諸相にお
いて前記好適実施の形態に対して多くの改作を施すことができる。
【図面の簡単な説明】
【図１】 本願発明に関する集積回路（ＩＣ）テストシステムをブロック図形式で図示し
ている。
【図２】 図１のテストシステムの各種のソフトウェア構成部分とハードウェア構成部分
の間のデータフローを図示している。
【図３】 波形データシーケンスをテスタチャネル命令に変換するときの図２のテスタマ
ネージャの作動を示すフローチャートである。
【図４】 図２のデバッグ／ディスプレイマネージャが図１のディスプレイモニタ上に生
成する代表的な波形ディスプレイ画面を図示している。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１１月２１日（２０００．１１．２１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロング・ジョン・マチュウ アメリカ合衆国，カリフォルニア州 95051，サンタ クララ，ボーラックス ドライブ 2508 Ｆターム(参考） 2G132 AA01 AC11 AE16 AE18 AE23 AF18 AG02 AG08 AL00 【要約の続き】 のシミュレートされたＩＣ入出力信号に対応する波形デ ータシーケンスを、ＩＣテスタチャネル（２４）のうち の対応する一つへ入力として提供される個々の組の命令 に変換する。リアルＩＣ（１６）をテストするとき、リ アルＩＣ入力信号に対応するそれぞれのＩＣテスタチャ ネル（２４）はその入力命令に応答して、対応するシミ ュレートされたＩＣ入力信号を表す波形データシーケン スによって指定される一連の値を有する入力信号を発生 してそれをＩＣ（１６）に供給する。ＩＣ出力信号に対 応するそれぞれのＩＣテスタチャネル（２４）は、その 入力命令に応答して、対応するＩＣ出力信号を周期的に サンプリングして、対応するシミュレートされたＩＣ出 力信号を表す波形データシーケンスによって指定された 一連の値をＩＣ出力信号が有しているか否かを判断す る。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数のリアルな入出力信号を有する集積回路（ＩＣ）をテス
    トする装置であって、そのシステムが、 複数のシミュレートされた入力信号に対する前記ＩＣの応答をシミュレートし
    て複数のシミュレートされた出力信号を生成するＩＣシミュレータであって、そ
    れぞれのシミュレートされた入出力信号が前記リアルな入出力信号のうちの個々
    のものに対応しているものと、 前記シミュレートされた入力信号をＩＣシミュレータに提供し、そして、前記
    シミュレートされた入出力信号の対応するもののサンプリングされた値をそれぞ
    れが表している複数の波形データシーケンスを生成するシミュレータマネージャ
    と、 前記リアルな入出力信号のそれぞれに対応する個々のチャネルを有するＩＣテ
    スタと、 それぞれのシミュレートされた入力信号に対応する波形データシーケンスを入
    力として前記ＩＣテスタチャネルのうちの対応するものに提供される個々の組の
    命令に変換するテスタマネージャとを有し、リアルな入力信号に対応するそれぞ
    れのＩＣテスタチャネルが、その入力命令に応答して、対応するシミュレートさ
    れた入力信号を表す波形データシーケンスによって示される一連の値を有するリ
    アルな入力信号を発生してそれを前記ＩＣに供給する装置。
  2. 【請求項２】 前記テスタマネージャが、また、それぞれのシミュレートさ
    れた出力信号に対応する波形データシーケンスを、入力として前記ＩＣテスタチ
    ャネルのうちの対応するものに提供される個々の組の命令に変換し、そして、 シミュレートされた出力信号に対応するそれぞれのＩＣテスタチャネルが、そ
    の入力命令に応じて、リアルな出力信号を周期的にサンプリングして一連の値を
    生成し、そして、前記一連の値が前記シミュレートされた出力信号に対応する波
    形データシーケンスによって指定されるサンプリングされた値に整合しているか
    否かを判断することを特徴とする前記請求項１に記載の装置。
  3. 【請求項３】 前記シミュレータマネージャが、また、前記シミュレータが
    前記ＩＣをシミュレートしている間に、前記シミュレートされた出力信号が予測
    された値であるか否かを何度も判断することを特徴とする前記請求項１に記載の
    装置。
  4. 【請求項４】 更に、前記シミュレータマネージャによって生じたデータシ
    ーケンスを読み込んで前記波形データシーケンスの図解表示をする手段を有する
    ことを特徴とする前記請求項１に記載の装置。
  5. 【請求項５】 前記シミュレータマネージャが、また、前記シミュレータが
    前記ＩＣをシミュレートしている間に、前記シミュレートされた出力信号が予測
    された値であるか否かを何度も判断することを特徴とする前記請求項２に記載の
    装置。
  6. 【請求項６】 更に、前記シミュレータマネージャによって生じたデータシ
    ーケンスを読み込んで前記波形データシーケンスの図解表示する手段を有するこ
    とを特徴とする前記請求項５に記載の装置。
  7. 【請求項７】 前記シミュレータが、また、少なくとも一つのシミュレート
    された基準クロック信号を発生し、前記少なくとも一つのシミュレートされた基
    準クロック信号に応じて、前記シミュレータマネージャがそれぞれのシミュレー
    トされた入出力信号をサンプリングすることを特徴とする前記請求項１に記載の
    装置。
  8. 【請求項８】 前記シミュレータが、前記少なくとも一つのシミュレートさ
    れた基準クロック信号に応じて、前記シミュレートされた入力信号にステート変
    化を生じさせることを特徴とする前記請求項７に記載の装置。
  9. 【請求項９】 複数のリアルな入出力信号を有する集積回路（ＩＣ）とテス
    トする方法であって、該方法が、 複数のシミュレートされた入力信号に対する前記ＩＣの応答をシミュレートし
    て複数のシミュレートされた出力信号を生成する工程であって、それぞれのシミ
    ュレートされた入出力信号が前記リアルな入出力信号のうちの個々のものに対応
    しているものと、 前記シミュレートされた入出力信号の対応するものの周期的にサンプリングさ
    れた値をそれぞれが表している複数の波形データシーケンスを発生する工程と、 シミュレートされた入力信号を表しているそれぞれの波形データシーケンスを
    処理して、対応するリアルな入力信号であってその処理された波形データシーケ
    ンスによって表された一連の値を有するものを発生してそれを前記ＩＣに供給す
    る工程とを有する方法。
  10. 【請求項１０】 更に、それぞれのシミュレートされた出力信号に対応する
    リアルな出力信号を周期的にサンプリングして一連の値を生成する工程と、 対応する出力信号によって表される波形データシーケンスによって表される周
    期的にサンプリングされた値と前記一連の値が整合しているか否かを判断する工
    程を有していることを特徴とする前記請求項９に記載の方法。
  11. 【請求項１１】 更に、前記シミュレータが前記ＩＣをシミュレートしてい
    る間に、前記シミュレートされた出力信号が予測された値であるか否かを何度も
    判断する工程を有することを特徴とする前記請求項９に記載の方法。
  12. 【請求項１２】 更に、前記波形データシーケンスの図解表示する工程を有
    することを特徴とする前記請求項９に記載の方法。
  13. 【請求項１３】 更に、前記シミュレータが前記ＩＣをシミュレートしてい
    る間に、前記シミュレートされた出力信号が予測された値であるか否かを何度も
    判断する工程を有することを特徴とする前記請求項１０に記載の方法。
  14. 【請求項１４】 更に、前記波形データシーケンスの図解表示する工程を有
    することを特徴とする前記請求項１３に記載の方法。
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