JPH01280359A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH01280359A JPH01280359A JP63110105A JP11010588A JPH01280359A JP H01280359 A JPH01280359 A JP H01280359A JP 63110105 A JP63110105 A JP 63110105A JP 11010588 A JP11010588 A JP 11010588A JP H01280359 A JPH01280359 A JP H01280359A
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- 239000010410 layer Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 239000002344 surface layer Substances 0.000 claims abstract description 5
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims abstract description 3
- 239000004020 conductor Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 230000001681 protective effect Effects 0.000 abstract 2
- 239000012535 impurity Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、ゲート保護回路を備えた電力用ＭＯ３ＦＥＴ
あるいは絶縁ゲート型バイポーラトランジスタ （以下
Ｉ ＧＢＴと記す）のような絶縁ゲート型半導体装置に
関する。
あるいは絶縁ゲート型バイポーラトランジスタ （以下
Ｉ ＧＢＴと記す）のような絶縁ゲート型半導体装置に
関する。
例えばＮ型シリコン基体の一面にＰ層を形成し、さらに
そのＰ層の中にＮ型ソース層を形成して基体のＮＪＩと
の間にチャネルが生ずるようその上にゲート酸化膜を介
してゲート電極を備え、主電流はソース層およびＰ層に
接触するソース電極から基体の他面側のｉｉに流れる電
力用縦型ＭＯ３ＦＥＴあるいはＩ ＧＢＴを、ゲートへ
の外部サージ電圧の入力による静電破壊から保護するこ
とが要求され、特にカーエレクトロニクスの分野ではゲ
ート保護回路を備えることは必須となっているので、バ
ンク・ツウ・バンクによる保護ダイオードが用いられる
０例えば特開昭５８−８８４６１号公報あるいは特開昭
５８−８７８７３号公報には基体上に積層した多結晶Ｓ
ｉＮなどの半導体層に不純物を導入してバンク・ツウ・
バックダイオードを形成したものが記載され、特開昭５
８−１７８５６６号公報あるいは特開昭６１−２９６７
７０号公報には基板内に別の領域に不純物を導入してバ
ンク・ツウ・バンクダイオードが内蔵されたものが記載
されている。
そのＰ層の中にＮ型ソース層を形成して基体のＮＪＩと
の間にチャネルが生ずるようその上にゲート酸化膜を介
してゲート電極を備え、主電流はソース層およびＰ層に
接触するソース電極から基体の他面側のｉｉに流れる電
力用縦型ＭＯ３ＦＥＴあるいはＩ ＧＢＴを、ゲートへ
の外部サージ電圧の入力による静電破壊から保護するこ
とが要求され、特にカーエレクトロニクスの分野ではゲ
ート保護回路を備えることは必須となっているので、バ
ンク・ツウ・バンクによる保護ダイオードが用いられる
０例えば特開昭５８−８８４６１号公報あるいは特開昭
５８−８７８７３号公報には基体上に積層した多結晶Ｓ
ｉＮなどの半導体層に不純物を導入してバンク・ツウ・
バックダイオードを形成したものが記載され、特開昭５
８−１７８５６６号公報あるいは特開昭６１−２９６７
７０号公報には基板内に別の領域に不純物を導入してバ
ンク・ツウ・バンクダイオードが内蔵されたものが記載
されている。
〔発明が解決しようとする！！ｌ！ｌ）従来のゲート保
護用のダイオードは基板上の半導体層あるいは半導体基
板に不純物を導入してツェナダイオードとして形成され
、そのツェナ電圧は５ｖ以下であるのに通常要求される
ＩＯＶ以上のブレークダウン電圧を達成するためには、
双方向ともに複数直列したツェナダイオードを形成しな
ければならぬこと、またブレークダウン電圧が単−ＰＮ
接合のツェナ電圧の倍数に限定されることなどの欠点が
ある。
護用のダイオードは基板上の半導体層あるいは半導体基
板に不純物を導入してツェナダイオードとして形成され
、そのツェナ電圧は５ｖ以下であるのに通常要求される
ＩＯＶ以上のブレークダウン電圧を達成するためには、
双方向ともに複数直列したツェナダイオードを形成しな
ければならぬこと、またブレークダウン電圧が単−ＰＮ
接合のツェナ電圧の倍数に限定されることなどの欠点が
ある。
本発明のＬ［は、上述の欠点を除き、ブレークダウン電
圧の設計の容易なゲート保護回路を備えた絶縁ゲート型
半導体装置を提供することにある。
圧の設計の容易なゲート保護回路を備えた絶縁ゲート型
半導体装置を提供することにある。
上記の課題の解決のために、本発明は、第−導電形の半
導体基体の一方の表面Ｉりに第二導電形ウェルが設けら
れ、そのウェルの表面層に形成された第−導電形のソー
ス層と半導体基体の間の第二導電形ウェル部分をチャネ
ル形成領域としてその表面上にゲート絶縁膜を介して比
較的低抵抗の多結晶シリコン層よりなるゲートが設けら
れ、第−導電形ソース層と第二Ｒ型彫ウェルにソース電
極が接触するゲート絶縁型半導体装置において、半導体
基体のソース層の存在する領域とゲートパッド′ｉｉＭ
域の間の絶縁膜上に形成されるゲートの材料と同一の比
較的低抵抗の多結晶シリコン層とその上に積層される逆
導電形の比較的高抵抗の多結晶シリコン層によりなるダ
イオードを少なくとも一対存し、その一対のダイオード
が順方向を逆にして直列にソース電極とゲートバンドと
の間に接続されたものとする。
導体基体の一方の表面Ｉりに第二導電形ウェルが設けら
れ、そのウェルの表面層に形成された第−導電形のソー
ス層と半導体基体の間の第二導電形ウェル部分をチャネ
ル形成領域としてその表面上にゲート絶縁膜を介して比
較的低抵抗の多結晶シリコン層よりなるゲートが設けら
れ、第−導電形ソース層と第二Ｒ型彫ウェルにソース電
極が接触するゲート絶縁型半導体装置において、半導体
基体のソース層の存在する領域とゲートパッド′ｉｉＭ
域の間の絶縁膜上に形成されるゲートの材料と同一の比
較的低抵抗の多結晶シリコン層とその上に積層される逆
導電形の比較的高抵抗の多結晶シリコン層によりなるダ
イオードを少なくとも一対存し、その一対のダイオード
が順方向を逆にして直列にソース電極とゲートバンドと
の間に接続されたものとする。
ゲート保護回路のダイオードをゲートと同時に形成され
る比較的低抵抗の多結晶５ｉＪｉとその上に積層し任意
の不純物濃度に選定できる比較的高抵抗の多結晶５１層
により形成することにより、高いブレークダウン電圧を
有するダイオードによるバンク・°ツウ・バンクダイオ
ードを得ることができる。
る比較的低抵抗の多結晶５ｉＪｉとその上に積層し任意
の不純物濃度に選定できる比較的高抵抗の多結晶５１層
により形成することにより、高いブレークダウン電圧を
有するダイオードによるバンク・°ツウ・バンクダイオ
ードを得ることができる。
第１図は本発明の一実施例の縦型ＭＯＳ Ｆ ＥＴ断面
を示し、この断面は平面図である第２図のＡ−Ａ線断面
である。シリコン基板はｎ−Ｊｉｌとｎ゛ｌ！１１より
なるドレイン層を形成し、ｎ−Ｊｉｌの上面にはｐウェ
ル２が拡散されている。ｐウェル２にはｎ゛ソースＮ３
形成され、ベース層２の間のドレイン層１の露出部とソ
ース層３の間のｐウェル２がチャネル形成領域となるよ
う、ｎ゛多結晶Ｓｔ層からなるゲート４がゲート絶縁膜
５を介して設けられる。ゲート４の多結晶ｓ＋１１には
第２図に示すような窓４１が開けられて、その窓の中で
絶縁膜６のコンタクトホール６１においてＭ配線がｎ０
ソースＮ３およびｐウェルに接触しソース電極７を形成
している。４１型ＭＯ３ＦＥＴは、このソース電極７と
ｎゝ ドレイン［１１に接触するドレイン電極７１との
間の′ｒ！ｌ流がゲート４に入力される信号により制御
されるものである。ゲート多結晶Ｓ１石４の延長部には
絶縁膜６の第２図に示すコンタクトホール６２でＭ配ｖ
Ａ８に接触し、このＭ配線は延長されてゲートポンディ
ングパッド （ゲートバンド）８０を形成する。ｐウェ
ル２はｎ−７１１との間に逆電圧印加時に生ずる空乏層
を拡張して耐圧を高めるためゲートバンド８０の下まで
形成されている。このｐウェルの延長部２１上に絶縁膜
５１を介してゲート４と同時にｎ゛多結晶５ＩＮ４０が
形成されその上に絶縁ｇ！６のコンタクトホール６４で
接触するｐ形多結晶５ｉＪｉ９が積層されパターンニン
グされている。ｎ゛多結晶Ｓｉｊ！４０とｐ形多結晶Ｓ
ｉ層９からなる二つのＰＮ接合ダイオードのｐ ｍ ９
は配線７１により接続され、一方のｎ’ｒｆｉ４０はコ
ンタクトホール６３でソース電極７の延長部と、他方の
ｎ″】４０はコンタクトホール６５でゲートパッド８０
の延長部と接触している。この結果、二つのＰＮ接合ダ
イオードが逆直列にゲー）ＷｉｌｌとソースＮ ＋”Ｅ
＋の間に挿入されることになる。従って、ゲ−トとソー
スの間に印加されるゲート電圧がｐ形多結晶Ｓｉ層９の
不純物４度と厚さで決まるＰＮ接合ダイオードのブレー
クダウン電圧に達すると、その電圧の方向に応じて一方
のダイオードがブレークダウンし、ゲートとソースの間
にブレークダウン？ｉｔ？ＪＬが流れるため、それ以上
の電圧が印加されないのでゲート絶縁膜５の静電破壊か
ら守られる。
を示し、この断面は平面図である第２図のＡ−Ａ線断面
である。シリコン基板はｎ−Ｊｉｌとｎ゛ｌ！１１より
なるドレイン層を形成し、ｎ−Ｊｉｌの上面にはｐウェ
ル２が拡散されている。ｐウェル２にはｎ゛ソースＮ３
形成され、ベース層２の間のドレイン層１の露出部とソ
ース層３の間のｐウェル２がチャネル形成領域となるよ
う、ｎ゛多結晶Ｓｔ層からなるゲート４がゲート絶縁膜
５を介して設けられる。ゲート４の多結晶ｓ＋１１には
第２図に示すような窓４１が開けられて、その窓の中で
絶縁膜６のコンタクトホール６１においてＭ配線がｎ０
ソースＮ３およびｐウェルに接触しソース電極７を形成
している。４１型ＭＯ３ＦＥＴは、このソース電極７と
ｎゝ ドレイン［１１に接触するドレイン電極７１との
間の′ｒ！ｌ流がゲート４に入力される信号により制御
されるものである。ゲート多結晶Ｓ１石４の延長部には
絶縁膜６の第２図に示すコンタクトホール６２でＭ配ｖ
Ａ８に接触し、このＭ配線は延長されてゲートポンディ
ングパッド （ゲートバンド）８０を形成する。ｐウェ
ル２はｎ−７１１との間に逆電圧印加時に生ずる空乏層
を拡張して耐圧を高めるためゲートバンド８０の下まで
形成されている。このｐウェルの延長部２１上に絶縁膜
５１を介してゲート４と同時にｎ゛多結晶５ＩＮ４０が
形成されその上に絶縁ｇ！６のコンタクトホール６４で
接触するｐ形多結晶５ｉＪｉ９が積層されパターンニン
グされている。ｎ゛多結晶Ｓｉｊ！４０とｐ形多結晶Ｓ
ｉ層９からなる二つのＰＮ接合ダイオードのｐ ｍ ９
は配線７１により接続され、一方のｎ’ｒｆｉ４０はコ
ンタクトホール６３でソース電極７の延長部と、他方の
ｎ″】４０はコンタクトホール６５でゲートパッド８０
の延長部と接触している。この結果、二つのＰＮ接合ダ
イオードが逆直列にゲー）ＷｉｌｌとソースＮ ＋”Ｅ
＋の間に挿入されることになる。従って、ゲ−トとソー
スの間に印加されるゲート電圧がｐ形多結晶Ｓｉ層９の
不純物４度と厚さで決まるＰＮ接合ダイオードのブレー
クダウン電圧に達すると、その電圧の方向に応じて一方
のダイオードがブレークダウンし、ゲートとソースの間
にブレークダウン？ｉｔ？ＪＬが流れるため、それ以上
の電圧が印加されないのでゲート絶縁膜５の静電破壊か
ら守られる。
この保護回路は、ｎ−ドレインＮ１の下にｐｍを設ける
ＩＧＢＴにおいても全く同様に形成することができる。
ＩＧＢＴにおいても全く同様に形成することができる。
本発明によれば、ゲートと同時に形成する比較的低抵抗
の多結晶Ｓｉ層とその上に積層する任意の不純物濃度お
よび厚さを有する比較的高抵抗の多結晶Ｓ１層とにより
少なくとも一対のダイオードを形成し、バンク・ツウ・
バックダイオードとしてゲート、ソース間に挿入するこ
とにより、ＩＯＶ以上のブレークダウンを有するダイオ
ードによ冬ゲートへのサージ電圧の入力からの保護が可
能になった。また、ダイオードが半導体基体内に形成さ
れるので、寄生素子が生ずるおそれもなく、ゲート保護
回路を有する電力用縦型ＭＯ３ＦＥＴあるいはＩ ＧＢ
Ｔとして有効に使用できる。
の多結晶Ｓｉ層とその上に積層する任意の不純物濃度お
よび厚さを有する比較的高抵抗の多結晶Ｓ１層とにより
少なくとも一対のダイオードを形成し、バンク・ツウ・
バックダイオードとしてゲート、ソース間に挿入するこ
とにより、ＩＯＶ以上のブレークダウンを有するダイオ
ードによ冬ゲートへのサージ電圧の入力からの保護が可
能になった。また、ダイオードが半導体基体内に形成さ
れるので、寄生素子が生ずるおそれもなく、ゲート保護
回路を有する電力用縦型ＭＯ３ＦＥＴあるいはＩ ＧＢ
Ｔとして有効に使用できる。
第１図、第２図は本発明の一実施例を示し、第２図は平
面図、第１図はそのＡ−Ａ線矢視断面図である。 １：ｎ−ドレイン層、２：ｐウェル、２１：ｐｒｆＪ、
３；ｎ゛ソース層４；多結晶Ｓｉゲート、４０：ｎ”多
結晶ＳｉＮ、５：ゲート絶縁膜、６：絶縁膜、６Ｌ ６
２．６３．６４．６５：コンタクトホール、７：ソース
電極、７１ニドレイン電極、８：配線、８０：ゲートパ
ッド、９：ｐ多結晶Ｓｉ層。 １′・−、＼
面図、第１図はそのＡ−Ａ線矢視断面図である。 １：ｎ−ドレイン層、２：ｐウェル、２１：ｐｒｆＪ、
３；ｎ゛ソース層４；多結晶Ｓｉゲート、４０：ｎ”多
結晶ＳｉＮ、５：ゲート絶縁膜、６：絶縁膜、６Ｌ ６
２．６３．６４．６５：コンタクトホール、７：ソース
電極、７１ニドレイン電極、８：配線、８０：ゲートパ
ッド、９：ｐ多結晶Ｓｉ層。 １′・−、＼
Claims (1)
- １）第一導電形の半導体基体の一方の表面層に第二導電
形ウェルが設けられ、該ウェルの表面層に形成された第
一導電形のソース層と半導体基体の間の第二導電形ウェ
ル部分をチャネル形成領域としてその表面上にゲート絶
縁膜を介して比較的低抵抗の多結晶シリコン層よりなる
ゲートが設けられ、第一導電形ソース層と第二導電形ウ
ェルにソース電極が接触するものにおいて、半導体基体
のソース層の存在する領域とゲートパッド領域の間の絶
縁膜上に形成されるゲートの材料と同一の比較的低抵抗
の多結晶シリコンとその上に積層される逆導電形の比較
的高抵抗の多結晶シリコンよりなるダイオードを少なく
とも一対有し、該一対のダイオードが順方向を逆にして
直列にソース電極とゲートパッドの間に接続されたこと
を特徴とする絶縁ゲート型半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110105A JPH07105495B2 (ja) | 1988-05-06 | 1988-05-06 | 絶縁ゲート型半導体装置 |
| EP88121721A EP0322860B1 (en) | 1987-12-28 | 1988-12-27 | Insulated gate semiconductor device |
| DE3855533T DE3855533T2 (de) | 1987-12-28 | 1988-12-27 | Halbleiteranordnung mit isoliertem Gate |
| KR1019880017634A KR910009041B1 (ko) | 1987-12-28 | 1988-12-28 | 절연게이트 반도체장치 |
| US07/291,463 US5012313A (en) | 1987-12-28 | 1988-12-28 | Insulated gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110105A JPH07105495B2 (ja) | 1988-05-06 | 1988-05-06 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280359A true JPH01280359A (ja) | 1989-11-10 |
| JPH07105495B2 JPH07105495B2 (ja) | 1995-11-13 |
Family
ID=14527167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110105A Expired - Lifetime JPH07105495B2 (ja) | 1987-12-28 | 1988-05-06 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105495B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001326354A (ja) * | 2000-03-06 | 2001-11-22 | Rohm Co Ltd | 半導体装置 |
| JP2007299862A (ja) * | 2006-04-28 | 2007-11-15 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
| US7732869B2 (en) | 2006-09-28 | 2010-06-08 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device |
| US7825474B2 (en) * | 2006-09-28 | 2010-11-02 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device and PN junction diodes |
| US8106460B2 (en) | 2008-04-21 | 2012-01-31 | Sanyo Semiconductor Co., Ltd. | Insulated gate semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151051A (ja) * | 1982-03-03 | 1983-09-08 | Hitachi Ltd | 半導体装置 |
| JPS5947766A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | 絶縁ゲ−ト形半導体装置とその製造法 |
| JPS63104480A (ja) * | 1986-10-22 | 1988-05-09 | Fuji Electric Co Ltd | 伝導度変調型たて型ｍｏｓｆｅｔ |
-
1988
- 1988-05-06 JP JP63110105A patent/JPH07105495B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58151051A (ja) * | 1982-03-03 | 1983-09-08 | Hitachi Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001326354A (ja) * | 2000-03-06 | 2001-11-22 | Rohm Co Ltd | 半導体装置 |
| JP2007299862A (ja) * | 2006-04-28 | 2007-11-15 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
| US7732869B2 (en) | 2006-09-28 | 2010-06-08 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device |
| US7825474B2 (en) * | 2006-09-28 | 2010-11-02 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device and PN junction diodes |
| US8344457B2 (en) | 2006-09-28 | 2013-01-01 | Sanyo Semiconductor Co., Ltd. | Insulated-gate semiconductor device with protection diode |
| US8106460B2 (en) | 2008-04-21 | 2012-01-31 | Sanyo Semiconductor Co., Ltd. | Insulated gate semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105495B2 (ja) | 1995-11-13 |
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